JP4628500B2 - 不揮発性記憶素子及び不揮発性記憶装置 - Google Patents

不揮発性記憶素子及び不揮発性記憶装置 Download PDF

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Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する不揮発性記憶素子とその不揮発性記憶素子を備える不揮発性記憶装置に関する。
近年、いわゆる抵抗変化型の不揮発性記憶素子（以降、単に抵抗変化素子ともいう）を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。ここで抵抗変化型の不揮発性記憶素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。より詳しくは、印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する不揮発性の記憶素子である。
このような抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点の位置に、ＭＯＳトランジスタ及び抵抗変化素子が直列に接続された、いわゆる１Ｔ１Ｒ（１トランジスタ１抵抗体）型と呼ばれるメモリセルをマトリックス状にアレイ配置することにより構成された不揮発性記憶装置が一般的に知られている（例えば、特許文献１等参照）。
特許文献１には、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
また、１Ｔ１Ｒ（１トランジスタ１抵抗体）型メモリセルアレイの他に、いわゆるクロスポイント構造を用いたメモリセルアレイも一般的に知られている。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。
特許文献３では、双方向性を有する抵抗変化素子をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。
特許文献２では、多層構造を有する３次元クロスポイント構造の抵抗変化素子を用いたメモリセルアレイを備えた不揮発性記憶装置が示されている。
非特許文献１では、抵抗変化素子層と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。
ところで、抵抗変化素子を用いた不揮発性記憶素子は、過剰な電圧が加わったり、過剰な電流が流れたりした場合には、抵抗値が大きく変化してしまい抵抗変化を示さなくなってしまうという課題がある。
このような課題に対して、電圧や電流を制限することにより安定な動作を実現しようとされている（例えば、特許文献４参照）。特許文献４では、メモリセルアレイの外部に並列抵抗回路や直列抵抗回路を備えることにより、メモリセルに過剰な電圧がかかったり、過剰な電流が流れたりするのを防止している。
特開２００５−２５９１４号公報（図２） 特開２００６−２０３０９８号公報（図２，図５） 特開２００５−３１１３２２号公報（図４） 国際公開第２００８／０５９９４６号（図１，図５）
Ｉ．Ｇ．Ｂａｅｋ、他、「Ｍｕｌｔｉ−ｌａｙｅｒ Ｃｒｏｓｓ−ｐｏｉｎｔ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ（ＯｘＲＲＡＭ） ｆｏｒ Ｐｏｓｔ−ＮＡＮＤ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎ」、ＩＥＤＭ２００５（ＩＥＥＥ ｉｎｔｅｒ ｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２００５）、７６９−７７２、Ｓｅｓｓｉｏｎ ３１（Ｆｉｇ．７、Ｆｉｇ．１１）、２００５年１２月５日
しかしながら、上述した従来の技術においては、ビット線やワード線には配線抵抗が存在しており、その配線抵抗によって配線と不揮発性記憶素子との間に分圧が生じるという問題がある。そして、個々の不揮発性記憶素子において配線長が異なるため、同じ電圧パルスがワード線に印加されたとしても、そのワード線に接続された不揮発性記憶素子のそれぞれに印加される電圧は異なることになる。これにより、各不揮発性記憶素子によって、高抵抗及び低抵抗の抵抗値がばらつくこととなり、さらに、メモリセルアレイが大規模になり配線が長くなると、配線間等の寄生容量により過渡的な電圧や電流の変化が無視できなくなる。つまり、配線距離が長い部位にあるメモリセルでは、配線距離が短い部位にあるメモリセルに比べて、配線抵抗と寄生容量による過渡的な電圧や電流が大きくなってしまう。その結果、たとえメモリセルアレイの外部に制限回路を設けたとしても、データの書き込み及び読み出しを正確に行うことができない場合が生じる可能性が高くなる。
本発明は上記課題に鑑み、動作ばらつきが小さく、かつ、安定な動作が可能な不揮発性記憶素子および不揮発性記憶装置を提供することを目的とするものである。
上述した目的を達成するために、本発明の不揮発性記憶素子は、不揮発性の記憶素子であって、第１の電極と、第２の電極と、前記第１及び第２の電極間に介在して形成され、かつ、前記第１及び第２の電極に接続され、前記第１及び第２の電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層と、前記第１及び第２の電極間に介在して形成され、かつ、前記抵抗変化層の少なくとも一部と電気的に並列接続された固定抵抗層とを備えることを特徴とする。さらに前記固定抵抗層の抵抗値は、前記抵抗変化層の高抵抗状態における抵抗値の０．１倍〜１０倍の間であることを特徴とする。なお、抵抗値のばらつき抑制とウィンドウの確保の両立という意味では、前記抵抗変化層の高抵抗状態における抵抗値の０．５倍〜２倍の間、さらに好ましくは、前記抵抗変化層の高抵抗状態における抵抗値と同じ範囲にある値であるのが望ましい。
この構成により、不揮発性記憶素子自体に固定抵抗層が形成されているので、素子全体の抵抗値ばらつきを小さくでき、また、過渡的な電流によって高抵抗になりすぎることを防止し、これによってデータの書き込み及び読み出しを正確に行うことができる。
ここで、前記抵抗変化層は、高抵抗層と低抵抗層の少なくとも２層の積層構造を有し、前記固定抵抗層の少なくとも一部は、前記高抵抗層と電気的に並列接続されている構成であってもよい。
また、前記高抵抗層は、前記第１の電極と接続され、前記低抵抗層は、前記第２の電極と接続され、前記固定抵抗層は、前記第１の電極に電気的に接続されていてもよい。
また、前記固定抵抗層は、前記高抵抗層に接していてもよいし、前記第１及び第２の電極に電気的に接続されていてもよい。
また、前記不揮発性記憶素子はさらに、前記第１及び第２の電極間を充填するように形成された層間絶縁層を備え、前記抵抗変化層及び前記固定抵抗層は、前記層間絶縁層に形成された貫通孔である開口部に形成される構成であってもよい。
このとき、前記固定抵抗層は、前記開口部の内壁の少なくとも一部を周回して塗りつくすように形成され、前記抵抗変化層は、前記開口部の内部であって、かつ、前記固定抵抗層で囲まれた空間を充填するように形成されていてもよいし、これとは逆に、前記抵抗変化層は、前記開口部の内壁を塗りつくすように形成され、前記固定抵抗層は、前記抵抗変化層で囲まれた空間を充填するように形成されていてもよい。
なお、前記層間絶縁層には、複数の前記開口部が形成され、前記複数の開口部の一つには、当該開口部を充填するように前記抵抗変化層が形成され、前記複数の開口部の他の一つには、当該開口部を充填するように前記固定抵抗層が形成されていてもよい。
また、本発明の不揮発性記憶装置は、複数の不揮発性記憶素子にデータを記憶させる不揮発性記憶装置であって、上記不揮発性記憶素子を含むメモリセルが複数個、２次元状に配置されたメモリセルアレイと、前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルに含まれる不揮発性記憶素子を高抵抗状態又は低抵抗状態に遷移させる書き込み回路と、前記選択回路で選択されたメモリセルに含まれる不揮発性記憶素子が高抵抗状態にあるか低抵抗状態にあるかを判定するセンスアンプとを備えることを特徴とする。
この構成により、不揮発性記憶素子自体に固定抵抗層が形成されているので、素子全体の抵抗値ばらつきを小さくでき、また過渡的な電流により、高抵抗になりすぎることを防止し、データの書き込み及び読み出しを正確に行うことができる。
ここで、前記メモリセルは、前記不揮発性記憶素子と整流素子とが直列に接続された回路であってもよいし、前記不揮発性記憶素子とトランジスタとが直列に接続された回路であってもよい。
また、前記メモリセルアレイは、２次元に配置されたメモリセルが複数、積層された多層構造メモリセルアレイであってもよい。
本発明の不揮発性記憶素子は内部に並列抵抗を有するので、このような不揮発性記憶素子を含むメモリセルのアレイを備える不揮発性記憶装置では、各メモリセル内にそれぞれ並列抵抗を備えていることになるため、メモリセル内外で過渡的な電流が生じても、それぞれのメモリセル内に備えている並列抵抗によって不揮発性記憶素子の抵抗変化層に流れる過渡的な電流を制限することができる。その結果、メモリセル間の動作ばらつきを小さくでき、誤動作を確実に防ぐことができる。
図１は、本発明の実施の形態に係る不揮発性記憶素子が低抵抗状態にある場合において、その不揮発性記憶素子に印加した印加電圧と高抵抗状態での抵抗値との関係を示す図である。 図２は、本発明の実施の形態に係る不揮発性記憶素子が低抵抗状態にある場合において、その不揮発性記憶素子に印加した高抵抗化電圧と素子に流れる電流値との関係を示す図である。 図３は、情報を書き込む場合における本発明の実施の形態に係る不揮発性記憶素子の動作例を示す図である。 図４は、情報を読み出す場合における本発明の実施の形態に係る不揮発性記憶素子の動作例を示す図である。 図５（ａ）は、抵抗変化素子単体のパルス抵抗変化特性を示す図、図５（ｂ）はその抵抗変化素子に１００ｋΩの並列抵抗を接続した不揮発性記憶素子のパルス抵抗変化特性を示す図である。 図６は、抵抗変化素子単体のパルス抵抗変化特性におけるばらつき、および、その抵抗変化素子に１００ｋΩの並列抵抗を接続した不揮発性記憶素子のパルス抵抗変化特性におけるばらつきを示す図である。 図７Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子の断面図である。 図７Ｂは、本発明の第１の実施の形態に係る不揮発性記憶素子の等価回路を示す図である。 図８は、ＴａＯXの組成ｘと膜抵抗率との関係を示す図である。 図９は、本発明の第１の実施の形態に係る不揮発性記憶素子において、側壁の固定抵抗層厚を変えたときの膜抵抗率と固定抵抗値の関係を示す図である。 図１０Ａ（ａ）から図１０Ａ（ｄ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法を示す工程図である。 図１０Ｂ（ａ）から図１０Ｂ（ｄ）は、図１０Ａ（ｄ）に続く製造方法を示す工程図である。 図１１Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例を示す断面図である。 図１１Ｂは、同変形例に係る不揮発性記憶素子の等価回路を示す図である。 図１２Ａは、本発明の第２の実施の形態に係る不揮発性記憶素子の断面図である。 図１２Ｂは、本発明の第２の実施の形態に係る不揮発性記憶素子の等価回路を示す図である。 図１３は、本発明の第２の実施の形態に係る不揮発性記憶素子において、側壁の抵抗変化層厚を変えたときの膜抵抗率と固定抵抗値の関係を示す図である。 図１４Ａ（ａ）から図１４Ａ（ｄ）は、本発明の第２の実施の形態に係る不揮発性記憶素子の製造方法を示す工程図である。 図１４Ｂ（ａ）から図１４Ｂ（ｄ）は、図１４Ａ（ｄ）に続く製造方法を示す工程図である。 図１４Ｃ（ａ）、図１４Ｃ（ｂ）は、図１４Ｂ（ｄ）に続く製造方法を示す工程図である。 図１５Ａは、本発明の第２の実施の形態に係る不揮発性記憶素子の変形例を示す断面図である。 図１５Ｂは、同変形例に係る不揮発性記憶素子の等価回路を示す図である。 図１６は、本発明の第２の実施の形態に係る不揮発性記憶素子の別の変形例を示す断面図である。 図１７Ａは、本発明の第３の実施の形態に係る不揮発性記憶素子の断面図である。 図１７Ｂは、本発明の第３の実施の形態に係る不揮発性記憶素子の等価回路を示す図である。 図１８は、本発明の第３の実施の形態に係る不揮発性記憶素子における膜抵抗率と固定抵抗値の関係を示す図である。 図１９Ａ（ａ）から図１９Ａ（ｄ）は、本発明の第３の実施の形態に係る不揮発性記憶素子の製造方法を示す工程図である。 図１９Ｂ（ａ）から図１９Ｂ（ｄ）は、図１９Ａ（ｄ）に続く製造方法を示す工程図である。 図１９Ｃ（ａ）、図１９Ｃ（ｂ）は、図１９Ｂ（ｄ）に続く製造方法を示す工程図である。 図２０（ａ）は本発明の第４の実施の形態における不揮発性記憶素子の平面図、図２０（ｂ）は１層で形成した場合の断面図、図２０（ｃ）は３層で形成した場合の断面図である。 図２１Ａ（ａ）は本発明の第４の実施の形態における不揮発性記憶素子の変形例の平面図、図２１Ａ（ｂ）は１層で形成した場合の断面図、図２１Ａ（ｃ）は３層で形成した場合の断面図である。 図２１Ｂは、本発明の第４の実施の形態に係る不揮発性記憶素子の等価回路を示す図である。 図２２は、本発明の第５の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。 図２３は、図２２におけるＣ部の構成（２ビット分の構成）を示す断面図である。
以下、本発明の実施の形態に係る不揮発性記憶素子およびそれらを用いた不揮発性記憶装置について、図面を参照しながら説明する。なお、図面において同一符号が付いたものは、同一の構成要素を示しており、説明を省略する場合もある。
［並列抵抗の効果］
まず、本発明の具体的な実施の形態を説明する前に、抵抗変化素子に固定抵抗を並列接続した場合の抵抗値およびそのばらつきの低減効果について説明する。
抵抗値がＲｐの固定抵抗と、高抵抗状態での抵抗値が平均値Ｒｈ、ばらつきΔＲｈの抵抗変化素子が並列接続されている場合、全体の抵抗値の平均値Ｒtotal、ばらつきΔＲtotalは、
Figure 0004628500
 で表され、全体の抵抗値のばらつきΔＲtotalは、
Figure 0004628500
 で表される。
例えば、抵抗変化素子が約１０ｋΩと約１００ｋΩで抵抗変化している場合を考える。
ここで、固定抵抗値を高抵抗状態での抵抗値Ｒｈと同じ大きさ（Ｒｐ＝１００ｋΩ）とすると、Ｒtotal＝５０ｋΩであり、全体の抵抗値ばらつきΔＲtotalは、
ΔＲtotal ＝ΔＲｈ／４
となる。
全体の抵抗値が半分になっているのに対し、ばらつきは抵抗変化素子単体のばらつきの４分の１となっていることがわかる。
図１に低抵抗状態である不揮発性記憶素子に対して高抵抗化のための印加電圧を与えたときの高抵抗状態の抵抗値について、並列抵抗がない場合（一点鎖線）と並列抵抗が１００ｋΩの場合（実線）を示す。
印加電圧のばらつきに対しても同様に、並列抵抗がない場合よりも並列抵抗が１００ｋΩの場合の方が、抵抗のばらつきを小さくできることがわかる。
また、過渡的に大きな電流が流れたとしても、その電流は並列抵抗と抵抗変化素子に分配され、抵抗変化素子自体に大電流が流れるのを抑えることができる。図２に抵抗変化素子単体のＩＶ特性（実線）と固定抵抗単体のＩＶ特性（点線）、およびそれらを並列に接続したときのＩＶ特性（一点鎖線）を示す。ここで、低抵抗状態から高抵抗状態への抵抗変化の閾値電流Ｉ０以上の電流Ｉ１が流れる場合を考えると、素子が抵抗変化素子単体のみの場合は、動作点はＡ点となり、電圧Ｖ１が素子に加わる。その結果、素子は低抵抗状態から高抵抗状態１（抵抗値Ｒ１）へと変化する。
一方、抵抗変化素子と固定抵抗を並列接続した場合には、抵抗変化素子と固定抵抗を合成した動作点はＤ点となり、電流が分配されるので、抵抗変化素子の動作点はＢ点（電圧Ｖ２、電流Ｉ２）、固定抵抗の動作点はＣ点（電圧Ｖ２、電流Ｉ３）となる。その結果、抵抗変化素子は、低抵抗状態から高抵抗状態２（抵抗値Ｒ２）へと変化する。ここで、Ｉ１＝Ｉ２＋Ｉ３、Ｖ１＞Ｖ２、Ｒ１＞Ｒ２である。すなわち、不揮発性記憶素子が抵抗変化素子単体の場合は過渡的に大きな電流Ｉ１が流れた場合、非常に抵抗が高くなる（抵抗値Ｒ１）のに対して、並列に固定抵抗を接続した場合には、固定抵抗と抵抗変化素子に電流が分配されることにより、抵抗が高くなりすぎることを防止できる。
［不揮発性記憶素子の動作例］
本実施の形態で作製した不揮発性記憶素子の具体的な動作を説明する前に、情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図３は、情報を書き込む場合における不揮発性記憶素子の動作例を示す図である。
不揮発性記憶素子の第１の電極と第２の電極との間に、例えば、パルス幅が５００ｎｓの極性が異なる２種類の電気的パルスを交互に印加すると、不揮発性記憶素子の抵抗値が図３に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅５００ｎｓ）を電極間に印加した場合、不揮発性記憶素子の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅５００ｎｓ）を電極間に印加した場合、不揮発性記憶素子の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。
この図３に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、不揮発性記憶素子の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図４は、不揮発性記憶素子から情報を読み出す場合における動作例を示す図である。
情報の読み出しを行う場合、不揮発性記憶素子の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、不揮発性記憶素子の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報（高抵抗状態／低抵抗状態）の読み出しが可能となる。
図４に示す例では、出力電流値Ｉａが低抵抗値Ｒａに、出力電流値Ｉｂが高抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
［並列抵抗を接続した場合の抵抗変化特性］
次に、実際に抵抗変化素子単体（並列抵抗なし）に電気的パルスを印加して抵抗変化を起こさせたとき（図５（ａ））と、１００ｋΩの並列抵抗を接続した場合（本発明に係る不揮発性記憶素子）に電気的パルスを印加して抵抗変化を起こさせたとき（図５（ｂ））についてのパルス抵抗変化特性について述べる。
図５（ａ）、図５（ｂ）は、それぞれ、並列抵抗を持たない従来の不揮発性記憶素子（図５（ａ））と本発明に係る不揮発性記憶素子（図５（ｂ），並列抵抗は１００ｋΩ）について、印加した電気的パルスの回数（横軸）と抵抗値との関係を示す図である。
また、図６はそれぞれの素子の低抵抗状態の抵抗値（ＬＲ）と高抵抗状態の抵抗値（ＨＲ）の正規期待値分布を示す図である。
ここでは、第１の電極と第２の電極との間に、パルス幅が５００ｎｓで、正電圧３．２Ｖ、負電圧−２．０Ｖの２種類の電気的パルスを交互に繰り返し印加した場合の素子の抵抗値を測定した。抵抗値は、それぞれのパルス印加後に、抵抗変化の閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して測定を行っている。
図５及び図６から分かるように、特に高抵抗状態での抵抗値（ＨＲ）に注目すると、並列抵抗がない場合には、ＨＲは中央値９５ｋΩ、最小値１１ｋΩ、最大値５４０ｋΩと非常に大きくばらついているのに対して、１００ｋΩの並列抵抗がある場合には、中央値６６ｋΩ、最小値３１ｋΩ、最大値９０ｋΩと大幅にばらつきが改善されていることがわかる。このとき、抵抗素子単体の抵抗値のばらつきは、中央値１９４ｋΩ、最小値４５ｋΩ、最大値９００ｋΩと計算により求めることができる。
（第１の実施の形態）
次に、本発明の第１の実施の形態に係る不揮発性記憶素子について説明する。
図７Ａに本発明の第１の実施の形態に係る不揮発性記憶素子単体の概略断面図を示し、図７Ｂにその不揮発性記憶素子の等価回路を示す。この不揮発性記憶素子は、第１の電極１０２と、第２の電極１０６と、それら両電極１０２及び１０６間に介在して形成され、かつ、両電極１０２及び１０６に電気的に接続され、両電極１０２及び１０６間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層１０５と、両電極１０２及び１０６間に介在して形成され、かつ、抵抗変化層１０５の少なくとも一部と電気的に並列接続された固定抵抗層１０４とを備える。
ここで、両電極１０２及び１０６間には、その空間を充填するように形成された層間絶縁層１０３が形成され、その層間絶縁層１０３に形成された貫通孔であるコンタクトホール（開口部）１０７内に、抵抗変化層１０５及び固定抵抗層１０４が形成されている。
抵抗変化層１０５は、高抵抗層１０５ａと低抵抗層１０５ｂからなる２層の積層構造を有する。高抵抗層１０５ａの下面は、第１の電極１０２と電気的に接続され、低抵抗層１０５ｂの上面は、第２の電極１０６と電気的に接続されている。
固定抵抗層１０４の少なくとも一部は、高抵抗層１０５ａと電気的に並列接続されている。この固定抵抗層１０４は、その下面が第１の電極１０２に電気的に接続され、その上面が第２の電極１０６に電気的に接続され、その側面が高抵抗層１０５ａ及び低抵抗層１０５ｂに接している。
本実施の形態では、固定抵抗層１０４は、コンタクトホール１０７の内壁の少なくとも一部を周回して塗りつくすように形成され、抵抗変化層１０５は、コンタクトホール１０７の内部であって、かつ、固定抵抗層１０４で囲まれた空間を充填するように形成されている。
このような本実施の形態の不揮発性記憶素子は、その材料及び寸法例とともに具体的に説明すると、以下の通りである。つまり、この不揮発性記憶素子では、基板１０１上に配置された第１の電極１０２（白金（Ｐｔ））が形成され、その第１の電極１０２上にバリア層を含む層間絶縁層１０３（ＳｉＯ2あるいはＳｉＮあるいはＳｉＣを主成分とする絶縁層で膜厚５０ｎｍ）が形成されている。層間絶縁層１０３を貫通してコンタクトホール１０７（直径１３０ｎｍ）が形成されている。コンタクトホール１０７の側壁には、固定抵抗層１０４（膜厚１０ｎｍのＴａＯZ）が形成されている。その固定抵抗層１０４と接したコンタクトホール１０７の内部には、抵抗変化層１０５が充填されている。ここで、抵抗変化層１０５は、第１の電極１０２側から高抵抗層１０５ａ（ＴａＯy、５ｎｍ）、低抵抗層１０５ｂ（ＴａＯX、４５ｎｍ）の順に２層が積層されている。ここで組成ｘ、ｙは、ｘ＜ｙ＜２．５の関係を満たすものとする。さらに、固定抵抗層１０４と抵抗変化層１０５の両方に接する形で第２の電極１０６（Ｐｔ）が形成されている。
抵抗変化層１０５や固定抵抗層１０４に用いるＴａ酸化物の組成、ｘ、ｙ、ｚについては、抵抗変化層１０５と固定抵抗層１０４の抵抗値が同じオーダーとなる値が望ましい。そうすることによって、抵抗変化層１０５と固定抵抗層１０４の両方に同程度の電界がかかる。抵抗変化層１０５は高抵抗層１０５ａ（ＴａＯy）と低抵抗層１０５ｂ（ＴａＯX）の積層構造になっているため、電界のほとんどは高抵抗層１０５ａにかかり、ある閾値以上の電界が加わったときに抵抗変化動作を起こす。一方、固定抵抗層１０４（ＴａＯZ）の深さ方向の膜厚は、コンタクトホール１０７の深さが５０ｎｍであるため、閾値以下の電界しかかからず、抵抗変化を起こすことはない。
つまり、固定抵抗層１０４の抵抗値は、低いほど、不揮発性記憶素子の抵抗値（全体としての抵抗値）のばらつきが抑制されるという利点が増大するが、不揮発性記憶素子の高抵抗状態における抵抗値と低抵抗状態における抵抗値との差（ウィンドウ）が小さくなってしまうという弱点も増大する。よって、一般的には、固定抵抗層１０４の抵抗値は、これらトレードオフの関係にある観点（不揮発性記憶素子の抵抗値のばらつき抑制という観点とウィンドウ幅の確保という観点の両方）から適宜決定すればよい。
具体的には、固定抵抗層１０４の抵抗値は、抵抗変化層１０５の高抵抗状態における抵抗値の０．１倍〜１０倍の間であるのが望ましい。抵抗値のばらつき抑制とウィンドウの確保の両立という意味では、抵抗変化層１０５の高抵抗状態における抵抗値の０．５倍〜２倍の間、さらに好ましくは、抵抗変化層１０５の高抵抗状態における抵抗値と同じ範囲にある値であるのが望ましい。
例えば、固定抵抗層１０４の抵抗値を抵抗変化層１０５の高抵抗状態における抵抗値の最大値の１０倍の９００ｋΩとした場合、抵抗値のばらつき幅は固定抵抗層１０４が無い場合に比べて、約１３％だけ小さくなる程度であるが、抵抗変化ウィンドウは５％程度小さくなるだけで済む。一方、固定抵抗層１０４の抵抗値を抵抗変化層１０５の高抵抗状態における抵抗値の最小値の０．１倍の４．５ｋΩとした場合、抵抗値のばらつき幅は固定抵抗層１０４が無い場合に比べて、約９９％だけ小さくなりばらつきはほぼ無くなる。しかしながら、抵抗変化ウィンドウも１０分の１程度と非常に小さくなってしまう。
以上のような構成を本実施の形態における不揮発性記憶素子の電気的な等価回路は、図７Ｂに示される回路となる。つまり、第１の電極１０２と第２の電極１０６間に、抵抗変化層１０５と固定抵抗層１０４とが並列接続された回路である。そして、抵抗変化層１０５は、抵抗変化素子として機能する高抵抗層１０５ａと固定抵抗として機能する低抵抗層（母体）１０５ｂとの直列接続として表現される。一方、固定抵抗層１０４は、抵抗変化層１０５に接触して形成されているので、高抵抗層１０５ａ及び低抵抗層１０５ｂそれぞれに並列接続される２つの抵抗の直列接続として表現される。
［第１の実施の形態の固定抵抗層および抵抗変化層の組成と抵抗率］
次に、固定抵抗層１０４としてＴａＯZを用いた場合の、膜厚と抵抗率の決定の仕方について述べる。
まずスパッタ法により形成されたＴａＯZの組成と抵抗率との関係を図８に示す。
このときの成膜条件は、到達真空度６．０×１０-4Ｐａ、ＤＣ出力１０００Ｗ、Ａｒ流量２０ｓｃｃｍ、成膜温度２５℃の下で、Ｏ2流量を１４．３ｓｃｃｍから２４ｓｃｃｍの間で変化させている。またスパッタ時の圧力は２．０Ｐａ前後である。
ＴａＯZの組成ｚをＯ2流量によって制御することにより、６ｍΩ・ｃｍから１００００ｍΩ・ｃｍという非常に広範囲で任意の抵抗率を持つ膜が得られることがわかる。
（側壁型固定抵抗層）
ここで、図７において、コンタクトホール１０７の直径２ｒ、深さｔとすると、コンタクトホール１０７の側壁に固定抵抗層１０４を膜厚ｄだけ形成した場合の抵抗値Ｒは
Figure 0004628500
 で表すことができる。
コンタクトホール１０７の直径が１３０ｎｍ、深さが５０ｎｍで、側壁の膜厚を５ｎｍから２０ｎｍ、固定抵抗層１０４の抵抗率を６ｍΩ・ｃｍから１００００ｍΩ・ｃｍの間で変化させれば、図９に示すように、得られる固定抵抗層１０４の抵抗値は４３０Ωから２．５ＭΩの範囲で任意に決定することができる。なお、図９は、本発明の第１の実施の形態に係る不揮発性記憶素子において、側壁の固定抵抗層厚を変えたとき（５ｎｍ、１０ｎｍ、２０ｎｍ）の膜抵抗率と固定抵抗値の関係を示す図である。
例えば、１００ｋΩ程度の抵抗値が望ましい場合は、側壁の膜厚が１０ｎｍのときには（図９の実線）、７５０ｍΩ・ｃｍという具合に、形成しやすい膜厚の値に対して抵抗率を調整すれば実現することができる。
固定抵抗層１０４（ＴａＯZ）の抵抗率が７５０ｍΩ・ｃｍの場合、図８より組成ｚの値は、ｚ＝１．９９となる。
［第１の実施の形態の製造方法］
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図１０Ａ（ａ）〜図１０Ｂ（ｄ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
まず、図１０Ａ（ａ）に示すように基板１０１上にＰｔからなる第１の電極１０２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極１０２は第１の配線となる。第１の電極１０２（Ｐｔ）は絶縁層に配線を埋め込むためのトレンチ（溝）を形成した後に、スパッタ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。
次に、図１０Ａ（ｂ）に示すように、バリア層（ＳｉＮおよびＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁層（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ５０ｎｍの層間絶縁層１０３として形成する。
次に、図１０Ａ（ｃ）に示すように、ドライエッチング法により層間絶縁層１０３を貫通して直径１３０ｎｍのコンタクトホール１０７を第１の電極１０２に到達するまで掘り進める。
次に、図１０Ａ（ｄ）に示すように、全面にスパッタ法でＴａＯZからなる固定抵抗層１０４を形成する。この際にスパッタ法の段差被覆性を考慮して、成膜する固定抵抗層の膜厚を決定することに留意する。厚さ１０ｎｍのＴａＯZからなる固定抵抗層を形成する場合は、例えば段差被覆性（側壁部と平面部の比）が１０％の場合には、平面部に１００ｎｍの固定抵抗層を形成すると、コンタクトホール１０７の側壁に１０ｎｍの固定抵抗層が形成される。本工程においては、側壁膜厚を積極的に薄くしたい場合にはスパッタ法を用いるのが好ましく、反対に側壁膜厚をある程度確保したい場合は、段差被覆性に優れるＣＶＤ法を用いるのが好ましい。
次に、図１０Ｂ（ａ）に示すように、全面をエッチバックして、層間絶縁層１０３上の固定抵抗層１０４を除去する。この際、コンタクトホール１０７の底面の固定抵抗層１０４はエッチバックされて除去され、コンタクトホール１０７の側壁には、固定抵抗層１０４が自己整合的に形成される。
次に、図１０Ｂ（ｂ）に示すように、抵抗変化層の高抵抗層１０５ａ（ＴａＯy（５ｎｍ））、低抵抗層１０５ｂ（ＴａＯX（４５ｎｍ））の順に、例えばスパッタ法により形成し、コンタクトホール１０７の内部をＴａＯx（４５ｎｍ）／ＴａＯy（５ｎｍ）の積層構造を形成する。
次に、図１０Ｂ（ｃ）に示すように、層間絶縁層１０３および固定抵抗層１０４上に堆積した抵抗変化層１０５をＣＭＰ技術により研磨して、コンタクトホール１０７の内部にのみ埋め込み、抵抗変化層１０５を残存させる。
最後に、図１０Ｂ（ｄ）に示すように、Ｐｔからなる第２の電極１０６を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。第２の電極１０６は、コンタクトホール１０７を被覆して第１の電極１０２からなる第１の配線と交差するように形成し、第２の配線となる。
なお、第２の配線１０６（Ｐｔ）も第１の電極１０２と同様に、層間絶縁層１０３中に配線を埋め込むための溝を形成した後に、Ｐｔを、スパッタ法を用いて成膜し、ＣＭＰ技術によって埋め込むダマシン法を用いて形成することも可能である。
なお、本実施の形態では不揮発性記憶素子と直接接する第１の電極１０２および、第２の電極１０６にはＰｔを用いたが、第１の電極１０２、第２の電極１０６においてはそれぞれ別の電極材料、Ｔａ、Ｔａ化合物の他、例えば、ＣｕやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。
また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では、抵抗変化層および固定抵抗層は、タンタル酸化物を用いており、室温でも形成できるので、基板はＳｉ以外の材料でも形成可能である。
また、固定抵抗層１０４は、コンタクトホール１０７の側壁全体を覆うように形成されているが、少なくとも抵抗変化層１０５の高抵抗層１０５ａと電気的に並列に接続されていればよいので、図１１Ａのように側壁の一部に形成されていてもよい。このような変形例に係る不揮発性記憶素子の等価回路は図１１Ｂに示される回路となる。つまり、固定抵抗層１０４の一端は第１の電極１０２に接続されるが、他端は、第２の電極１０６に接続されず、低抵抗層１０５ｂと接触している。このような不揮発性記憶素子では、側壁を覆う固定抵抗層１０４の高さは、ある電圧を加えたときに、抵抗変化の閾値電界を超えないように形成しておく必要がある。
さらに固定抵抗層１０４にはＴａＯZを用いたが、ＴａＯＮやＴａ3Ｎ(5-x)など所望の抵抗率を持つ材料であれば構わない。例えば、ＴａＯＮやＴａ3Ｎ(5-x)などの抵抗変化しにくい材料を用いれば、側壁を覆う固定抵抗層の高さについてはあまり考えなくてもよく、所望する抵抗値の条件だけを満たしていればよい。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る不揮発性記憶素子について説明する。
図１２Ａに、本発明の第２の実施の形態に係る不揮発性記憶素子単体の概略断面図を示し、図１２Ｂに、その不揮発性記憶素子の等価回路を示す。本実施の形態の不揮発性記憶素子は、基板１０１上に配置された第１の電極１０２（Ｐｔ）が形成され、その第１の電極１０２上にバリア層を含む層間絶縁層１０３（ＳｉＯ２およびＳｉＮおよびＳｉＣを主成分とする絶縁層で膜厚５０ｎｍ）が形成されている。層間絶縁層１０３を貫通してコンタクトホール１０７（直径１３０ｎｍ）が形成されている。コンタクトホール１０７の側壁には、抵抗変化層１０５（ＴａＯy（５ｎｍ）／ＴａＯX（４５ｎｍ）の積層構造で側壁膜厚３０ｎｍ）が形成されている。ここで組成ｘ、ｙは、ｘ＜ｙ＜２．５の関係を満たすものとする。その抵抗変化層１０５と接したコンタクトホール１０７の内部には、固定抵抗層１０４が充填されている。さらに、固定抵抗層１０４と抵抗変化層１０５の両方に接する形で第２の電極１０６（Ｐｔ）が形成されている。
図１２Ａにおいて、本実施の形態の不揮発性記憶素子は、第１の実施の形態と比べて、コンタクトホール１０７内に形成されている固定抵抗層１０４と抵抗変化層１０５の位置関係（内側か外側）が入れ替わっている。つまり、抵抗変化層１０５は、コンタクトホール（開口部）の側壁に形成され、固定抵抗層１０４は、抵抗変化層１０５で囲まれた空間を充填するように形成されている。このような構造により、本実施の形態における不揮発性記憶素子の等価回路は、図１２Ｂに示されるように、第１の実施の形態の等価回路において抵抗変化層１０５を上下反転させて接続した回路となる。したがって、図１２Ａおよび図１２Ｂでは、抵抗変化層１０５を構成する高抵抗層１０５ａと低抵抗層１０５ｂの上下関係はどちらが上でもかまわない。
抵抗変化層１０５や固定抵抗層１０４に用いるＴａ酸化物の組成、ｘ、ｙ、ｚについては、抵抗変化層１０５と固定抵抗層１０４の抵抗値が同じオーダーとなる値が望ましい。そうすることによって、抵抗変化層１０５と固定抵抗層１０４の両方に同程度の電界がかかる。抵抗変化層１０５は高抵抗層１０５ａ（ＴａＯy）と低抵抗層１０５ｂ（ＴａＯX）の積層構造になっているため、電界のほとんどは高抵抗層１０５ａにかかり、ある閾値以上の電界が加わったときに抵抗変化動作を起こす。一方、固定抵抗層ＴａＯZの深さ方向の膜厚は、コンタクトホール１０７の深さが５０ｎｍであるため、閾値以下の電界しかかからず、抵抗変化を起こすことはない。
［第２の実施の形態の固定抵抗層および抵抗変化層の組成と抵抗率］
直径２ｒ深さｔのコンタクトホールの側壁に抵抗変化層を膜厚ｄだけ形成した場合、ホールの直径は２（ｒ−ｄ）となり、ここに固定抵抗層を埋めこんだ場合の抵抗値をＲとすると
Figure 0004628500
 の関係が成り立つ。
コンタクトホール１０７の直径が１３０ｎｍで深さが５０ｎｍで、側壁（抵抗変化層１０５）の膜厚を１０ｎｍから３０ｎｍ、固定抵抗層１０４の抵抗率を６ｍΩ・ｃｍから１００００ｍΩ・ｃｍの間で変化させたとき、図１３に示すように、得られる固定抵抗層１０４の抵抗値は３２０Ωから１．３ＭΩの範囲で任意に決定することができる。なお、図１３は、本発明の第２の実施の形態に係る不揮発性記憶素子において、側壁の抵抗変化層厚を変えたとき（１０ｎｍ、２０ｎｍ、３０ｎｍ）の固定抵抗層の膜抵抗率と固定抵抗値の関係を示す図である。
例えば、１００ｋΩ程度の抵抗値が望ましい場合は、側壁の抵抗変化層の膜厚が３０ｎｍのときは抵抗率を７７０ｍΩ・ｃｍという具合に、形成しやすい膜厚の値に対して抵抗率を調整すればよい。
固定抵抗層１０４（ＴａＯＺ）の抵抗率が７７０ｍΩ・ｃｍの場合、組成ｚの値は、ｚ＝１．９９となる。
［第２の実施の形態の製造方法］
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図１４Ａ（ａ）〜図１４Ｃ（ｂ）は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
まず、図１４Ａ（ａ）に示すように基板１０１上にＰｔからなる第１の電極１０２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極１０２は第１の配線となる。第１の電極１０２（Ｐｔ）は絶縁層に配線を埋め込むためのトレンチ（溝）を形成した後に、スパッタ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。
次に、図１４Ａ（ｂ）に示すように、バリア層（ＳｉＮおよびＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁層（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ５０ｎｍの層間絶縁層１０３として形成する。
次に、図１４Ａ（ｃ）に示すように、ドライエッチング法により層間絶縁層１０３を貫通して直径１３０ｎｍのコンタクトホール１０７を第１の電極１０２に到達するまで掘り進める。
次に、図１４Ａ（ｄ）に示すように、全面にスパッタ法でＴａＯXからなる抵抗変化層１０５を形成する。このとき、少なくともコンタクトホール１０７の側壁に所定の膜厚以上の抵抗変化層１０５（低抵抗層１０５ｂ）が形成されていればよい。
次に、図１４Ｂ（ａ）に示すように、層間絶縁層１０３上に堆積した抵抗変化層１０５をＣＭＰ技術により研磨して、コンタクトホール１０７の内部にのみ埋め込み、抵抗変化層１０５を残存させる。
その後、図１４Ｂ（ｂ）に示すように、酸素プラズマ処理（例えば、室温、２００Ｗで４ｓｅｃ）により抵抗変化層１０５の表面を酸化し、高抵抗層１０５ａを５ｎｍの膜厚で形成する。酸化されていない残りの４５ｎｍが低抵抗層１０５ｂとなる。
次に、図１４Ｂ（ｃ）に示すように、リソグラフィー工程を経てドライエッチング法により、抵抗変化層１０５を貫通して直径７０ｎｍのコンタクトホール１０８を第１の電極１０２に到達するまで掘り進める（レジストパターンは図示せず）。
次に、図１４Ｂ（ｄ）に示すように全面にスパッタ法でＴａＯZからなる固定抵抗層１０４を形成する。
次に、図１４Ｃ（ａ）に示すように、層間絶縁層１０３および抵抗変化層１０５上に堆積した固定抵抗層１０４をＣＭＰ技術により研磨して、コンタクトホール１０８の内部にのみ埋め込み、固定抵抗層１０４を残存させる。
最後に、図１４Ｃ（ｂ）に示すように、Ｐｔからなる第２の電極１０６を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。第２の電極１０６は、コンタクトホール１０７を被覆して第１の電極１０２からなる第１の配線と交差するように形成し、第２の配線となる。
なお、第２の配線１０６（Ｐｔ）も第１の電極１０２と同様に、層間絶縁層１０３中に配線を埋め込むための溝を形成した後に、Ｐｔを、スパッタ法を用いて成膜し、ＣＭＰ技術によって埋め込むダマシン法を用いて形成することも可能である。
また、本実施の形態では不揮発性記憶素子と直接接する第１の電極１０２および、第２の電極１０６にはＰｔを用いたが、第１の電極１０２、第２の電極１０６においてはそれぞれ別の電極材料、Ｔａ、Ｔａ化合物の他、例えば、ＣｕやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。
また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
また、固定抵抗層１０４は、抵抗変化層１０５を貫通するように形成されているが、少なくとも抵抗変化層１０５の高抵抗層１０５ａと電気的に並列に接続されていればよいので、図１５Ａのように抵抗変化層１０５を貫通しないように形成されていてもよい。このような変形例に係る不揮発性記憶素子の等価回路は図１５Ｂに示される回路となる。つまり、固定抵抗層１０４の一端は第２の電極１０６に接続されるが、他端は、第１の電極１０２に接続されず、低抵抗層１０５ｂと接触している。このような不揮発性記憶素子では、固定抵抗層１０４の膜厚は、ある電圧を加えたときに、抵抗変化の閾値電界を超えないように設計しておく必要がある。
さらに固定抵抗層１０４にはＴａＯZを用いたが、ＴａＯＮやＴａ3Ｎ(5-x)など所望の抵抗率を持つ材料であれば構わない。例えば、ＴａＯＮやＴａ3Ｎ(5-x)などの抵抗変化しにくい材料を用いれば、固定抵抗層の膜厚についてはあまり考えなくてもよく、所望する抵抗値の条件だけを満たしていればよい。
なお、本実施の形態では、固定抵抗層１０４を形成するためにコンタクトホール１０８は抵抗変化層１０５を形成するためのコンタクトホール１０７の内側に形成したが（図１４Ｂ（ｃ））、固定抵抗層１０４が少なくとも抵抗変化層１０５における高抵抗層１０５ａの一部を貫通していれば、抵抗変化層１０５における高抵抗層１０５ａと固定抵抗層１０４とが隣接して形成され、並列に接続することができるので、例えば、図１６のように、固定抵抗層１０４用のコンタクトホール１０８が抵抗変化層１０５用のコンタクトホール１０７からはみ出た構造であってもかまわない。
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る不揮発性記憶素子について説明する。
図１７Ａに本発明の第３の実施の形態に係る不揮発性記憶素子単体の概略断面図を示し、図１７Ｂにその不揮発性記憶素子の等価回路図を示す。本実施の形態の不揮発性記憶素子は、基板１０１上に配置された第１の電極１０２（Ｐｔ）が形成され、その第１の電極１０２上にバリア層を含む層間絶縁層１０３（ＳｉＯ２およびＳｉＮおよびＳｉＣを主成分とする絶縁層で膜厚５０ｎｍ）が形成されている。層間絶縁層１０３を貫通して抵抗変化層１０５用のコンタクトホール１０７（直径１３０ｎｍ）と固定抵抗層１０４用のコンタクトホール１０８（直径１３０ｎｍ）が形成されている。コンタクトホール１０８の内部には、固定抵抗層１０４（ＴａＯZ）が充填されている。コンタクトホール１０７の内部には、抵抗変化層１０５（ＴａＯy（３ｎｍ）／ＴａＯX（４７ｎｍ）の積層構造）が充填されている。さらに、固定抵抗層１０４と抵抗変化層１０５の両方に接する形で第２の電極１０６（Ｐｔ）が形成されている。
抵抗変化層１０５や固定抵抗層１０４に用いるＴａ酸化物の組成、ｘ、ｙ、ｚについては、抵抗変化層１０５と固定抵抗層１０４の抵抗値が同じオーダーとなる値が望ましい。そうすることによって、抵抗変化層１０５と固定抵抗層１０４の両方に同程度の電界がかかる。抵抗変化層１０５は高抵抗層１０５ａ（ＴａＯy）と低抵抗層１０５ｂ（ＴａＯX）の積層構造になっているため、電界のほとんどは高抵抗層１０５ａにかかり、ある閾値以上の電界が加わったときに抵抗変化動作を起こす。一方、固定抵抗層ＴａＯZの電界方向の膜厚は、コンタクトホール１０８の深さが５０ｎｍであるため、閾値以下の電界しかかからず、抵抗変化を起こすことはない。
本実施の形態が、第１または第２の実施の形態と異なるのは、固定抵抗層１０４と抵抗変化層１０５が接していない点であり、もし両者の抵抗値の差が大きくなったとしても電界はそれぞれの膜に均一にかけることができる。したがって、より確実に並列抵抗の効果を期待できる。
［第３の実施の形態の固定抵抗層および抵抗変化層の組成と抵抗率］
また固定抵抗層１０４と抵抗変化層１０５を直径２ｒ深さｔの２つのコンタクトホール１０７、１０８にそれぞれ形成する場合には、固定抵抗層の抵抗値は
Figure 0004628500
 の関係が成り立つ。
固定抵抗層１０４の抵抗率を６ｍΩ・ｃｍから１００００ｍΩ・ｃｍの間で変化させれば、図１８に示すように得られる固定抵抗層１０４の抵抗値は２２６Ωから３８０ｋΩの範囲で任意に決定することができる。
コンタクトホール１０８の直径が１３０ｎｍで深さが５０ｎｍの場合、１００ｋΩ程度の抵抗値を実現するためには、抵抗率を２６６０ｍΩ・ｃｍとすれば良い。
固定抵抗層１０４（ＴａＯZ）の抵抗率が２６６０ｍΩ・ｃｍの場合、組成ｚの値は、ｚ＝２．１５となる。
［第３の実施の形態の製造方法］
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図１９（ａ）〜図１９（ｂ）、は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
まず、図１９Ａ（ａ）に示すように基板１０１上にＰｔからなる第１の電極１０２を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。この第１の電極１０２は第１の配線となる。第１の電極１０２（Ｐｔ）は絶縁層に配線を埋め込むためのトレンチ（溝）を形成した後に、スパッタ法を用いて成膜し、ＣＭＰ（化学的機械的研磨）技術によって埋め込むダマシン法を用いても良い（図示せず）。
次に、図１９Ａ（ｂ）に示すように、バリア層（ＳｉＮおよびＳｉＣなど）を形成後、ＣＶＤ法等により層間絶縁層（ＳｉＯ２）を堆積し、その後ＣＭＰ技術を用いて厚さ５０ｎｍの層間絶縁層１０３として形成する。
次に、図１９Ａ（ｃ）に示すように、ドライエッチング法により層間絶縁層１０３を貫通して直径１３０ｎｍのコンタクトホール１０７を第１の電極１０２に到達するまで掘り進める。
次に、図１９Ａ（ｄ）に示すように、全面にスパッタ法でＴａＯXからなる抵抗変化層１０５を形成する。
次に、図１９Ｂ（ａ）に示すように、層間絶縁層１０３上に堆積した抵抗変化層１０５をＣＭＰ技術により研磨して、コンタクトホール１０７の内部にのみ埋め込み、抵抗変化層１０５を残存させる。
その後、図１９Ｂ（ｂ）に示すように、酸素プラズマ処理（例えば、室温、２００Ｗで４ｓｅｃ）により抵抗変化層１０５の表面を酸化し、高抵抗層１０５ａを５ｎｍの膜厚で形成する。酸化されていない残りの４５ｎｍが低抵抗層１０５ｂとなる。
次に、図１９Ｂ（ｃ）に示すように、ドライエッチング法により、コンタクトホール１０７の横に層間絶縁層１０３を貫通して直径１３０ｎｍのコンタクトホール１０８を第１の電極１０２に到達するまで掘り進める。
次に、図１９Ｂ（ｄ）に示すように全面にスパッタ法でＴａＯZからなる固定抵抗層１０４を形成する。
次に、図１９Ｃ（ａ）に示すように、層間絶縁層１０３および抵抗変化層１０５上に堆積した固定抵抗層１０４をＣＭＰ技術により研磨して、コンタクトホール１０８の内部にのみ埋め込み、固定抵抗層１０４を残存させる。
最後に、図１９Ｃ（ｂ）に示すように、Ｐｔからなる第２の電極１０６を配線幅３００ｎｍ、厚さ２００ｎｍで所定方向に伸張するように複数本形成する。第２の電極１０６は、コンタクトホール１０７を被覆して第１の電極１０２からなる第１の配線と交差するように形成し、第２の配線となる。
なお、第２の配線１０６（Ｐｔ）も第１の電極１０２と同様に、層間絶縁層１０３中に配線を埋め込むための溝を形成した後に、Ｐｔを、スパッタ法を用いて成膜し、ＣＭＰ技術によって埋め込むダマシン法を用いて形成することも可能である。
また、本実施の形態では不揮発性記憶素子と直接接する第１の電極１０２および、第２の電極１０６にはＰｔを用いたが、第１の電極１０２、第２の電極１０６においてはそれぞれ別の電極材料、Ｔａ、Ｔａ化合物の他、例えば、ＣｕやＡｕ、Ｉｒ、Ｐｄ、Ｒｕ、Ｒｈなどの貴金属材料およびその化合物でも構わない。
また、半導体で一般的に使用されるメタル材料、例えばＷ、Ｔｉ、ＴｉＮ、ＡｌＣｕなどのＡｌ系配線材料等でも構わない。また、本実施の形態では基板はＳｉ以外の材料でも形成可能である。
さらに固定抵抗層１０４にはＴａＯZを用いたが、ＴａＯＮやＴａ3Ｎ(5-x)など所望の抵抗率を持つ材料であれば構わない。例えば、ＴａＯＮやＴａ3Ｎ(5-x)などの抵抗変化しにくい材料を用いれば、固定抵抗層の膜厚についてはあまり考えなくてもよく、所望する抵抗値の条件だけを満たしていればよい。
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る不揮発性記憶素子について説明する。
本発明の第４の実施の形態は、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子を１つの面内で２次元アレイ状に形成した構造である。
例えば、図２０（ａ）及び図２０（ｂ）は、それぞれ、第１の実施の形態にて示した不揮発性記憶素子を用いた本実施の形態を示す平面図および断面図である。
図２０（ａ）に示すように、本実施の形態の不揮発性記憶素子アレイは、基板１０１上に所定方向Ｘに伸張するように配置された第１の配線１０２（Ｐｔ）が、互いに平行に複数本設けられている。第１の配線１０２上には層間絶縁層１０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする膜厚５０ｎｍの絶縁層）が形成され、層間絶縁層１０３上、第１の配線１０２の伸張方向Ｘと交差する所定方向Ｙに伸張するように第２の配線１０６（Ｐｔ）が互いに平行に複数本設けられている。その第１の配線１０２と、第２の配線１０６とが交差する領域の層間絶縁層中にはコンタクトホール１０７が形成され、前記コンタクトホール１０７の内部には、固定抵抗層１０４および抵抗変化層１０５が設けられ不揮発性記憶素子１１１が形成されている。
なお、図２０（ａ）及び図２０（ｂ）において、不揮発性記憶素子１１１は、第１実施の形態に係る不揮発性記憶素子に相当しているが、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子で構成されていればよい。
以上の構成により、本実施の形態のように不揮発性記憶素子１１１を２次元アレイ状の構造とすることで、大容量のクロスポイント型の不揮発性記憶素子を実現することができる。
なお、本実施の形態では単層アレイ構造でなく、図２０（ｃ）に示すように、多層のアレイ構造も形成可能である。多層アレイ構造の場合、周辺回路への接続コンタクトを各層で個別に形成することで（図示せず）、平面と同様のメモリ数を多層にしてチップ面積を縮小することが可能である。図２０（ｃ）に示す本実施の形態の多層（図２０（ｃ）では３層）の、不揮発性記憶素子アレイは、基板１０１上に、図２０（ａ）に示す第１層目の不揮発性記憶素子アレイ１１１を形成する。次に、第２層目の不揮発性記憶素子アレイ２１１を形成するが、その時、第１層目の不揮発性記憶素子アレイ１１１の第２の配線１０６が、第２層目の不揮発性記憶素子アレイ２１１の第１の配線として機能する。所定方向Ｙに伸張するように互いに平行に複数本設けられた第２の配線１０６上に、層間絶縁層１０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする膜厚５０ｎｍの絶縁層）が形成され、第２の配線１０６の伸張方向Ｙと交差する所定方向Ｘに伸張するように第３の配線２０６（Ｐｔ）が互いに平行に複数本設けられている。その第２の配線１０６と第３の配線２０６とが交差する領域の層間絶縁層２０３中には、第２層目の不揮発性記憶素子アレイ２１１を形成するためのコンタクトホール２０７が形成され、前記第２層目のコンタクトホール２０７の内部には、抵抗変化層２０５（高抵抗層２０５ａ、低抵抗層２０５ｂ）と固定抵抗層２０４が設けられ、不揮発性記憶素子２１１が形成されている。
図２０（ｃ）において、不揮発性記憶素子２１１は、第１実施の形態に係る不揮発性記憶素子に相当しているが、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子で構成されていればよい。
第３層目の不揮発性記憶素子アレイ３１１も同様に、第３の配線２０６が、第３層目の不揮発性記憶素子アレイの第１の配線として機能する。所定方向Ｘに伸張するように互いに平行に複数本設けられた第３の配線２０６上に、層間絶縁層３０３（ＳｉＯ２およびＳｉＮまたはＳｉＣを主成分とする膜厚５０ｎｍの絶縁層）が形成され、第３の配線２０６の伸張方向Ｘと交差する所定方向Ｙに伸張するように第４の配線３０６（第２の電極、Ｐｔ）が互いに平行に複数本設けられている。その第３の配線２０６と第４の配線（第２の電極）３０６とが交差する領域の層間絶縁層３０３中には、第３層目の不揮発性記憶素子アレイ３１１を形成するためのコンタクトホール３０７が形成され、前記第３層目のコンタクトホール３０７の内部には、抵抗変化層３０５（高抵抗層３０５ａ、低抵抗層３０５ｂ）と固定抵抗層３０４が設けられ、不揮発性記憶素子３１１が形成されている。
図２０（ｃ）において、不揮発性記憶素子３１１は、第１実施の形態に係る不揮発性記憶素子に相当しているが、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子で構成されていればよい。
以上、３層構造の不揮発性記憶素子アレイの実施の形態について説明したが、同様の構成を繰り返すことにより、さらに多層の構造を形成でき、大容量の不揮発性メモリ素子を実現することができる。
なお、本実施の形態においては配線１０２、１０６、２０６が第１の電極の機能を、配線１０６、２０６、３０６が第２の電極の機能をそれぞれ果たすため、第１の電極および第２の電極を省略した構造とした。しかし、抵抗変化層や固定抵抗層と電極、配線材料の整合性によっては、不安定な抵抗変化動作や、素子の劣化が起こる可能性がある。その場合は、抵抗変化層および固定抵抗層と第１の配線の間に第１の電極、あるいは、抵抗変化層および固定抵抗層と第２の配線の間に第２の電極を配置しても構わない。
さらには、第１の配線と第１の電極の間、または第２の電極と第２の配線の間に整流素子、例えば、図２１Ａ（ａ）及び図２１Ａ（ｂ）に示されるように、ＭＳＭダイオード素子１０９（ＴａＮ（１０９ｃ）／ＳｉＮx（１０９ｂ）／ＴａＮ（１０９ａ））を形成しても構わない。なお、図２１Ａ（ａ）は本発明の第４の実施の形態における不揮発性記憶素子の変形例の平面図、図２１Ａ（ｂ）は１層で形成した場合の断面図である。図２１Ａ（ｂ）の断面図に示されるように、第１の電極は第１の配線１０２が兼ねており、第２の電極は、ＭＳＭダイオード素子１０９の下部電極１０９ａが兼ねていて、ＭＳＭダイオード素子１０９の上部電極１０９ｃが第２の配線１１０に接続されている構成となっている。このような構成では、１個のメモリセルの等価回路は、図２１Ｂに示される通りである。つまり、図７Ｂに示される第１の実施の形態における回路に双方向ダイオードが直列接続された回路となる。
なお、図２１Ａ（ｃ）に示すような多層構造の場合、不揮発性記憶素子２１１の第１の電極は第２の配線１１０が兼ねており、第２の電極は、ＭＳＭダイオード素子２０９の下部電極２０９ａが兼ねていて、ＭＳＭダイオード素子２０９の上部電極２０９ｃが第３の配線２１０に接続されている構成となっている。また、不揮発性記憶素子３１１の第１の電極は第３の配線２１０が兼ねており、第２の電極は、ＭＳＭダイオード素子３０９（下部電極３０９ａ、半導体層３０９ｂ、上部電極３０９ｃ）の下部電極３０９ａが兼ねていて、ＭＳＭダイオード素子３０９の上部電極３０９ｃが第４の配線３１０に接続されている構成となっている。
図２１Ａ（ａ）〜図２１Ａ（ｃ）では、ＭＳＭダイオード素子を第２の電極と第２の配線の間に配置したが、第１の配線と第１の電極との間に配置してもかまわない。
（第５の実施の形態）
次に、本発明の第５の実施の形態に係る不揮発性記憶素子について説明する。
本実施の形態では、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶素子のものである。
図２２は、本発明の第５の実施の形態に係る不揮発性記憶装置４００の構成を示すブロック図である。また、図２３は、図２２におけるＣ部の構成（２ビット分の構成）を示す断面図である。図２３において、不揮発性記憶素子４１１は、第１実施の形態に係る不揮発性記憶素子に相当しているが、第１ないし第３の実施の形態にて示したいずれかの不揮発性記憶素子で構成されていればよい。
この不揮発性記憶装置４００は、複数の不揮発性記憶素子にデータを記憶させる装置であって、第１〜第３の実施の形態のいずれかの不揮発性記憶素子を含むメモリセルが複数個、２次元状に配置されたメモリセルアレイ４０２と、メモリセルアレイ４０２から少なくとも一つのメモリセルを選択する選択回路（行選択回路／ドライバ４０３、列選択回路４０４）と、選択されたメモリセルに含まれる不揮発性記憶素子を高抵抗状態又は低抵抗状態に遷移させる書き込み回路４０５と、選択されたメモリセルに含まれる不揮発性記憶素子が高抵抗状態にあるか低抵抗状態にあるかを判定するセンスアンプ４０６等を備える。
より詳しくは、図２２に示すように、本実施の形態に係る不揮発性記憶装置４００は、半導体基板上に、メモリ本体部４０１を備えており、このメモリ本体部４０１は、メモリセルアレイ４０２と、行選択回路／ドライバ４０３と、列選択回路４０４と、情報の書き込みを行うための書き込み回路４０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ４０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０７とを具備している。
メモリセルアレイ４０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）とを備えている。
また、メモリセルアレイ４０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図２３に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、図２３における不揮発性記憶素子４１１が、図２２におけるメモリセルＭ２１，Ｍ２１，…に相当しており、第１の電極４１２と、第２電極４１６と、前記第１の電極４１２と前記第２電極４１６との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層４１５と、前記第１の電極４１２と前記第２電極４１６との間に介在され、前記抵抗変化層４１５の少なくとも一部と電気的に並列接続された固定抵抗層４１４と備えている。また、この図２３では、層間絶縁層４１３、プラグ層４１７を、金属配線層４１８を、ソース／ドレイン領域４１９もそれぞれ示されている。
図２２に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ１１，Ｍ１２，…と接続されている。
また、メモリセルＭ１１，Ｍ２１，Ｍ３１，…はプレート線ＰＬ０に、メモリセルＭ１２，Ｍ２２，Ｍ３２，…はプレート線ＰＬ１に、メモリセルＭ１３，Ｍ２３，Ｍ３３，…はプレート線ＰＬ２に、それぞれ接続されている。
次に、その動作を説明する。外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ４０３へ出力するとともに、列アドレス信号を列選択回路４０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
外部から入力される制御信号（図示せず）は、データの書き込みサイクルにおいては、データ入出力回路４０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路４０５へ出力する。他方、データの読み出しサイクルにおいて、制御信号は、読み出し用電圧の印加を指示する読み出し信号を列選択回路４０４へ出力する。
行選択回路／ドライバ４０３は、アドレス信号から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路４０４は、アドレス信号から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路４０５は、制御信号が書き込み信号であった場合、列選択回路４０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ４０６は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤｏは、データ入出力回路４０７を介して、外部回路へ出力される。
このように、本発明は、発明に係る不揮発性記憶素子を含むメモリセルのアレイを備える不揮発性記憶装置としても実現される。
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する不揮発性記憶素子とその不揮発性記憶素子を備える不揮発性記憶装置として、特に、高速化と高集積化を実現する大容量の不揮発性記憶装置として、例えば、携帯情報機器や情報家電等の電子機器の高速化・小型化に貢献するメモリとして有用である。
１０１ 基板
１０２ 第１の電極（第１の配線）
１０３ 層間絶縁層
１０４ 固定抵抗層
１０５ 抵抗変化層
１０５ａ 抵抗変化層の高抵抗層
１０５ｂ 抵抗変化層の低抵抗層
１０６ 第２の電極（第２の配線）
１０７ コンタクトホール
１０８ コンタクトホール
１０９ ダイオード素子
１０９ａ ダイオード下部電極
１０９ｂ ダイオード半導体層
１０９ｃ ダイオード上部電極
１１０ 第２の配線
１１１ 不揮発性記憶素子（アレイ）
２０３ 層間絶縁層
２０４ 固定抵抗層
２０５ 抵抗変化層
２０５ａ 抵抗変化層の高抵抗層
２０５ｂ 抵抗変化層の低抵抗層
２０６ 第２の電極（第３の配線）
２０７ コンタクトホール
２０９ ダイオード素子
２０９ａ ダイオード下部電極
２０９ｂ ダイオード半導体層
２０９ｃ ダイオード上部電極
２１０ 第３の配線
２１１ 不揮発性記憶素子（アレイ）
３０３ 層間絶縁層
３０４ 固定抵抗層
３０５ 抵抗変化層
３０５ａ 抵抗変化層の高抵抗層
３０５ｂ 抵抗変化層の低抵抗層
３０６ 第２の電極（第４の配線）
３０７ コンタクトホール
３０９ ダイオード素子
３０９ａ ダイオード下部電極
３０９ｂ ダイオード半導体層
３０９ｃ ダイオード上部電極
３１０ 第４の配線
３１１ 不揮発性記憶素子（アレイ）
４００ 不揮発性記憶装置
４０１ メモリ本体部
４０２ メモリセルアレイ
４０３ 行選択回路／ドライバ
４０４ 列選択回路
４０５ 書き込み回路
４０６ センスアンプ
４０７ データ入出力回路
４１１ 不揮発性記憶素子
４１２ 第１の電極
４１３ 層間絶縁層
４１４ 固定抵抗層
４１５ 抵抗変化層
４１６ 第２の電極
４１７ プラグ層
４１８ 金属配線層
４１９ トランジスタのソース・ドレイン領域
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１，Ｍ１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線

Claims (15)

  1. 不揮発性の記憶素子であって、
    第１の電極と、
    第２の電極と、
    前記第１及び第２の電極間に介在して形成され、かつ、前記第１及び第２の電極に接続され、前記第１及び第２の電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層と、
    前記第１及び第２の電極間に介在して形成され、かつ、前記抵抗変化層の少なくとも一部と電気的に並列接続され、その抵抗値が前記抵抗変化層が高抵抗状態にある場合の抵抗値の０．１から１０倍の範囲にある固定抵抗層と
    を備える不揮発性記憶素子。
  2. 前記固定抵抗層の抵抗値が、前記抵抗変化層が高抵抗状態にある場合の抵抗値の０．５から２倍の範囲にある
    請求項１記載の不揮発性記憶素子。
  3. 前記固定抵抗層の抵抗値が、前記抵抗変化層が高抵抗状態にある場合の抵抗値と同じ範囲にある
    請求項１記載の不揮発性記憶素子。
  4. 前記抵抗変化層は、高抵抗層と低抵抗層の少なくとも２層の積層構造を有し、
    前記固定抵抗層の少なくとも一部は、前記高抵抗層と電気的に並列接続されている
    請求項１〜３のいずれか１項に記載の不揮発性記憶素子。
  5. 前記高抵抗層は、前記第１の電極と接続され、
    前記低抵抗層は、前記第２の電極と接続され、
    前記固定抵抗層は、前記第１の電極に電気的に接続されている
    請求項４記載の不揮発性記憶素子。
  6. 前記固定抵抗層は、前記高抵抗層に接している
    請求項４又は５記載の不揮発性記憶素子。
  7. 前記固定抵抗層は、前記第１及び第２の電極に電気的に接続されている
    請求項１〜６のいずれか１項に記載の不揮発性記憶素子。
  8. さらに、前記第１及び第２の電極間を充填するように形成された層間絶縁膜を備え、
    前記抵抗変化層及び前記固定抵抗層は、前記層間絶縁層に形成された貫通孔である開口部に形成されている
    請求項１〜７のいずれか１項に記載の不揮発性記憶素子。
  9. 前記固定抵抗層は、前記開口部の内壁の少なくとも一部を周回して塗りつくすように形成され、
    前記抵抗変化層は、前記開口部の内部であって、かつ、前記固定抵抗層で囲まれた空間を充填するように形成されている
    請求項８記載の不揮発性記憶素子。
  10. 前記抵抗変化層は、前記開口部の内壁を塗りつくすように形成され、
    前記固定抵抗層は、前記抵抗変化層で囲まれた空間を充填するように形成されている
    請求項８記載の不揮発性記憶素子。
  11. 前記層間絶縁層には、複数の前記開口部が形成され、
    前記複数の開口部の一つには、当該開口部を充填するように前記抵抗変化層が形成され、
    前記複数の開口部の他の一つには、当該開口部を充填するように前記固定抵抗層が形成されている
    請求項８記載の不揮発性記憶素子。
  12. 複数の不揮発性記憶素子にデータを記憶させる不揮発性記憶装置であって、
    請求項１〜１１のいずれか１項に記載の不揮発性記憶素子を含むメモリセルが複数個、２次元状に配置されたメモリセルアレイと、
    前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、
    前記選択部で選択されたメモリセルに含まれる不揮発性記憶素子を高抵抗状態又は低抵抗状態に遷移させる書き込み回路と、
    前記選択部で選択されたメモリセルに含まれる不揮発性記憶素子が高抵抗状態にあるか低抵抗状態にあるかを判定するセンスアンプと
    を備える不揮発性記憶装置。
  13. 前記メモリセルは、前記不揮発性記憶素子と整流素子とが直列に接続された回路である
    請求項１２記載の不揮発性記憶装置。
  14. 前記メモリセルは、前記不揮発性記憶素子とトランジスタとが直列に接続された回路である
    請求項１２記載の不揮発性記憶装置。
  15. 前記メモリセルアレイは、２次元に配置されたメモリセルが複数、積層された多層構造メモリセルアレイである
    請求項１２〜１４のいずれか１項に記載の不揮発性記憶装置。
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