JP3889023B2 - 可変抵抗素子とその製造方法並びにそれを備えた記憶装置 - Google Patents

可変抵抗素子とその製造方法並びにそれを備えた記憶装置 Download PDF

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Description

本発明は、第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子とその製造方法に関する。また、該可変抵抗素子を備えた記憶装置に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この可変抵抗素子の構造は極めて単純で、図１に示すように、第２電極となる下部電極３と可変抵抗体２と、第１電極となる上部電極１とが順に積層された構造となっており、上部電極１及び下部電極３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が実現できる。
可変抵抗体２の材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。尚、特許文献１に例示する素子構造では、可変抵抗体２の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
また、可変抵抗体２の材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。
米国特許第６２０４１３９号明細書 Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 特表２００２−５３７６２７号明細書 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年
しかしながら、電圧パルスにより抵抗が変化する可変抵抗体２の材料としてペロブスカイト型酸化物を用いた場合、材料によっては抵抗変化が小さく安定したスイッチング動作が得られなかったり、また、下部電極３としては、ペロブスカイト型酸化物との格子整合性が良好であり、高導電性及び高耐酸化性を持つ貴金属電極を用いなければならず、従来のＣＭＯＳプロセスとの整合性が悪いという問題もあった。
また、可変抵抗体２の材料として遷移金属元素の酸化物を用いた場合、例えばＮｉＯを用いた非特許文献３では、書き込み電流が大きい（数ｍＡ）という問題がある。また、上部電極１及び下部電極３の材料についても、信頼性の点から貴金属電極が望ましいという制約があった。
本発明は、上記問題を解決する一つの手段としてなされたもので、その目的は安定したスイッチング動作を実現し、保持特性が良好な可変抵抗素子をＣＭＯＳプロセスと整合性の高い容易な手法で提供することにある。
上記目的を達成させるために、本発明の可変抵抗素子では、第１電極と第２電極と可変抵抗体とを備え、可変抵抗体が第１電極と第２電極とに挟持された領域に存し、第１の電極と第２の電極間に電圧パルスを印加することにより、第１電極と第２電極間の電気抵抗が変化する可変抵抗素子において、可変抵抗体が遷移金属元素の酸窒化物であることを特徴としている。
また、本発明の可変抵抗素子では、可変抵抗体が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の酸窒化物であることを特徴としている。
また、本発明の可変抵抗素子では、第２電極が酸窒化物である可変抵抗体を構成する遷移金属と同元素を含んで成る導電性窒化物であることを特徴としている。
また、本発明の可変抵抗素子では、第２電極が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の導電性窒化物であることを特徴としている。
また、本発明の可変抵抗素子では、第１電極と可変抵抗体とが接触或いは対向する領域の面積、もしくは第２電極と可変抵抗体とが接触或いは対向する領域の面積のうち小さい方の面積が、０．０６μｍ２以下であることを特徴としている。
また、本発明の可変抵抗素子の製造方法では、遷移金属の導電性窒化物からなる第２電極を形成する工程と、第２電極の表面を酸化することにより遷移金属元素の酸窒化物からなる可変抵抗体を形成する工程と、第１電極を形成する工程とを有することを特徴としている。
また、本発明の可変抵抗素子の製造方法では、第２電極が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の導電性窒化物であることを特徴としている。
また、本発明の可変抵抗素子を備えた記憶装置では、第１電極と第２電極と可変抵抗体とを有し、可変抵抗体が第１電極と第２電極とに挟持された領域に存し、第１の電極と第２の電極間に電圧パルスを印加することにより、第１電極と第２電極間の電気抵抗が変化する可変抵抗素子を備えた記憶装置であって、可変抵抗体が遷移金属元素の酸窒化物であることを特徴としている。
本発明の遷移金属元素の酸窒化物を可変抵抗体とした可変抵抗素子では、安定なスイッチング動作を示し、データの保持特性も良好である。
また、本発明の可変抵抗素子を用いれば、電極材料として必ずしも貴金属を必要としないので、既存のＣＭＯＳプロセスと整合性が高く容易に製造できる。
また、本発明の可変抵抗素子は、導電性窒化物からなる下部電極表面を酸化して可変抵抗体材料を形成することができる。当該製造方法を用いれば、半導体プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができ、成膜の為の特別の装置を必要としない。
また、本発明の可変抵抗素子を備えた記憶装置によれば、抵抗比の大きい安定なスイッチング動作で、データの保持特性も良好な記憶装置を実現できるので、メモリーカードや、携帯電話・携帯用ゲーム・デジタルカメラ・プリンタ等の電子機器の記録媒体としての適用が可能である。
以下、本発明に係る可変抵抗素子の実施の形態を図面に基づいて詳細に説明する。なお、本発明者は、遷移金属元素の酸窒化物が電圧パルスの印加により抵抗が変化するスイッチング現象を現し、可変抵抗材料として適用でき得ることを見出し本発明を為すに至ったものである。
本発明の第１の実施形態の可変抵抗素子は、遷移金属元素の酸窒化物からなる可変抵抗体２の材料を、ＴｉＯＮ（酸窒化チタン）膜としたものである。以下、第１の実施形態の具体例を実施例１として説明する。
図７に本発明の実施例１に関する可変抵抗素子の概略断面構造図を示す。この可変抵抗素子は基板垂直方向に下部電極となる第２電極１３と、可変抵抗体１２と、上部電極となる第１電極１１とが順に積層された構造となっている。また、第１電極１１と第２電極１３に電圧パルスを印加するために、層間絶縁膜１４にコンタクトホール１５を開口してメタル配線１６を行っている。この可変抵抗素子は、以下の工程を経て作製することができる。
まず、図２に示すように、下地基板上（図示せず）に、スパッタリング法にて下部電極である第２電極１３を堆積する。第２電極１３は一例として、導電性材料である窒化チタン（ＴｉＮ）膜（以下、本実施形態において第２電極をＴｉＮ膜１３と記載する）を膜厚２００ｎｍの厚みで堆積する。
次に、図３に示すように、ＴｉＮ膜１３の表面上に遷移金属元素の酸窒化物からなる可変抵抗体材料膜１２を形成する為に、酸化処理を行う。本実施例では、常圧（１０１３Ｐａ）、Ｏ２雰囲気中で、急速加熱酸化法（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）により、基板加熱温度５００℃で、２ｍｉｎ間熱酸化処理を行うことにより、厚さ１０ｎｍの酸窒化チタン層（ＴｉＯＮ）１２を形成した。
次に、図４に示すように、ＴｉＯＮ層１２上に、スパッタリング法にて上部電極である第１電極の一例としてのＴｉＮ膜１１を膜厚１００ｎｍの厚みで堆積する。
次に、図５に示すように、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして第１電極の材料であるＴｉＮ膜１１と、可変抵抗体の材料であるＴｉＯＮ膜１２を順次ドライエッチングする。なお本実施例では、可変抵抗素子のスイッチング特性の面積依存性を評価するために、このパターニングによって形成される第１電極１１の加工面積を０．０４３μｍ２、０．０５８μｍ２、０．０８０μｍ２、１．０４μｍ２の４種類の大きさで可変抵抗素子を作製した。
さらに、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして下部電極であるＴｉＮ膜１３を加工する。（加工パターンは図示せず）
次に、層間絶縁膜１４として、膜厚５００ｎｍの厚みのシリコン酸化膜をＴＥＯＳ（テトラエトキシシラン）を原料として、オゾン、酸素と混合して気相成長させる常圧熱ＣＶＤ法で成膜する。そして、図６に示すように、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして層間絶縁膜１４をエッチングすることにより、第１電極１１若しくは第２電極１３まで到達するコンタクトホール１５を形成する。
次に、第１電極１１と第２電極１３に電圧パルスを印加するためのメタル配線の材料膜として、厚さ５０ｎｍのＴｉＮ膜と厚さ４００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜と厚さ５０ｎｍのＴｉＮ膜とを、夫々スパッタリング法にて順次堆積した。（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮの積層構造）そして、フォトリソグラフィの手法によってパターニングしたレジストをマスクとしてメタル配線材料をエッチングすることにより、図７に示すように、第１電極１１若しくは第２電極１３とコンタクトホール１５を介して接続したメタル配線１６を形成した。
なお、以上の説明では、フォトレジストを塗布、露光、及び現像する工程や、エッチング後にフォトレジストを除去する工程や、エッチング及びレジスト除去後の洗浄工程などの一般的な工程については省略して記述している。
次に、上述の要領で作製された可変抵抗素子を評価する為の測定装置及び測定手順について以下に説明する。
図８は、可変抵抗素子への電圧パルスの印加、及びＩ−Ｖ特性を測定するための測定系の構成を示したものである。当該測定系は、可変抵抗素子２１、パルスジェネレータ２２、デジタルオシロスコープ２３、パラメータアナライザ２４、及び、切り替えスイッチ２５を備えて構成される。パラメータアナライザ２４は、例えば、アジレントテクノロジー社製の型番４１５６Ｂを用い、電流電圧測定器として使用する。
そして、可変抵抗素子２１の一方の端子はデジタルオシロスコープ２３のグランドに接続し、他方の端子は切替スイッチ２５の固定端に接続する。さらに、デジタルオシロスコープ２３の一端子とパネルジェネレータ２２の一端子とを接続する。そして、切替スイッチ２５の可動端の一方の端子と、デジタルオシロスコープ２３の他端子及びパルスジェネレータ２２の他端子とを接続して一方の回路を形成する。さらに、切替スイッチの可動端の他方の端子とパラメータアナライザ２４とを接続し他方の回路を形成する。このようにして切替スイッチ２５の可動端の切替動作によって、双方の回路を切り替え可能に形成し、測定系とする。
そして、電圧パルス印加時には、切替スイッチ２５を操作してパルスジェネレータ２２と可変抵抗素子２１を電気的に接続して電圧パルスを印加する。この時発生させる電圧パルスをデジタルオシロスコープ２３にて監視する。続いて、切替スイッチ２５をパラメータアナライザ２４に接続して（パルスジェネレータ２２とは切断して）、可変抵抗素子２１のＩ−Ｖ特性を測定する。
可変抵抗素子２１の上部電極に−２Ｖ（電圧振幅２Ｖの負極性パルス）、パルス幅（パルス印加時間）１００ｎ秒で電圧が印加されるようにパルスジェネレータ２２から電圧パルスを発生させ、印加後の抵抗値をパラメータアナライザ２４でＩ−Ｖ特性を測定して求める。測定後、再び、可変抵抗素子２１に＋２Ｖ（電圧振幅２Ｖの正極性パルス）、パルス幅３０ｎ秒で電圧が印加されるようにパルスジェネレータ２２から電圧パルスを発生させ、印加後の抵抗値をパラメータアナライザ４４でＩ−Ｖ特性を測定して求める。
Ｉ−Ｖ特性の測定は、上記電圧パルスの印加毎に行い、＋０．７Ｖの電圧印加時の電流値を測定する。その結果より、電圧パルス印加後の可変抵抗素子の抵抗値を求めた。本実施形態で用いた可変抵抗素子は、±２Ｖの電圧パルスを印加することで抵抗値は変化するが、±０．７Ｖの比較的低い電圧を印加しても抵抗値が殆ど変化しないため、電圧パルス印加後の可変抵抗素子の抵抗値を、以降の電圧パルス印加に影響を与えずに測定できる。
図９は、上部電極面積０．０４３μｍ２で作製した可変抵抗素子に対して、パルス幅１００ｎ秒の負極性（−２Ｖ）とパルス幅３０ｎ秒の正極性（＋２Ｖ）の電圧を交互に印加した時の抵抗値の変化を示す図である。横軸は印加パルスサイクルの回数を示し、縦軸は対数目盛りで読み出し抵抗を示す。印加パルスサイクル回数は、負極性の電圧パルスと正極性の電圧パルスとを交互に印加することで一回と数える。図９に示すように、負極性（−２Ｖ）の電圧パルスの印加により高抵抗状態（約２×１０Ｅ５Ω）に抵抗値を変化させることができ、続いて印加した正極性（＋２Ｖ）の電圧パルスにより低抵抗状態（約４×１０Ｅ２Ω）に抵抗値を変化させることができた。続いて負極性の電圧パルス印加により高抵抗状態にでき、正極性の電圧パルスにより低抵抗状態にすることができた。以上のように、ＴｉＯＮ膜を可変抵抗体とした可変抵抗素子が、抵抗比（高抵抗状態の抵抗値と低抵抗状態の抵抗値の比率）が約５００倍にてスイッチング動作するのを確認できた。また、図示はしていないが、各抵抗状態は次の電圧パルスが印加されるまで、その抵抗状態が維持される。このことは、可変抵抗素子が不揮発性の記憶素子として、２値のデータ（高抵抗状態と低抵抗状態）間を、可逆的にスイッチング動作できることを示している。
また、電圧パルスを印加して抵抗状態を書き換えている時に素子に流れる電流（書き込み電流）は、数百μＡと小さい。
次に、上記スイッチング動作の後、低抵抗状態にデータを書き込んだ（低抵抗状態に抵抗値を変化させた）可変抵抗素子を高温（温度１５０℃）下で保持し、１時間、１０時間、１００時間、５００時間後に適宜室温で抵抗を読み出した結果を図１０に示す。高温保持５００時間後も抵抗値の劣化（低抵抗状態の場合抵抗値の増加）は殆ど見られず、良好な保持特性を示している。
同じく、高抵抗状態にデータを書き込んだ（高抵抗状態に抵抗値を変化させた）可変抵抗素子を高温（温度１５０℃）下で保持し、１時間、１０時間、１００時間、５００時間後に適宜室温で抵抗を読み出した結果を図１１に示す。高温保持５００時間後も抵抗値の劣化（高抵抗状態の場合抵抗値の減少）は見られず、良好な保持特性を示している。
以上説明した特性は、本発明に係る可変抵抗素子が電圧パルスの印加によってデータを繰り返し書き換え可能で、高温環境下でも良好なデータ保持特性を有する不揮発性記憶装置として適用することが可能であることを意味する。
次に、遷移金属元素の酸窒化物を可変抵抗体とした本発明の可変抵抗素子の面積依存性について説明する。図１２は、上部電極の加工面積が０．０４３μｍ２、０．０５８μｍ２、０．０８０μｍ２、１．０４μｍ２の４種類の大きさの可変抵抗素子のスイッチング特性を示している。最も小さい０．０４３μｍ２では、抵抗比５００倍の大きなスイッチングが繰り返し起こることが確認できたが、０．０５８μｍ２では同じ印加電圧パルス条件の下で、抵抗比３倍程度のスイッチング動作しか起こらなかった。また、それよりも大きな面積（０．０８０μｍ２、１．０４μｍ２）においては、スイッチング現象が確認できなかった。
図１３は、図１２の結果を基に、上部電極の面積と抵抗比の関係を示したものである。電極面積が大きい場合はスイッチング動作しないが、電極面積が概ね０．０６μｍ２以下の特定の面積範囲でスイッチング現象が発現することがわかった。なお、本実施例では、上部電極である第１電極の面積を電極面積としたが、第１電極と可変抵抗体とが接触する面積よりも下部電極である第２電極と可変抵抗体とが接触する面積の方が小さい場合、可変抵抗体の電気的特性に寄与する領域は小さい面積の方で支配的になるので、いずれか小さい方の面積（第２電極の面積）を電極面積として考えれば良い。
なお、上述した実施例１では、第２電極である下部電極１３をＴｉＮ（窒化チタン）の単層膜としたがこれに限定されるものではない。例えば、表面をＴｉＮ膜としたＴｉＮ／Ｐｔ、或いは、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ等の積層構造膜としても良い。上記のような構成の可変抵抗体は、Ａｌの融点よりも低い温度の酸化処理で成膜ができるので、抵抗率の小さいＡｌ系材料を用いることが可能である。
また、上述した実施例１では、第２電極である下部電極１３をＴｉＮ（窒化チタン）膜からなる材料とし、遷移金属元素の酸窒化物である可変抵抗体としてＴｉＯＮ（酸窒化チタン）膜としたが、これに限定されるものではない。例えば、下部電極材料としては、窒化チタン、窒化ニッケル、窒化バナジウム、窒化ジルコニウム、窒化タングステン、窒化コバルト、窒化亜鉛などの導電性窒化物からなる膜としても良い。この場合、遷移金属元素の酸窒化物である可変抵抗体１２は、夫々、酸窒化チタン、酸窒化ニッケル、酸窒化バナジウム、酸窒化ジルコニウム、酸窒化タングステン、酸窒化コバルト、酸窒化亜鉛として形成される。
また、上述した実施例１では、第１電極である上部電極１１をＴｉＮ膜としたがこれに限定されるものではなく、Ｐｔ等の貴金属、Ａｇ，Ａｌ，Ｃｕ，Ｎｉ，Ｔｉなどからなる金属単体またはその合金でも構わない。
また、可変抵抗体材料膜１２を形成する別の方法として、下部電極１３を導電性酸化物とし、その表面を窒化処理することにより遷移金属元素の酸窒化物である可変抵抗体材料膜１２を形成することも可能である。この場合、導電性酸化物としては、その窒化物である可変抵抗体材料膜１２がスイッチング動作を示すような材料を選択しなければならない。
本発明の第２の実施形態の可変抵抗素子は、その構造において、図２から図７により示した第１の実施形態の可変抵抗素子と同様の構成を有する。しかしながら、可変抵抗体１２の製造方法において、第１の実施形態の可変抵抗素子と異なる。すなわち、第１の実施形態では、下部電極である導電性窒化物１３の表面を酸化処理することにより遷移金属元素の酸窒化物である可変抵抗体材料膜１２を形成したが、本発明の第２の実施形態は、該可変抵抗体材料膜１２をＣＶＤ法により形成するものである。以下、この具体例を実施例２として説明する。
実施例２の可変抵抗素子は、以下の工程を経て作製することができる。
まず、実施例１と同様に図２に示すように、下地基板上（図示せず）に、スパッタリング法にて下部電極である第２電極の一例としてのＰｔ膜１３を膜厚２００ｎｍの厚みで堆積する。
次に、図３に示すように、ＴｉＯＮ膜１２を公知の技術により成膜する。本実施例では、ＴｉＣｌ４及びＮ２Ｏをソースガスとして、４００℃の処理温度にて、バイアスＥＣＲ−ＣＶＤ法（Ｂｉａｓ Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、膜厚１０ｎｍの厚みで成膜した。
以下、実施例１と同様な手順により、図４から図７に示す工程を経ることにより、本発明の第２の実施形態の可変抵抗素子を作製することができる。
なお、上述した実施例２では、遷移金属元素の酸窒化物である可変抵抗体１２をＣＶＤ法にて成膜したがこれに限定されるものではなく、スパッタリング法にて成膜しても良い。これは例えば、ＴｉをターゲットにＮ２−Ｏ２混合ガス中で反応性スパッタする方法で成膜しても良いし、ＴｉＯＮの焼結ターゲットでＡｒガス中でスパッタ成膜する方法もある。
また、上述した実施例２では、遷移金属元素の酸窒化物である可変抵抗体１２をＴｉＯＮ（酸窒化チタン）膜としたが、これに限定されるものではない。例えば、酸窒化ニッケル、酸窒化カルシウム、酸窒化バナジウム、酸窒化イリジウム、酸窒化ルテニウムなども適用することが可能である。
また、上述した実施例２では、第２電極である下部電極１３をＰｔ膜としたが、実施例１と同様にＴｉＮ膜またはＡｌを含む膜でも良いし、或いはＰｔ以外の貴金属、Ａｇ，Ａｌ，Ｃｕ，Ｎｉ，Ｔｉなどからなる金属単体またはその合金でも構わない。
本発明の第３の実施形態では、以上詳細に説明した遷移金属元素の酸窒化物からなる可変抵抗素子を備えた記憶装置について説明する。以下、第３の実施形態の具体例を実施例３として説明する。
図１４に、本発明の記憶装置３０の一実施形態の概略のブロック構成を示す。本発明の記憶装置３０は、メモリセルアレイ３１の周辺回路として、制御回路３２、読み出し回路３３、ビット線デコーダ３４、ワード線デコーダ３５、電圧パルス発生回路３６を備える。
制御回路３２は、メモリセルアレイ３１の書き込み、消去、読み出しの制御を行う。アドレス信号に対応したメモリセルアレイ３１内の特定のメモリセルにデータが記憶され、そのデータは読み出し回路３３を介し、外部装置に出力される。制御回路３２は、アドレス信号、書き込み時のデータ入力、制御入力信号に基づいて、ビット線デコーダ３４、ワード線デコーダ３５、電圧パルス発生回路３６を制御して、メモリセルアレイ３１の読み出し動作、書き込み動作、及び、消去動作を制御する。図１４に示す例では、制御回路３２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
ワード線デコーダ３５は、メモリセルアレイ３１の各ワード線に接続し、アドレス信号に対応するメモリセルアレイ３１のワード線を選択し、ビット線デコーダ３４は、メモリセルアレイ３１の各ビット線に接続し、アドレス信号に対応するメモリセルアレイ３１のビット線を選択する。
電圧パルス発生回路３６は、メモリセルアレイ３１の読み出し動作、書き込み動作、及び、消去動作に必要なビット線、ワード線の各電圧を発生する。書き込み動作時には、アドレス信号により選択されるメモリセルの可変抵抗素子の上部電極と下部電極間にのみ閾値電圧より大きな電圧の電圧パルスが印加されるようにビット線、ワード線の各電圧が設定され、選択・非選択ビット線及び選択・非選択ワード線に対して、電圧パルス発生回路３６からビット線デコーダ３４とワード線デコーダ３５を夫々介して印加される。書き込み電圧パルスは、制御回路３２により設定されたパルス幅で印加時間が制御され、選択メモリセルの可変抵抗素子に印加されて書き込みが行われる。
メモリセルアレイ３１の一例としては、図１５に示すメモリセル構成を適用することができる。このメモリセルアレイ３１は、１つのメモリセルが１つの選択トランジスタと１つの可変抵抗素子Ｒとから成る、所謂１Ｔ１Ｒ構成である。図１５において、各メモリセルの選択トランジスタのゲートはワード線（Ｗ１〜Ｗｎ）に接続されており、各メモリセルの選択トランジスタのソースはソース線Ｓに接続している。また、各メモリセル毎の可変抵抗素子Ｒの一方（上部電極側）はビット線（Ｂ１〜Ｂｍ）に接続されている。
次に、図１４及び図１５からなる記憶装置の動作について以下に説明する。
まず、メモリセルの書き込み動作について説明する。ここで、書き込み状態は可変抵抗素子Ｒが低抵抗状態にある時と定義する。選択セルに接続するワード線Ｗｘをワード線デコーダ３５のアドレス信号により＋２Ｖに、非選択セルに接続するワード線Ｗｙをワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を０Ｖにし、選択セルに接続するビット線Ｂｘをビット線デコーダ３４のアドレス信号により＋２Ｖに、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により０Ｖにする。この手続きにより、選択セルの可変抵抗素子Ｒには、上部電極に正極性の電圧が印加されるので、低抵抗状態にデータが書き込まれる。一方、非選択セルの可変抵抗素子Ｒでは、可変抵抗体に電圧が掛からないので、データの書き込みがなされない。（データの変動がない）ここで、ワード線Ｗｘに印加する電圧は選択トランジスタがｏｎする電圧（所謂トランジスタの閾値電圧）以上に、ビット線Ｂｘに印加する電圧はソース線が接地電圧の場合、可変抵抗素子がスイッチングする電圧（スイッチング動作の閾値電圧）以上でなければならない。
次に、メモリセルの読み出し動作について説明する。選択セルに接続するワード線Ｗｘをワード線デコーダ３５のアドレス信号により＋２Ｖにし、非選択セルに接続するワード線Ｗｙをワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を０Ｖにし、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により０Ｖに、選択セルに接続するビット線Ｂｘにビット線デコーダ３４のアドレス信号により読み出し電圧＋１Ｖを印加する。ここで、読み出し電圧は、非選択セルの可変抵抗素子Ｒがスイッチングしてデータが書き換わらないように、可変抵抗素子Ｒがスイッチングする電圧（スイッチングの閾値電圧）以下でなければならない。本実施例では、実施例１と同様に、読み出し電圧を＋０．７Ｖとした。読み出しは、この時選択メモリセルを流れるメモリセル電流をビット線デコーダ３４で電圧変換して、読み出し回路３３が当該電圧値を判定して、その判定結果を制御回路３２に転送し、外部へ出力する。選択メモリセルの可変抵抗素子の抵抗状態が高抵抗であればメモリセル電流が小さく、逆に該抵抗状態が低抵抗であればメモリセル電流が大きいため、かかる電流差を電圧変換することでデータの読み出しが行われる。
次に、メモリセルの消去動作について説明する。ここで、消去状態は可変抵抗素子Ｒが高抵抗状態にある時と定義する。選択セルに接続するワード線Ｗｘをワード線デコーダ３５のアドレス信号により＋２Ｖに、非選択セルに接続するワード線Ｗｙをワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を＋２Ｖにし、選択セルに接続するビット線Ｂｘをビット線デコーダ３４のアドレス信号により０Ｖに、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により＋２Ｖにする。この手続きにより、選択セルの可変抵抗素子Ｒには、上部電極に負極性の電圧が印加されるので、高抵抗状態へデータが消去される。（高抵抗状態にデータが書き換わる）一方、非選択セルの可変抵抗素子Ｒでは、可変抵抗体に電圧が掛からないので、データの書き込みがなされない（データの変動がない）。ここで、ワード線Ｗｘに印加する電圧は選択トランジスタがｏｎする電圧（所謂トランジスタの閾値電圧）以上に、ソース線に印加する電圧は可変抵抗素子がスイッチングする電圧（スイッチングの閾値電圧）以上でなければならない。
以上説明した本発明の記憶装置でのメモリセルの一例としては、図１６に示す概略の断面構造図の１Ｔ１Ｒ構成のメモリセルを適用することができる。該メモリセルを有する本発明の記憶装置は、以下の製造手順により作製することができる。
まず、半導体基板１０１に選択トランジスタＴを形成する。即ち、素子分離領域に１０２を形成した半導体基板１０１上にゲート絶縁膜１０３、ゲート電極１０４、及びドレイン拡散層領域１０５とソース拡散層領域１０６から構成される選択トランジスタＴを形成する。この際、図示はしていないが、メモリセル以外の周辺回路（前述の制御回路３２、読み出し回路３３、ビット線デコーダ３４、ワード線デコーダ３５、電圧パルス発生回路３６など）を構成するトランジスタを合わせて形成する。
次に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる第１層間絶縁膜１０７形成した後、公知のリソグラフィ法とドライエッチング法により選択トランジスタＴのドレイン領域１０５に到達するコンタクトホール１０８を開口する。そして、公知の手法で当該コンタクトホール１０８内のみを導電性ポリシリコンで埋め込んだコンタクトプラグを形成する。
次に、コンタクトホール１０８内に埋め込まれた導電性コンタクトプラグと下部電極１１０との電気的接続を確保するためのバリアメタル層１０９として、スパッタリング法によってＴｉＮ／Ｔｉ膜を厚さ２０ｎｍ／５０ｎｍの厚みで形成する。このＴｉＮ／Ｔｉバリアメタル層１０９上に第２電極１１０のＴｉＮ／Ｐｔ膜を膜厚１００ｎｍ／１００ｎｍの厚みで形成した後、常圧（１０１３Ｐａ）、Ｏ２雰囲気中で、急速加熱酸化法（ＲＴＯ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）により、基板加熱温度５００℃で、２ｍｉｎ間熱酸化処理を行うことにより、厚さ１０ｎｍの酸窒化チタン層（ＴｉＯＮ）１１１を第２電極１１０の表面に形成した。次に、上部電極である第１電極１１２として厚さ１００ｎｍのＰｔ膜を形成する。
次に、公知のリソグラフィ法とドライエッチング法により第１電極１１２、可変抵抗体膜１１１、第２電極１１０を順次加工し、可変抵抗素子Ｒが完成する。この可変抵抗素子Ｒ上に第２層間絶縁膜１１３を５０〜６０ｎｍ形成し、可変抵抗素子Ｒに接続するコンタクトホール１１５及び選択トランジスタのソース拡散層領域に接続するコンタクトホール１１４を開口する。次に、第１配線材料としてＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のリソグラフィ法とドライエッチング法により加工して第１配線１１６及び１１７を形成する。
次に、第３層間絶縁膜１１８を形成し、第１配線に到達するコンタクトホール（図示せず）を形成した後、第２配線材料としてＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のリソグラフィ法とドライエッチング法により加工して第２配線１１９（加工パターンは図示せず）を形成する。最後に、プラズマＣＶＤ法により表面保護膜１２０としてＳｉＮ膜を形成し、メモリセル内に可変抵抗素子Ｒと選択トランジスタＴをメモリセル内に有する記憶装置が完成する。
なお、上述した製造手順では、周辺回路のコンタクトホール形成、第１配線及び第２配線加工等は省略して記述しているが、夫々、メモリセル内の形成時に合わせて形成すれば良い。
また、上述した実施例３では、実施例１で説明した製造方法にて可変抵抗体１１１を形成したが、実施例２で説明したＣＶＤ法またはスパッタリング法にて形成しても良い。
以上、可変抵抗素子の駆動方法、並びに、可変抵抗素子をメモリセルとして用いた記憶装置について、具体的な数値を示して説明したが、可変抵抗素子の材料、組成、構造が異なれば、例示した数値は異なることは確認済みであり、本発明にかかる製造方法及び本発明にかかる装置は、上記実施形態で例示した数値に限定されるものではない。
また、本発明にかかる装置の機能的な構成及び断面構造を具体的に説明したが、かかる構成及び構造は、一例であり、本発明の趣旨に基づいて適宜変更可能である。
例えば、上述した実施例３では、メモリセルについて、可変抵抗素子Ｒと選択トランジスタからなる１Ｔ１Ｒ構成としたがこれに限定されるものではない。ビット線及びワード線を第１電極若しくは第２電極に夫々直接接続して、両電極間の交点（クロスポイント）にある可変抵抗体のデータを直接読み出すメモリセル構成、所謂クロスポイント構成のメモリセルとすることもできる。この場合、読み出しデータがビット線デコーダ３４を介して読み出される場合を示した図１４に示す構成を、ワード線デコーダ３５を介して読み出すようにしても構わない。また、クロスポイント構成での寄生電流低減の為、可変抵抗素子Ｒとダイオードを直列に接続した所謂１Ｄ１Ｒ構成のメモリセルとすることもできる。該ダイオードは、可変抵抗体に対して第１電極若しくは第２電極の外側に直列に接続する構造が一般的であるが、ダイオードを可変抵抗体と第１電極との間に、若しくは可変抵抗体と第２電極との間に配置する構造としても良い。ダイオードとしては、ＰＮダイオード特性またはショットキーダイオード特性を示す材料、またはＺｎＯやＢｉ２Ｏ３等のバリスタなどが用いられる。
また、図１４に示す電圧パルス発生回路は、書き込み、消去、読み出しの各動作の電圧パルスを１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧パルスを個別に発生する電圧パルス発生回路を夫々備えても構わない。更に、読み出し用の電圧パルスを発生する電圧パルス発生回路は、ビット線デコーダ３４とワード線デコーダ３５内に設けても構わない。
また、上述したダイオードを第１電極若しくは第２電極との間に配置する構造のように、本発明にかかる可変抵抗素子は、可変抵抗体が第１電極と第２電極とに挟持された領域に存するが、必ずしも第１電極及び第２電極に接触した構造に限定されるものではない。またこの場合、実施例１にて図１３を以って説明した電極面積と抵抗比との関係は、第１電極若しくは第２電極と可変抵抗体とが接触していないので、第１電極若しくは第２電極と可変抵抗体とが対向する領域の面積を以って電極面積とすれば良い。
また、以上説明した実施例１から実施例３では、酸窒化チタンをＴｉＯＮに、窒化チタンをＴｉＮ等に表記したが、これは略記であって各元素の組成比を限定するものではない。
可変抵抗素子の基本的な構造を示す斜視図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 本発明の実施形態の可変抵抗素子を製造工程順に示した概略断面図である。 可変抵抗素子への電圧パルスの印加、及びＩ−Ｖ特性を測定するための測定系の構成を示す図である。 本発明の実施形態の可変抵抗素子の電圧パルスの印加と抵抗変化を示すグラフである。 本発明の実施形態の可変抵抗素子の低抵抗状態の保持特性を示すグラフである。 本発明の実施形態の可変抵抗素子の高抵抗状態の保持特性を示すグラフである。 第１電極面積をパラメータとした本発明の実施形態による可変抵抗素子の電圧パルスの印加と抵抗変化を示すグラフである。 第１電極面積とスイッチングの抵抗比の関係を示すグラフである。 本発明に係る記憶装置の一実施形態における概略のブロック構成を示すブロック図である。 本発明に係る記憶装置の一実施形態における概略のメモリセルアレイ構成を示す図である。 本発明に係る記憶装置の一実施形態における概略のメモリセル断面構造を示す図である。
符号の説明
１，１１ 第１電極
２，１２ 可変抵抗体
３，１３ 第１電極
１４ 層間絶縁膜
１５ コンタクトホール
１６ メタル配線
２１ 可変抵抗素子
２２ パルスジェネレータ
２３ デジタルオシロスコープ
２４ パラメータアナライザ
２５ 切替スイッチ
３０ 本発明に係る記憶装置
３１ メモリセルアレイ
３２ 制御回路
３３ 読み出し回路
３４ ビット線デコーダ
３５ ワード線デコーダ
３６ 電圧パルス発生回路
Ｗ１，Ｗ２，・・・，Ｗｎ，Ｗｘ，Ｗｙ ワード線
Ｂ１，Ｂ２，・・・，Ｂｍ，Ｂｘ，Ｂｙ ビット線
Ｓ ソース線
Ｒ 可変抵抗素子
Ｔ 選択トランジスタ
１０１ 半導体基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ ドレイン拡散層領域
１０６ ソース拡散層領域
１０７ 第１層間絶縁膜
１０８，１１４，１１５ コンタクトホール
１０９ バリア層
１１０ 下部電極
１１１ 可変抵抗体
１１２ 上部電極
１１３ 第２層間絶縁膜
１１６，１１７ 第１配線
１１８ 第３層間絶縁膜
１１９ 第２配線
１２０ 表面保護膜

Claims (7)

  1. 第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに挟持された領域に存し、前記第１の電極と前記第２の電極間に電圧パルスを印加することにより、前記第１電極と前記第２電極間の電気抵抗が変化する可変抵抗素子において、
    前記可変抵抗体が遷移金属元素の酸窒化物であり、前記第１電極と前記可変抵抗体とが接触或いは対向する領域の面積、若しくは前記第２電極と前記可変抵抗体とが接触或いは対向する領域の面積のうち小さい方の面積が、０．０６μｍ ２ 以下であることを特徴とする可変抵抗素子。
  2. 前記可変抵抗体が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の酸窒化物であることを特徴とする請求項１に記載の可変抵抗素子。
  3. 前記第２電極が、酸窒化物である前記可変抵抗体を構成する遷移金属と同元素を含んで成る導電性窒化物であることを特徴とする請求項１から請求項２の何れか１項に記載の可変抵抗素子。
  4. 前記第２電極が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の導電性窒化物であることを特徴とする請求項３に記載の可変抵抗素子。
  5. 請求項１から請求項４の何れか１項に記載の可変抵抗素子の製造方法であって、
    遷移金属の導電性窒化物からなる前記第２電極を形成する工程と、
    前記第２電極の表面を酸化することにより遷移金属元素の酸窒化物からなる前記可変抵抗体を形成する工程と、
    前記第１電極を形成する工程と、を有し、
    前記第１電極と前記可変抵抗体とが接触或いは対向する領域の面積、若しくは前記第２電極と前記可変抵抗体とが接触或いは対向する領域の面積のうち小さい方の面積を、０．０６μｍ ２ 以下とすることを特徴とする可変抵抗素子の製造方法。
  6. 前記第２電極が、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛の中から選択される元素の導電性窒化物であることを特徴とする請求項５に記載の可変抵抗素子の製造方法。
  7. 第１電極と第２電極と可変抵抗体とを有し、前記可変抵抗体が前記第１電極と前記第２電極とに挟持された領域に存し、前記第１の電極と前記第２の電極間に電圧パルスを印加することにより、前記第１電極と前記第２電極間の電気抵抗が変化する可変抵抗素子を備えた記憶装置であって、
    前記可変抵抗体が遷移金属元素の酸窒化物であり、前記第１電極と前記可変抵抗体とが接触或いは対向する領域の面積、若しくは前記第２電極と前記可変抵抗体とが接触或いは対向する領域の面積のうち小さい方の面積が、０．０６μｍ ２ 以下であることを特徴とする可変抵抗素子を備えた記憶装置。
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