KR20110049814A - 기억 소자 및 기억 장치 - Google Patents

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Abstract

상반 관계에 있는 반복 동작 횟수와 저전압 동작 특성을 동시에 만족시키는 것이 가능한 기억 소자를 제공한다. 하부 전극(3)과 상부 전극(6) 사이에 고저항층(4)과 이온원층(5)을 구비한다. 고저항층(4)은, Te를 포함하는 산화물로 구성되어 있다. Te 이외의 다른 원소, 예를 들어 Al이나, Zr, Ta, Hf, Si, Ge, Ni, Co, Cu 및 Au 중 어느 하나를 첨가하여도 좋다. Te에 Al을 첨가하고, Cu 및 Zr을 더 첨가한 것으로 한 경우, 고저항층(4)의 조성비는, 산소를 제외하고, 30≤Te≤100원자%, 0≤Al≤70원자%, 및 0≤Cu+Zr≤36원자%의 범위에서 조정하는 것이 바람직하다. 이온원층(5)은, 적어도 한 종류의 금속 원소와, Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소로 구성된다.

Description

기억 소자 및 기억 장치{STORAGE ELEMENT AND STORAGE DEVICE}
본 발명은, 2개의 전극간에 고저항층 및 이온원층을 갖고, 전압 인가에 의해 주로 고저항층의 저항값이 변화하는 기억 소자 및 그것을 구비한 기억 장치에 관한 것이다.
컴퓨터 등의 정보 기기에 있어서는, 고속 동작이 가능한 고밀도의 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 그러나 DRAM에 있어서는, 전자 기기에 사용되는 일반적인 논리 회로나 신호 처리 회로 등과 비교하여 제조 프로세스가 복잡하기 때문에, 제조 비용이 높다는 문제가 있다. 또한, DRAM은, 전원을 끄면 정보가 지워져 버리는 휘발성 메모리로서, 빈번히 리프레시 동작을 행할 필요가 있다.
따라서, 전원을 꺼도 정보가 지워지지 않는 불휘발성 메모리로서, 예를 들어 FeRAM(Ferroelectric Random Access Memory; 강유전체 메모리)이나, MRA(Magnetoresistive Random Access Memory; 자기 기억 소자) 등이 제안되어 있다. 이들 메모리에서는, 전력을 공급하지 않아도 기입한 정보를 장시간 계속하여 유지하는 것이 가능하고, 또한 리프레시 동작을 행할 필요가 없기 때문에, 그만큼 소비 전력을 저감할 수 있다. 그러나 상기한 불휘발성 메모리에서는, 메모리 셀의 축소화에 수반하여, 메모리로서의 특성을 확보하는 것이 곤란하게 되어 있다. 따라서, 메모리 셀의 축소화에 적합한 메모리로서, 예를 들어 특허문헌 1 및 비특허문헌 1, 2에 기재되어 있는 새로운 타입의 기억 소자가 제안되어 있다.
예를 들어, 특허문헌 1 및 비특허문헌 1에 기재된 기억 소자에서는, 2개의 전극 사이에 Cu(구리), Ag(은) 및 Zn(아연) 중 어느 한 종류의 금속 원소와, S(황) 및 Se(셀레늄) 중 어느 한 종류의 칼코겐 원소를 포함하는 이온원층이 형성되어 있고, 한쪽의 전극에 이온원층에 포함되는 금속 원소가 포함되어 있다. 이와 같은 구성의 기억 소자에서는, 2개의 전극간에 전압이 인가되면, 한쪽의 전극에 포함되는 상기 금속 원소가 이온원층 중에 이온으로서 확산하여, 이온원층의 저항값 혹은 용량값 등의 전기 특성이 변화하므로, 그 전기 특성의 변화를 이용하여 메모리 기능을 발현시킬 수 있다.
또한, 비특허문헌 2에 기재된 기억 소자에서는 2개의 전극 사이에, 예를 들어 Cr(크롬)이 도프된 SrZrO3로 이루어지는 결정 산화물 재료층이 형성되어 있고, 한쪽의 전극이 SrRuO3 혹은 Pt(백금)로 이루어지고, 다른 쪽의 전극이 Au(금) 혹은 Pt로 이루어진다. 단, 이 기억 소자의 동작 원리의 상세에 대해서는 불분명하다.
그런데 특허문헌 1 및 비특허문헌 1에 기재한 바와 같은 기억 소자에서는, 이온원층 그 자체의 특성이 메모리 특성의 불량을 결정한다. 메모리 특성으로서는, 예를 들어 동작 속도(기입 속도, 소거 속도), 소거 특성(반복 동작에 있어서의 기입 소거를 행하기 전의 저항과 기입 소거를 행한 후의 저항의 비, 소거 저항의 복귀 특성이라고도 한다), 기록 특성, 데이터 유지 특성(기록 저항 및 소거 저항의 가열 가속 시험 전후의 변화), 반복 동작 횟수, 기록 소거시 소비 전력 등을 들 수 있다. 그러나 이들 중에는 이온원층 중 하나의 원소의 조성비 조정을 행할 때에 상반 관계로 되는 경우가 많다. 그로 인해, 예를 들어, 기입 속도를 높일 목적으로 이온원층 중의 하나의 원소의 조성비 조정을 행하면, 소거 특성이 악화되는 경우가 있다. 이와 같이, 이온원층 중 하나의 원소의 조성비 조정을 행하는 것만으로는 상반 관계에 있는 특성을 동시에 향상시키는 것은 용이하지 않다는 문제가 있었다. 따라서, 예를 들어 특허문헌 2에서는, 고저항층(산화물층)을 더 형성함으로써 데이터 유지 특성을 향상시키는 방법이 사용되었다.
일본 특허 공표 제2002-536840호 공보 일본 특허 공개 제2004-342843호 공보
닛께 일렉트로닉스 2003년 1월 20일호(제104페이지) A.Beck et al., Appl.Phys.Lett., 77, (2000년), p.139
여기서, 고저항층을 형성함으로써 반복 동작 횟수를 늘리기 위해서는, 동작 전류 등에 의해 파괴되기 어려운 산화물 재료를 선택할 필요가 있다. 그러나 동작 전압을 결정하는 한 요인으로서 산화물에의 이온 침입의 용이함 등이 있고, 견고한 산화물로는 이온이 침입하기 어려워지는 경향이 있다. 그로 인해, 반복 동작 횟수를 늘리는 것과, 저전압 동작 특성의 향상의 양립을 도모하기 위해서는, 산화물 재료의 선택이 중요해진다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 반복 동작 횟수를 늘리고, 또한 저전압 동작 특성의 향상을 도모하는 것이 가능한 기억 소자 및 그것을 구비한 기억 장치를 제공하는 것에 있다.
본 발명의 기억 소자는, 제1 전극과 제2 전극 사이에, Te(텔루륨)를 포함하는 산화물에 의해 형성된 고저항층과, 적어도 한 종류의 금속 원소와, Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소를 포함하는 이온원층을 구비한 것이다. 본 발명의 기억 장치는, 이 기억 소자를 어레이 형상 또는 매트릭스 형상으로 구비한 것이다.
본 발명의 기억 소자 및 기억 장치에서는, 제1 전극과 제2 전극 사이에 소정의 전압이 인가됨으로써, 주로 고저항층의 저항값이 변화하고, 이에 의해 정보의 기입, 소거가 이루어진다. 이때 고저항층이 Te 산화물에 의해 구성되어 있음으로써, 반복 동작 횟수가 늘어남과 함께, 저전압 동작이 가능하게 된다.
본 발명의 기억 소자 및 기억 장치에 의하면, 이온원층에 적어도 한 종류의 금속 원소와 Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소를 포함함과 함께, 고저항층을 Te를 포함하는 산화물에 의해 형성하도록 했으므로, 상반 관계에 있는 반복 동작 횟수와 저전압 동작 특성을 동시에 향상시키는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에 관한 기억 소자의 단면 구성도이다.
도 2는 도 하나의 기억 소자를 사용한 메모리 셀의 회로 구성도이다.
도 3은 도 하나의 기억 소자를 사용한 메모리 셀 어레이의 개략 구성을 도시하는 단면도이다.
도 4는 동일하게 메모리 셀 어레이의 평면도이다.
도 5는 저전압 동작 특성(실험예 1)을 설명하기 위한 도면이다.
도 6은 반복 동작 횟수(실험예 2)를 설명하기 위한 도면이다.
도 7은 저전압 동작 특성 및 반복 동작 횟수를 만족하는 조성 범위를 설명하기 위한 특성도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 일 실시 형태에 관한 기억 소자의 단면 구성을 도시한 것이다. 이 기억 소자(10)는, 하부 전극(3)과 상부 전극(6) 사이에 고저항층(4)과 이온원층(5)을 갖는 것이다. 하부 전극(3)은, 예를 들어, 후술(도 3)한 바와 같이 CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 실리콘 기판(1) 상에 설치되고, CMOS 회로 부분과의 접속부로 되어 있다.
기억 소자(10)는, 이 실리콘 기판(1) 상에 하부 전극(3), 고저항층(4), 이온원층(5) 및 상부 전극(6)을 이 순서대로 적층한 것이다. 하부 전극(3)은, 실리콘 기판(1) 상에 형성된 절연층(2)의 개구 내에 매설되어 있다. 고저항층(4), 이온원층(5) 및 상부 전극(6)은 동일한 평면 패턴으로 형성되어 있다. 하부 전극(3)은, 고저항층(4)보다 좁아, 고저항층(4)의 일부와 전기적으로 접속되어 있다.
도 2는, 이 기억 소자(10)와 트랜지스터(20)(스위칭 소자)에 의해 구성되는 메모리 셀(30)을 도시하는 것이다. 기억 소자(10)의 하부 전극(3)은 소스선(S)에 전기적으로 접속되고, 상부 전극(6)은 트랜지스터(20)의 드레인에 전기적으로 접속되어 있다. 트랜지스터(20)의 소스가 비트선(B)에 전기적으로 접속되고, 트랜지스터(20)의 게이트는 워드선(W)에 전기적으로 접속되어 있다.
하부 전극(3) 및 상부 전극(6)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들어 TiW, Ti, W, Cu, Al, Mo, Ta, WN, TaN, 실리사이드 등을 사용할 수 있다. 절연층(2)은, 예를 들어 하드 큐어 처리된 포토레지스트, 반도체 장치에 일반적으로 사용되는 SiO2나 Si3N4, 그 밖의 재료, 예를 들어 SiON, SiOF, Al2O3 , Ta2O5, HfO2, ZrO2 등의 무기 재료, 불소계 유기 재료, 방향족계 유기 재료 등으로 이루어진다.
고저항층(4)은, 후술하는 바와 같이 전압 인가에 의해 그 저항값이 변화하여 정보의 기록이 이루어지는 것으로, Te를 포함하는 산화물로 구성되어 있다. Te의 융점은 449.57℃, 산화물인 TeO2의 융점은 733℃로 적절하게 낮고, 고저항층(4)에 이 Te 또는 Te 산화물을 포함함으로써, 반복 동작 횟수를 늘릴 수 있음과 함께, 저전압 동작도 가능하게 된다.
Te 산화물에는 Te 이외의 다른 원소, 예를 들어 Al을 포함하는 것이 바람직하다. Al은, 절연체로서 Al2O3와 같은 안정된 산화물을 형성한다. 예를 들어 Al2O3는 2046.5℃로, Te나 TeO2와 비교하여 고융점이다. 이렇게 고융점 재료에 의해 형성된 안정된 구조 중에 저융점 재료가 혼재함으로써, 저전압 동작이 가능해짐과 함께, 반복 동작 횟수를 연장시키는 것이 가능하게 된다.
고저항층(4)에는, 그 외 Zr(지르코늄), Ta(탄탈), Hf(하프늄), Si(규소), Ge(게르마늄), Ni(니켈), Co(코발트), Cu 및 Au를 첨가할 수도 있고, 이에 의해 그의 산화물의 임피던스를 제어할 수 있다. 구체적으로, Te에 Al을 첨가하고, Cu 및 Zr을 더 첨가한 것으로 한 경우, 고저항층(4)의 조성비는, 30≤Te≤100원자%, 0≤Al≤70원자%, 및 0≤Cu+Zr≤35원자%의 범위로 되도록 조정하는 것이 바람직하다. 후술하는 바와 같이, 예를 들어, 기록 임계값 전압을 1.8V로 낮게 할 수 있음과 함께, 반복 동작 횟수를 1×106회 이상으로 할 수 있기 때문이다. 이것은, Cu는 산화되기 쉽지만, 용이하게 환원되기 쉬우며(저저항), 이에 반하여, Zr은 용이하게 산화되지만, 환원되기 어렵기(고저항) 때문에, Cu와 Zr의 양을 조정함으로써, 고저항층의 저항값이 제어 가능하게 되기 때문이다. 따라서, 저항값 제어의 관점에서, 마찬가지의 작용을 하는 것이면, 다른 재료를 사용해도 좋다. 또한, 여기에서의 조성비는, 산소를 제외한, 산화 전의 Al과 다른 원소의 관계를 나타내고 있다. 또한, 고저항층(4)의 실제의 산소 농도에 대해서는, 양론비로 결정될 정도의 산소 농도로 되어 있다고 추측되지만, 이것에 제한하지 않는다.
이온원층(5)은, Cu, Ag 및 Zn 등의 금속 원소 중 어느 하나를 포함함과 함께, Te, Se 및 S의 칼코게나이드 원소 중 적어도 한 종류를 함유하고 있다. 구체적으로는, CuTe, GeSbTe, CuGeTe, AgGeTe, AgTe, ZnTe, ZnGeTe, CuS, CuGeS, CuSe, CuGeSe, 그 외 ZrTe, ZrTeSi, ZrTeGeSi, ZrTeAlSi, ZrTeAl 등도 사용할 수 있다. 또한, B(붕소), 혹은 희토류 원소나 Si를 함유시켜도 좋다.
본 실시 형태에서는, 특히 저항값이 변화하는 부분을, 비교적 높은 저항값을 갖는 고저항층(4)에 한정하고, 이 고저항층(4)에 비하여, 저항이 충분히 낮은 재료(예를 들어, 고저항층(4)이 온일 때의 저항값보다 낮다)라는 관점에서, 이온원층(5)의 칼코게나이드 원소로서는 Te를 사용하는 것이 바람직하다. 그리고 이 이온원층(5)에는, 예를 들어 CuTe, AgTe 또는 ZnTe와 같이 양이온으로서 이동하기 쉬운 Cu, Ag 또는 Zn 중 적어도 한 종류를 포함하는 것이 바람직하다. 특히, 이온원층(5)에 CuTe를 포함하는 구성으로 하면, 이온원층(5)의 저항이 보다 낮아져, 이온원층(5)의 저항 변화를 고저항층(4)의 저항 변화와 비교하여 충분히 작게 할 수 있기 때문에, 메모리 동작의 안정성이 향상한다.
이어서, 상기 기억 소자(10)의 작용에 대하여 설명한다.
(기입)
상부 전극(6)에 정전위(+전위)를 인가함과 함께, 하부 전극(3)에 부전위(-전위) 또는 0전위를 인가하면, 이온원층(5)으로부터 Cu, Ag 및 Zn 중 적어도 한 종류의 금속 원소가 이온화하여 고저항층(4) 내를 확산하여, 하부 전극(3)측에서 전자와 결합하여 석출되거나, 혹은 고저항층(4)의 내부에 확산한 상태에서 머문다. 그 결과, 고저항층(4)의 내부에, Cu, Ag 및 Zn 중 적어도 한 종류의 금속 원소를 다량 포함하는 전류 경로가 형성되거나, 혹은 고저항층(4)의 내부에 Cu, Ag 및 Zn 중 적어도 한 종류의 금속 원소에 의한 결함이 다수 형성되어, 고저항층(4)의 저항값이 낮아진다. 이때, 이온원층(5)의 저항값은, 고저항층(4)의 기록 전의 저항값에 비하여 원래 낮으므로, 고저항층(4)의 저항값이 낮아짐으로써, 기억 소자(10) 전체의 저항값도 낮아진다. 이때 기억 소자(10) 전체의 저항이 기입 저항이 된다.
그 후, 상부 전극(6) 및 하부 전극(3)에의 인가 전위를 0으로 하면, 기억 소자(10)의 저저항 상태가 유지된다. 이와 같이 하여 정보의 기입이 행해진다.
(소거)
이어서, 상부 전극(6)에 부전위(-전위)를 인가함과 함께, 하부 전극(3)에 정 전위(+전위) 또는 0 전위를 인가하면, 고저항층(4) 내에 형성되어 있던 전류 경로, 혹은 불순물 준위를 구성하는, Cu, Ag 및 Zn 중 적어도 한 종류의 금속 원소가 이온화하여, 고저항층(4) 내를 이동하여 이온원층(5)측으로 복귀된다. 그 결과, 고저항층(4) 내로부터, 전류 경로, 혹은 결함이 소멸하여, 고저항층(4)의 저항값이 높아진다. 이때, 이온원층(5)의 저항값은 원래 낮으므로, 고저항층(4)의 저항값이 높아짐으로써, 기억 소자(10) 전체의 저항값도 높아진다. 이때의 기억 소자(10) 전체의 저항이 소거 저항이 된다.
그 후, 상부 전극(6) 및 하부 전극(3)에의 인가 전위를 0으로 하면, 기억 소자(10)의 고저항 상태가 유지된다. 이와 같이 하여 기록된 정보의 소거가 행해진다. 이러한 과정을 반복하여 행함으로써, 기억 소자(10)에 정보의 기록(기입)과, 기록된 정보의 소거를 반복하여 행할 수 있다.
이때, 예를 들어, 기억 소자(10) 전체의 저항이 기입 저항으로 되어 있는 상태(고저항 상태)를 「1」의 정보에, 기억 소자(10) 전체의 저항이 소거 저항으로 되어 있는 상태(저저항 상태)를 「0」의 정보에 각각 대응시키면, 상부 전극(6)에 정 전위(+전위)를 인가함으로써, 기억 소자(10)의 정보를 「0」으로부터 「1」로 바꾸고, 상부 전극(6)에 부전위(-전위)를 인가함으로써, 기억 소자(10)의 정보를 「1」로부터 「0」으로 바꿀 수 있다.
이와 같이, 본 실시 형태에서는, 하부 전극(3), 고저항층(4), 이온원층(5) 및 상부 전극(6)을 이 순서대로 적층하기만 하는 간이한 구조로 이루어지는 기억 소자(10)를 사용하여, 정보의 기록 및 소거를 행하는 것이며, 기억 소자(10)를 미세화해도 정보의 기록 및 소거를 용이하게 행할 수 있다. 또한, 전력의 공급이 없어도, 고저항층(4)의 저항값을 유지할 수 있으므로, 정보를 장기에 걸쳐 보존할 수 있음과 함께, 판독에 의해 고저항층(4)의 저항값이 변화하지 않아, 프레시 동작을 행할 필요가 없기 때문에, 그만큼 소비 전력을 저감할 수 있다. 그리고 유지 특성의 향상에 의해 다치 기록도 가능하게 된다.
또한, 본 실시 형태에서는, 이온원층(5)이 Cu, Ag 및 Zn의 금속 원소 외에, Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소를 포함하고 있다. 이 칼코겐 원소를 포함함으로써, 이온원층(5) 내의 금속 원소(Cu, Ag 및 Zn 등)와 칼코겐 원소(Te, S 및 Se)가 결합하여, 금속 칼코게나이드층을 형성한다. 이 금속 칼코게나이드층은, 주로 비정질 구조를 갖고 있으며, 예를 들어 금속 칼코게나이드층으로 이루어지는 이온원층(5)에 접하는 상부 전극(6)측에 정전위를 인가하면, 금속 칼코게나이드층에 포함되는 Cu, Ag 및 Zn의 금속 원소가 이온화하여, 고저항을 나타내는 고저항층(4) 중에 확산하여, 하부 전극(3)측의 일부에서 전자와 결합하여 석출됨으로써, 혹은 고저항층(4) 중에 머물러, 절연막의 불순물 준위를 형성함으로써, 고저항층(4)의 저항이 낮아져, 정보의 기록이 용이하게 행해진다.
또한, 본 실시 형태에서는, 고저항층(4)이 Te를 포함하는 산화물에 의해 구성되어 있는 점에서, 반복 동작 횟수가 늘어나는 동시에, 저전압 동작이 가능하게 된다. 실시예에 대해서는 후술한다.
이어서, 본 실시 형태의 기억 소자(10)의 제조 프로세스에 대하여 설명한다.
우선, 저항률이 낮은 실리콘 기판(1) 상에 절연층(2)(예를 들어, Al2O3, Ta2O5 등)을 스퍼터링에 의해 균일하게 퇴적하고, 또한 이 절연층(2)에 포토리소그래피에 의해 하부 전극 형성용 패턴을 형성한다. 그 후, RIE(Reactive Ion Etching)에 의해, 절연층(2)을 선택적으로 제거하여 개구를 형성한다. 계속해서, 이 개구에 W 등을 스퍼터링에 의해 퇴적하여, 하부 전극(3)을 형성한다. 그 후, CMP(화학적 기계적 연마)법 혹은 에치백법 등에 의해 표면을 처리하여 평탄화한다.
이어서, 절연층(2) 및 하부 전극(3) 상에 스퍼터링에 의해 고저항층(4)을 형성한다. 이 고저항층(4)의 형성 방법으로서는, 반응성 스퍼터링에 의해 산소 가스를 흘리면서 구성 원소를 퇴적한다는 방법이나, 산소 가스를 흘리지 않고, 구성 원소의 퇴적을, 복수 타깃을 사용하여 동시에 성제막 혼합하거나, 혹은 각각 별도로 적층 혼합에 의해 행하고, 그 후 플라즈마 산화를 실시하는 방법 또는 미리 산소와 그 밖의 구성 원소를 혼합한 타깃을 사용하여 산화물층을 형성하는 방법, 또한 각각의 구성 원소를 적층하는 방법을 들 수 있다. 그 후, 계속해서 이온원층(5), 상부 전극(6)의 각 층을 연속적으로 형성한다. 그 후, 포토리소그래피 및 에칭 처리에 의해, 이들의 고저항층(4), 이온원층(5) 및 상부 전극(6)을 패터닝함으로써 기억 소자(10)가 완성된다.
본 실시 형태에서는, 하부 전극(3), 고저항층(4), 이온원층(5) 및 상부 전극(6) 모두 스퍼터링이 가능한 재료로 구성할 수 있다. 예를 들어, 각 층의 재료에 적응한 조성으로 이루어지는 타깃을 사용하여 스퍼터링을 행하면 된다. 동일한 스퍼터링 장치 내에서, 타깃을 교환함으로써, 연속하여 성막하는 것도 가능하다.
본 실시 형태에서는, 특히 고저항층(4)을, 단원소와 산소의 조합이 아니라, 복수 원소를 첨가한 형태로 실현하는 경우에는, 금속 원소와 산화물을 혼합시켜, 즉 예를 들어 동시에 퇴적하여 형성해도 좋고, 또한 금속 원소와 산화물을 형성하는 금속 원소까지 함께 퇴적한 후에, 플라즈마 산화법 등을 사용하여 산화시킴으로써 형성해도 좋다.
또한, 고저항층(4)의 조성은, 복수의 재료를 동시에 성막하는 것이 가능한 장치를 사용함으로써, 금속 산화물 또는 금속과 귀금속 원소를 동시에 퇴적하여 형성하는 방법이나, 각각의 재료가 층을 이루지 않을 정도의 성막 시간을 설정하여 반복 적층 형성하는 방법을 사용함으로써, 조정하는 것이 가능하다. 이 반복 적층 형성하는 방법으로 각 재료의 성막 레이트를 조정함으로써, 고저항층(4)의 산화물층의 조성을 변화시킬 수 있다.
상기 기억 소자(10)를 다수, 예를 들어 어레이 형상이나 매트릭스 형상으로 배열함으로써 기억 장치(메모리)를 구성할 수 있다. 이때, 각 기억 소자(10)에, 필요에 따라 소자 선택용의 MOS 트랜지스터, 혹은 다이오드를 접속하여 메모리 셀을 구성하고, 또한 배선을 통하여 감지 증폭기, 어드레스 디코더, 기입·소거·판독 회로 등에 접속시키면 된다.
구체적으로는, 예를 들어 하부 전극(3)을 행방향의 메모리 셀에 공통적으로 형성하고, 상부 전극(6)에 접속된 배선을 열방향의 메모리 셀에 공통적으로 형성하고, 전압을 인가하여 전류를 흘리는 하부 전극(3)과 배선을 선택함으로써 기록을 행해야 할 메모리 셀을 선택하고, 이 메모리 셀의 기억 소자(10)에 전류를 흘려 정보의 기입이나 기입한 정보의 소거를 행할 수 있다.
도 3 및 도 4는 다수의 기억 소자(10)를 매트릭스 형상으로 배치한 기억 장치(메모리 셀 어레이)(100)의 일례를 나타내는 것이며, 도 3은 단면 구성, 도 4는 평면 구성을 각각 도시하고 있다. 이 메모리 셀 어레이에서는, 각 기억 소자(10)에 대하여, 그 하부 전극(3)측에 접속되는 배선과, 그 상부 전극(6)측에 접속되는 배선을 교차하도록 설치하고, 예를 들어 이들 배선의 교차점 부근에 각 기억 소자(10)가 배치되어 있다. 또한, 예를 들어 상부 전극(6)측에 접속된 배선이 어레이 전체에 공통적으로 형성된다.
보다 구체적으로는, 각 기억 소자(10)는, 고저항층(4), 이온원층(5) 및 상부 전극(6)의 각 층을 공유하고 있다. 즉, 고저항층(4), 이온원층(5) 및 상부 전극(6) 각각은 각 기억 소자(10)에 공통된 층(동일층)에 의해 구성되어 있다. 이 중 공통으로 형성된 상부 전극(6)이 플레이트 전극(PL)이 된다. 한편, 하부 전극(3)은, 메모리 셀마다 개별로 형성되어 있고, 이에 의해 각 메모리 셀이 전기적으로 분리되어 있다. 이 메모리 셀마다의 하부 전극(3)에 의해, 각 하부 전극(3)에 대응한 위치에 각 메모리 셀의 기억 소자(10)가 규정된다. 하부 전극(3)은 각각 대응하는 셀 선택용의 MOS 트랜지스터(Tr)에 접속되어 있고, 각 기억 소자(10)는 이 MOS 트랜지스터(Tr)의 상방에 형성되어 있다. MOS 트랜지스터(Tr)는, 반도체 기판(11) 내의 소자 분리층(12)에 의해 분리된 영역에 형성된 소스/드레인 영역(13)과 게이트 전극(14)에 의해 구성되어 있다. 게이트 전극(14)의 벽면에는 사이드 월 절연층이 형성되어 있다. 게이트 전극(14)은, 기억 소자(10)의 한쪽의 어드레스 배선인 워드선(WL)을 겸하고 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(13)의 한쪽과, 기억 소자(10)의 하부 전극(3)은 플러그층(15), 금속 배선층(16) 및 플러그층(17)을 통하여 전기적으로 접속되어 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(13)의 다른 쪽은, 플러그층(15)을 통하여 금속 배선층(16)에 접속되어 있다. 금속 배선층(16)은 기억 소자의 다른 쪽의 어드레스 배선인 비트선(BL)(도 3 참조)에 접속되어 있다. 또한, 도 3에 있어서는, MOS 트랜지스터(Tr)의 액티브 영역(18)을 쇄선으로 나타내고 있으며, 콘택트부(21)는 기억 소자(10)의 하부 전극(3), 콘택트부(22)는 비트선(BL)에 각각 접속되어 있다.
이 메모리 셀 어레이에서는, 워드선(WL)에 의해 MOS 트랜지스터(Tr)의 게이트를 온 상태로 하여, 비트선(BL)에 전압을 인가하면, MOS 트랜지스터(Tr)의 소스/드레인(13)을 통하여, 선택된 메모리 셀의 하부 전극(3)에 전압이 인가된다. 여기서, 하부 전극(3)에 인가된 전압의 극성이, 상부 전극(6)(플레이트 전극(PL))의 전위에 비하여 부전위인 경우에는, 상술한 바와 같이 기억 소자(10)의 저항값이 저저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 정보가 기입된다. 이어서, 하부 전극(3)에, 상부 전극(6)(플레이트 전극(PL))의 전위에 비하여 정전위의 전압을 인가하면, 기억 소자(10)의 저항값이 다시 고저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 기입된 정보가 소거된다. 기입된 정보의 판독을 행하기 위해서는, 예를 들어 MOS 트랜지스터(Tr)에 의해 메모리 셀을 선택하고, 그 셀에 대하여 소정의 전압 또는 전류를 인가한다. 이때의 기억 소자(10)의 저항 상태에 따라 상이한 전류 또는 전압을 비트선(BL) 혹은 플레이트 전극(PL) 끝에 접속된 감지 증폭기 등을 통하여 검출한다. 또한, 선택한 메모리 셀에 대하여 인가하는 전압 또는 전류는, 기억 소자(10)의 저항값의 상태가 천이하는 전압 등의 임계값보다 작게 한다.
이렇게 기억 소자(10)를 사용하여 기억 장치(100)를 구성한 경우, 구동용 트랜지스터의 크기가 작아도 되기 때문에, 집적화(고밀도화) 및 소형화를 도모할 수 있다. 그리고 이러한 기억 장치(100)는, 상술한 바와 같이 각종 메모리 장치에 적용할 수 있다. 예를 들어, 한 번만 기입이 가능한, 소위 PROM(Programmable Read Only Memory), 전기적으로 소거가 가능한 EEPROM(Erasable Programmable Read Only Memory), 혹은 고속으로 기입·소거·재생이 가능한, 소위 RAM 등 어떤 메모리 형태든 적용하는 것이 가능하다.
[실시예]
이어서, 상기 고저항층(4)의 효과를 나타내는 실시예에 대하여 설명한다.
상술한 제조 방법에 의해, 실리콘 기판(1) 상에 산화규소(SiO2)로 이루어지는 절연층(2)을 퇴적하고, 또한 이 절연층(2)에 0.3μmΦ의 원형 패턴의 개구를 형성한 후, 이 개구에 W(텅스텐)을 매설시켜 두께 20nm의 하부 전극(3)을 형성했다. 이어서, 절연층(2) 및 하부 전극(3) 상에 고저항층(4)으로서 Te를 포함하는 산화막을 형성했다. 이 고저항층(4)은, 절연층(2) 및 하부 전극(3) 상에 스퍼터링에 의해 Te층을 성막한 후, 표면으로부터 플라즈마 산화를 1분간 실시함으로써 형성했다. 조건은, Ar의 분압을 0.26Pa, O2의 분압을 0.05Pa로 하고 전력을 30W로 했다. 그 밖에, Te 외에 Cu, Zr, Al을 첨가하여, 조성비가 상이한 시료를 복수 제작했다. 또한, 이들 시료의 플라즈마 산화 전의 층 두께는 일정(1.2nm)하게 했다. 계속해서, 이온원층(5)으로서, Cu10Te40Al40Zr10을 20nm의 막 두께로 형성하고, 또한 상부 전극(6)으로서 W막을 200nm의 막 두께로 형성했다. 그 후, 포토리소그래피 기술에 의해, 플라즈마 에칭 장치를 사용하여, 절연층(2) 및 하부 전극(3) 상에 퇴적한 고저항층(4), 이온원층(5) 및 상부 전극(6)의 각 층을 패터닝하고, 도 1에 도시한 구조로 고저항층(4)의 조성이 상이한 기억 소자(10)를 복수 제작하여, 시료로 했다.
<실험 1>
상술한 고저항층(4)의 조성이 상이한 복수의 기억 소자(10)에 대해서, 실온에서의 기입 가능한 전압을 조사했다. 그 결과를 도 5에 도시한다. 또한, 일반적으로 사용되고 있는 메모리의 전원 전압은 수 종류나 있지만, 여기에서는 일례로서 1.8V를 기준으로 하여, 이 전압 이하에서 기입할 수 있는지에 따라, 저전압 동작이 가능한지의 여부를 판단하고, 기입의 가부는, 기입 동작 후에 저항값이 20kΩ 이하로 된 경우를 기입 가능하다고 판단했다. 도 5는, 기입 방향 극성에 직류 전압을 인가했을 때의, 1.8V 이하의 전압에서 기입 가능한 경우를 흑색 도트, 기록이 불가한 경우를 백색 도트로 하고, 고저항층(4)의 구성 재료를 3차원(Te, Al 및 Cu+Zr)으로 플롯한 것이다. 여기서, 각 원소의 비율은 산소를 제외한 것이다.
도 5로부터, 기억 소자(10)는 고저항층(4)에 포함되는 Te가 30원자% 이상인 영역과, 0%인 일부의 영역에 있어서 저전압(1.8V 이하)에서의 기입이 가능하게 되어 있는 것을 알았다. 이것은, 고저항층(4)으로서 비교적 융점이 낮은 Te 산화물의 비율이 증가했기 때문에 저전압에서의 동작이 가능하게 된 것으로 사료된다.
<실험 2>
상술한 고저항층(4)의 조성이 상이한 복수의 기억 소자(10)에 대해서, 기입/소거의 반복 동작 실험을 행한 결과를 도 6에 도시했다. 동작 조건은, 기입 펄스 폭을 25nsec, 소거 펄스폭을 1nsec, 기입 전압을 2.2V, 기입 시 전류를 120μA, 소거 전압을 1.6V, 소거시 전류를 70μA로 했다. 여기서, 기입/소거 반복 동작 횟수로서 106회를 기준으로 하여, 106회 이상의 반복 동작 횟수가 가능한 경우를 흑색 도트, 불가한 경우를 백색 도트로 하고, 3차원으로 플롯했다. 또한, 각 원소의 비율은, 실험 1과 마찬가지로 산소를 제외한 것이다.
도 6으로부터, 기억 소자(10)는 고저항층(4)에 포함되는 Te가 30원자% 이상, Al이 70원자% 이하, 또한 Te, Al 이외의 원자(여기서는 Cu, Zr)가 36원자% 이하로 둘러싸인 범위 내 또는 Al이 100%인 경우에 있어서, 106회 이상의 기입/소거의 반복 동작이 가능한 것을 알았다.
실험 1 및 실험 2의 결과로부터, 반복 동작 횟수(106회 이상) 및 저전압 동작 특성(1.8V 이하)을 동시에 만족할 수 있는 고저항층(4)의 조성은, 도 5와 도 6을 겹친 도 7에 의해, 30≤Te≤100원자%, Al≤70원자%, 및 Cu, Zr≤36원자%의 범위 내인 것을 알았다. 바꿔 말하면, Te와 Al과 Cu+Zr의 조성비(원자%비, 산소는 제외한다)는, Te를 a, Al을 b, Cu+Zr을 c로 하면, 이하의 T1, T2, T3 및 T4의 각 점을 연결한 범위 내의 값으로 하면 된다.
T1(a, b, c)=(1, 0, 0)
T2(a, b, c)=(0.3, 0.7, 0)
T3(a, b, c)=(0.3, 0.34, 0.36)
T4(a, b, c)=(0.64, 0, 0.36)
고저항층(4)의 층 두께는, 반복 동작의 신뢰성 면에서는 두꺼운 쪽이 좋고, 저전압 동작이라는 관점에서는 얇은 쪽이 유리하다. 본 실시예에서는, 층 두께를 플라즈마 산화 전의 시점에서 일정(1.2nm)하게 했지만, 반복 동작 횟수가 106회 이상, 또한 기입 전압이 1.8V 이하라는 조건 하에서, 0.6 내지 2.0nm의 범위에서 동작 확인이 되고 있다.
또한, 상기 실시예에서는, 고저항층(4)의 구성 원소로서, Te, Al, Cu 및 Zr을 포함하는 것으로 했지만, 그 밖의 원소를 조합해도 반복 동작 횟수와 저전압 동작 특성을 동시에 만족한다. 예를 들어, 상기 원소에 Ge를 첨가하고, Al, Ge+Te 및 Cu+Zr을 임의의 조성비로 나눈 경우의 결과를 표 1에 나타낸다. 우측의 2행은 Cu+Zr 중의 Cu와 Zr의 비율을 기재하고 있다.
Figure pct00001
표 1로부터, 상기 실시예 이외의 조성에서도, 30≤Te≤100원자%, Al≤70원자%, 및 Cu, Zr≤36원자%의 범위 내이면, 반복 동작 횟수(106회 이상) 및 저전압 동작 특성(1.8V 이하)의 기준을 만족하는 것을 알았다.
이상 실시 형태 및 실시예를 들어 본 발명의 기억 소자에 대하여 설명했지만, 본 발명은 상기 실시 형태 등에 한정되는 것이 아니라, 상기 실시 형태 등과 마찬가지의 효과를 얻는 것이 가능한 한 자유롭게 변형 가능하다.
예를 들어, 상기 실시 형태의 기억 소자(10)에서는, 하부 전극(3), 고저항층(4), 이온원층(5) 및 상부 전극(6)을 이 순서대로 배치하고 있지만, 하부 전극(3), 이온원층(5), 고저항층(4) 및 상부 전극(6)의 순서대로 배치해도 좋다.
또한, 본 실시 형태의 기억 소자(10)에서는, 이온원층(5)과 상부 전극(6)을 각각 상이한 재료에 의해 따로따로 형성했지만, 전극에 이온원이 되는 원소(Cu, Ag 및 Zn)를 함유시켜, 전극층과 이온원층을 겸용시켜도 좋다.
또한, 본 발명은, 고저항층(4)을 적절하게 낮은 융점을 갖는 Te 산화물에 의해 구성함으로써 실현할 수 있었던 것이지만, 동일한 정도의 융점을 갖는 Sb(안티몬) 산화물을 Te 산화물 대신에 사용하는 것도 가능하다.
또한, 상기 실시예에서는, 고저항층(4)에 Te와 Al 이외의 첨가 원소로서, Cu 및 Zr을 사용했지만, Al과 비교하여 산화되기 어려운 금속 원소, 예를 들어 Ti, Mn, V, Zn, Ga, Fe, In, Co, Ni, Mo, Sn, Ge, Rh, Ag, Pd, Pt, Au 등을 첨가하도록 해도 좋다. 또한, 산화 후에도 도전성을 갖는 W, Re, Ru를 첨가하여도 좋다.

Claims (8)

  1. 기억 소자로서,
    제1 전극과 제2 전극 사이에,
    적어도 Te를 포함하는 산화물에 의해 형성된 고저항층과,
    적어도 한 종류의 금속 원소와, Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소를 포함하는 이온원층을 구비한, 기억 소자.
  2. 제1항에 있어서, 상기 제1 전극 및 상기 제2 전극에의 전압 인가에 의해 상기 고저항층 내에 상기 금속 원소를 포함하는 전류 경로가 형성되거나, 혹은 상기 금속 원소에 의한 다수의 결함이 형성됨으로써 저항값이 저하하는, 기억 소자.
  3. 제1항 또는 제2항에 있어서, 상기 고저항층은 Al을 포함하는, 기억 소자.
  4. 제1항 또는 제2항에 있어서, 상기 고저항층에 있어서, Te가 30 내지 100원자%에 대하여 Al이 0 내지 70원자%의 범위에서 포함되는, 기억 소자.
  5. 제1항에 있어서, 상기 금속 원소는 Cu, Ag 및 Zn 중 적어도 한 종류인, 기억 소자.
  6. 제4항에 있어서, 상기 고저항층에 있어서, Te, Al 및 Cu+Zr이 각각 30≤Te≤100원자%, 0≤Al≤70원자% 및 0≤Cu+Zr≤36원자%의 관계를 만족하는 범위에서 포함되는, 기억 소자.
  7. 제4항에 있어서, 상기 고저항층에 있어서, Te와 Al과 Cu+Zr의 조성비(원자%비, 산소는 제외한다)는, 그들을 정점으로 한 삼각도에 있어서, Te를 a, Al을 b, Cu+Zr을 c로 하면, 하기의 수학식 1에 표현한 T1, T2, T3 및 T4의 각 점을 연결한 범위 내의 값인, 기억 소자.
    (수학식 1)
    T1(a, b, c)=(1, 0, 0)
    T2(a, b, c)=(0.3, 0.7, 0)
    T3(a, b, c)=(0.3, 0.34, 0.36)
    T4(a, b, c)=(0.64, 0, 0.36)
  8. 기억 장치로서,
    제1 전극과 제2 전극 사이에 이온원층 및 고저항층을 갖는 기억 소자와,
    상기 제1 전극에 전기적으로 접속된 제1 배선과,
    상기 제2 전극에 전기적으로 접속된 제2 배선과,
    상기 제1 배선에 직렬 삽입되고, 또한 상기 제1 전극 및 상기 제2 전극 사이에 인가하는 전압을 제어하는 스위칭 소자를 구비하고,
    상기 기억 소자를 구성하는 고저항층은 Te를 포함하는 산화물에 의해 형성되고,
    상기 이온원층은 적어도 한 종류의 금속 원소와, Te, S 및 Se 중 적어도 한 종류의 칼코겐 원소를 포함하는, 기억 장치.
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