JP5630021B2 - 記憶素子および記憶装置 - Google Patents

記憶素子および記憶装置 Download PDF

Info

Publication number
JP5630021B2
JP5630021B2 JP2010009457A JP2010009457A JP5630021B2 JP 5630021 B2 JP5630021 B2 JP 5630021B2 JP 2010009457 A JP2010009457 A JP 2010009457A JP 2010009457 A JP2010009457 A JP 2010009457A JP 5630021 B2 JP5630021 B2 JP 5630021B2
Authority
JP
Japan
Prior art keywords
layer
high resistance
electrode
memory
resistance layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010009457A
Other languages
English (en)
Other versions
JP2011151085A (ja
JP2011151085A5 (ja
Inventor
周一郎 保田
周一郎 保田
荒谷　勝久
勝久 荒谷
大場　和博
和博 大場
宏彰 清
宏彰 清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2010009457A priority Critical patent/JP5630021B2/ja
Priority to TW99145636A priority patent/TWI467571B/zh
Priority to KR1020110002192A priority patent/KR101796790B1/ko
Priority to US13/004,976 priority patent/US8710482B2/en
Priority to CN201110005533.5A priority patent/CN102185101B/zh
Publication of JP2011151085A publication Critical patent/JP2011151085A/ja
Publication of JP2011151085A5 publication Critical patent/JP2011151085A5/ja
Priority to US14/090,752 priority patent/US8847194B2/en
Application granted granted Critical
Publication of JP5630021B2 publication Critical patent/JP5630021B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/51—Structure including a barrier layer preventing or limiting migration, diffusion of ions or charges or formation of electrolytes near an electrode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、イオン源層および高抵抗層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これら半導体不揮発性メモリでは、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＭＣ（Programmable Metallization Cell ）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば非特許文献１〜３）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有している。また、特許文献１のメモリでは抵抗変化層の代わりに、第１電極と第２電極との間にイオン源層および酸化膜（記憶用薄膜）を備えている。これら抵抗変化型メモリでは、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗値が変化すると考えられている。
ところで、この抵抗変化型の不揮発性メモリを先端の半導体プロセスによって大容量化するためには、低電圧化および低電流化が望まれる。駆動トランジスタを微細化するほどに、その駆動電流および電圧が低下していくためである。すなわち微細化された抵抗変化型の不揮発性メモリを実現するためには、メモリは微細化されたトランジスタで駆動できるような性能を有しなければならない。また、低電流動作のためには、低電流且つ高速（ナノ秒オーダーの短パルス）で書き換えた抵抗状態（データ）を保持することが必要である。
特開２００６−１９６５３７号公報
Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌ １６１４ ｐ３１２（２００６） ＵＳ５７６１１１５ Ｊｕｎ．２，１９９８ Ａｘｏｎ Ｓａｗａ Ｍａｔｅｒｉａｌｓ ｔｏｄａｙ １１ ２８（２００８）
従来、この種のメモリとして、例えば「下部電極／ＧｄＯｘ／ＣｕＺｒＴｅＡｌＧｅ／上部電極」の構成を有するものがある。このような構成を有するメモリでは、書き換え電流値が１００μＡ以上の条件の場合には、データの書き込み・消去における動作速度およびデータ保持特性は良好であった。しかしながら、書き換え電流値を１００μＡ以下の低電流にすると、データ保持特性が低下するという問題があった。また、消去時の特性が十分でないため、データの消去に高い電圧が必要であった。更に、多数回の書き込み・消去動作に対して消去状態の抵抗値が低い側にばらつく傾向があり、書き込み抵抗と消去抵抗の抵抗分離幅が不十分であるという問題があった。
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、低電流における書き込みデータの保持特性が向上すると共に、消去に要する電圧の低電圧化が可能な記憶素子および記憶装置を提供することにある。加えて、本発明の第２の目的は、複数回の書き込み・消去動作に対して消去状態における抵抗値のばらつきが低減された記憶素子および記憶装置を提供することにある。
本発明の第１の記憶素子は、第１電極、記憶層および第２電極をこの順に有するものであり、その記憶層は、第１電極側に設けられると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、第２電極側に設けられるイオン源層とを備え、高抵抗層は、テルル（Ｔｅ）を組成比（原子％）で最も多く含むものである。
本発明の第１の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本願発明の第１の記憶素子を用いたものである。
本発明の第２の記憶素子は、第１電極、記憶層および第２電極をこの順に有するものであり、その記憶層は、第１電極側に設けられ、複数の層よりなると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、第２電極側に設けられるイオン源層とを備え、高抵抗層は、複数の層のうちの少なくとも１層がテルル（Ｔｅ）を組成比（原子％）で最も多く含むものである。
本発明の第２の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本願発明の第２の記憶素子を用いたものである。
本発明の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して高抵抗層中に拡散し、第１電極で電子と結合して析出し、あるいは高抵抗層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む伝導パスが形成され、高抵抗層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態または消去状態）。
ここでは、高抵抗層に陰イオン成分としてテルル（Ｔｅ）を最も多く含む層が含まれているため、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持しやすくなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。
本発明の記憶素子または記憶装置によれば、記憶層中の高抵抗層が、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含むと共に、テルル（Ｔｅ）を最も多く含む層を含むようにしたので、低抵抗状態における書き込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書き込み・消去動作に対して消去状態における抵抗値のばらつきを低減することが可能となる。
本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。 実験１に係る記憶素子の消去特性およびデータ保持特性を表す図である。 同じく消去特性およびデータ保持特性を表す図である。 同じく消去特性およびデータ保持特性を表す図である。 実験２に係る記憶素子のデータ保持特性を表す図である。 実験２に係る記憶素子の消去特性を表す図である。 実験２に係る記憶素子の抵抗率を表す特性図である。 実験３に係る記憶素子の消去特性およびデータ保持特性を表す図である。
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［第１の実施の形態］
（１）記憶素子（単層の高抵抗層を有する記憶素子）
（２）記憶装置
［第２の実施の形態］
（１）記憶素子（２層の高抵抗層を有する記憶素子）
［実施例］
［第１の実施の形態］
（記憶素子）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor ）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ （タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ （モリブデン），Ｔａ（タンタル）およびシリサイド等により構成されている。下部電極１０が銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、銅（Ｃｕ）等よりなる下部電極１０の表面を、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌ（アルミニウム）が含まれている場合には、Ａｌ（アルミニウム）よりもイオン化しにくい材料、例えばＣｒ（クロム），Ｗ（タングステン），Ｃｏ（コバルト），Ｓｉ（ケイ素），Ａｕ（金），Ｐｄ（パラジウム），Ｍｏ（モリブデン），Ｉｒ（イリジウム），Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
記憶層２０はイオン源層２１および高抵抗層２２により構成されている。イオン源層２１は、陽イオン化可能な元素として、例えば銅（Ｃｕ），銀（Ａｇ）および亜鉛（Ｚｎ）などの１種または２種以上の金属元素と、陰イオン化するイオン導電材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの１種あるいは２種以上のカルコゲン元素とを含み、上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。イオン源層２１は初期状態または消去状態の高抵抗層２２よりもその抵抗は低く形成される。
陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属、すなわちＴｉ（チタン），Ｚｒ（ジルコニウム），Ｈｆ（ハフニウム），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびＷ（タングステン）が挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、Ａｌ（アルミニウム），Ｃｕ（銅），Ｇｅ（ゲルマニウム）およびＳｉ（ケイ素）などをイオン源層２１の添加元素として用いるようにしてもよい。
また、イオン源層２１に後述する高抵抗層２２に含まれるテルル（Ｔｅ）と反応しやすい金属元素（Ｍ）を用いてＴｅ／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。テルル（Ｔｅ）と反応しやすい元素としては、例えばアルミニウム（Ａｌ）やマグネシウム（Ｍｇ）が挙げられる。
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、ジルコニウム（Ｚｒ）の代わりに、チタン（Ｔｉ）やタンタル（Ｔａ）などの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン導電材料としては、テルル（Ｔｅ）以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｒＩＡｌ等を用いてもよい。
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層２１中のシリコン（Ｓｉ）の含有量は１０〜４５原子％程度の範囲内であることが好ましい。
高抵抗層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この高抵抗層２２は電気伝導上のバリアとしての機能を有し、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にイオン源層２１よりも高い抵抗値を示すものである。本実施の形態では、この高抵抗層２２は、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このテルル（Ｔｅ）を含有する化合物の組成は、例えばＡｌＴｅでは後述する理由によりアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。また、高抵抗層２２の初期抵抗値は１ＭΩ以上であることが好ましい。このことから低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
本実施の形態の記憶素子１では、図示しない電源（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルス或いは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して高抵抗層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素の伝導パス（フィラメント）が形成される。若しくは、イオン化した金属元素は、高抵抗層２２中に留まり不純物準位を形成する。これにより高抵抗層２２中に伝導パスが形成されて記憶層２０の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。よって高抵抗層は可変抵抗層とも言う。
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory ）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた伝導パスの金属元素がイオン化し、イオン源層２１に溶解、若しくはテルル（Ｔｅ）等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素による伝導パスが消滅、または減少して抵抗値が高くなる。更に、高電圧を印加した場合にはイオン源層２１中に存在するアルミニウム（Ａｌ）やゲルマニウム（Ｇｅ）などの添加元素が第１電極上に酸化膜や窒化膜等を形成して、より高抵抗な状態へ変化する。
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。高抵抗層２２の抵抗値は、例えば、高抵抗層２２の厚みや含まれる陰イオンの量などにより制御することが可能である。
本実施の形態では、高抵抗層２２がテルル（Ｔｅ）を主成分とする化合物により形成されているため、その低抵抗化時にイオン源層２１から拡散した金属元素が高抵抗層２２中で安定化して低抵抗状態を保持しやすくなる。また、テルル（Ｔｅ）は、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動やすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。
更に、本実施の形態では、上述したように、イオン源層２１がジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などを含有することが好ましい。以下、その理由について説明する。
イオン源層２１中にジルコニウム（Ｚｒ）が含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、ジルコニウム（Ｚｒ）がイオン化元素として働き、ジルコニウム（Ｚｒ）と銅（Ｃｕ）などの上述した金属元素との混在した伝導パスが形成される。ジルコニウム （Ｚｒ）は、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。ジルコニウム（Ｚｒ）が還元された金属フィラメントは、硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、銅（Ｃｕ）などの上述した金属元素単独の伝導パスの場合よりも低抵抗状態を保持しやすい。例えば銅（Ｃｕ）は書き込み動作によって金属フィラメントとして形成される。但し、金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、ジルコニウム（Ｚｒ）と適量の銅（Ｃｕ）を組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
また、消去時の高抵抗状態の保持に関しても、ジルコニウム（Ｚｒ）を含んでいる場合、例えばジルコニウム（Ｚｒ）の伝導パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、ジルコニウム（Ｚｒ）は少なくとも銅（Ｃｕ）よりもイオン移動度が低いので、温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態を維持する。
更に、イオン源層２１にアルミニウム（Ａｌ）が含まれている場合には、消去動作により上部電極が負の電位にバイアスされた場合、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、高抵抗層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、アルミニウム（Ａｌ）の他に同様の働きを示すゲルマニウム（Ｇｅ）などを含んでもよい。
このように、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、ジルコニウム（Ｚｒ），銅（Ｃｕ）およびアルミニウム（Ａｌ）、更にはゲルマニウム（Ｇｅ）の添加量によって異なる。
例えば、ジルコニウム（Ｚｒ）はその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にジルコニウム（Ｚｒ）を溶解することが困難となる。そのため、特に消去がしづらくなり、ジルコニウム（Ｚｒ）添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、ジルコニウム（Ｚｒ）添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のジルコニウム（Ｚｒ）の含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
また、銅（Ｃｕ）は適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ジルコニウム（Ｚｒ）と銅（Ｃｕ）の組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にジルコニウム（Ｚｒ）量を含有している場合は、銅（Ｃｕ）の伝導パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による伝導パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、銅（Ｃｕ）の好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
但し、記憶素子１の特性は実質的にはジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比に依存している。そのため、ジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、ジルコニウム（Ｚｒ）に比べて銅（Ｃｕ）の乖離度が低いこと、イオン源層２１の抵抗値がジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が高抵抗層２２の部分に有効に印加されることによると考えられる。
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた伝導パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の伝導パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
また、アルミニウム（Ａｌ）の含有量が多過ぎると、アルミニウム（Ａｌ）イオンの移動が生じやすくなり、アルミニウム（Ａｌ）イオンの還元によって書き込み状態が作られてしまう。アルミニウム（Ａｌ）はカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、アルミニウム（Ａｌ）量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のアルミニウム（Ａｌ）の含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
ゲルマニウム（Ｇｅ）は必ずしも含まれていなくともよいが、ゲルマニウム（Ｇｅ）含有量が多過ぎる場合には書き込み保持特性が劣化することから、ゲルマニウム（Ｇｅ）を添加する場合の含有量は１５原子％以下であることが好ましい。
以下、本実施の形態の記憶素子１０の製造方法について説明する。
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばタングステン（Ｗ）よりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、高抵抗層２２、イオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
以上のように本実施の形態の記憶素子１では、テルル（Ｔｅ）を主成分とする高抵抗層２２を設けるようにしたので、高抵抗層２２の低抵抗化時にイオン源層２１から拡散した金属元素が高抵抗層２２中で安定化し、低抵抗状態、すなわち書き込み保持特性を向上させることが可能となる。一方、テルル（Ｔｅ）は電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱いため、高抵抗層２２中に拡散した金属元素がイオン源層２１へ移動し易く、消去時、すなわち高抵抗化時に要する電圧の低電圧化が可能となる。更に、多数回の書き込み・消去動作に対する消去状態における抵抗値のばらつきを低減することができる。特に、本実施の形態では、カルコゲナイドの中で電気陰性度の最も低いテルル（Ｔｅ）を用いているので書き込み保持特性の改善効果が高くなる。
また、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれているので、データ保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。
［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ２）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイ２では、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
各記憶素子１は、高抵抗層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、高抵抗層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
ＭＯＳトランジスタＴｒは、半導体基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
このメモリセルアレイ２では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
［第２の実施の形態］
図４は本発明の第２の実施の形態に係る記憶素子３の断面構成図である。以下、他の実施の形態について説明するが、上記第１の実施の形態と同一構成部分については同一符号を付してその説明は省略する。この記憶素子３は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有するものである。
記憶層６０は、上記イオン源層２１と同様の組成のイオン源層６１と、高抵抗層６２とにより構成されている。本実施の形態では、この高抵抗層６２は、複数層、例えば第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂの２層構造となっている。第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂは、ともに電気伝導上のバリアとしての機能を有するものであり、それぞれイオン源層６１よりも高い抵抗値を有すると共に、互いにその組成が異なっている。
第１高抵抗層６２Ａは、例えば陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から構成され、下部電極１０側にあり、ここでは下部電極１０に接している。テルル （Ｔｅ）を主成分とする化合物は、例えばＡｌ−Ｔｅ化合物，Ｍｇ−Ｔｅ化合物またはＺｎ−Ｔｅ化合物である。高抵抗層６２の抵抗値は第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂの合計であるため、前述した理由により第１高抵抗層６２Ａの抵抗値は４０ｋΩ程度以上であればよい。このことから、このテルル（Ｔｅ）を含有する化合物の組成は、例えばＡｌ−Ｔｅ化合物ではアルミニウム（Ａｌ）の含有量が０原子％以上７０原子％であればよい。より好ましくは、２０原子％以上６０原子％以下である。
第２高抵抗層６２Ｂは、例えば陰イオン成分として酸素（Ｏ）、窒素（Ｎ）または炭素（Ｃ）等のテルル（Ｔｅ）以外の元素を含む化合物から構成され、イオン源層６１側にあり、ここではイオン源層６１に接している。このような化合物としては、例えば酸化ガドリニウム（ＧｄＯｘ）が挙げられる。
高抵抗層６２は、第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂの合計で１ＭΩ以上の抵抗値を有することが好ましい。なお、高抵抗層６２は、テルル（Ｔｅ）を主成分とする高抵抗層を少なくとも１層有していればよく、このテルル（Ｔｅ）を主成分とする高抵抗層の位置は特に問わない。すなわち、本実施の形態では、テルル（Ｔｅ）を主成分とする第１高抵抗層６２Ａは下部電極１０に接し、テルル（Ｔｅ）以外の陰イオン成分を含む化合物から構成される第２高抵抗層６２Ｂがイオン源層６１に接しているが、その逆でもかまわない。
本実施の形態の記憶素子３における作用および効果は、第１の実施の形態の記憶素子１の作用および効果と同様であるが、特に高抵抗層６２が２層構造であるため以下の効果を得ることができる。消去時に酸化膜や窒化膜の形成が可能となるため、消去時の過剰な電圧印加による絶縁劣化を抑えることが可能となり繰り返し特性の向上が期待される。また、使用できるテルル化合物膜の抵抗範囲を広げることができるため材料選択の幅が広がる。これによりこのような記憶素子３を備えた記憶装置についても同様の効果が得られる。
［実施例］
以下、本発明の具体的な実施例について説明する。
（実施例１〜６）
上記実施の形態と同様にして図１に示した記憶素子１を作製した。まず、タングステン（Ｗ）よりなる下部電極１０上に、スパッタリング装置を用いて記憶層２０および上部電極３０を形成した。電極径は５０〜３００ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、２００℃の加熱処理を施した。このようにして、図２および図３に示したメモリセルアレイ２を作製して組成および膜厚の異なる実施例１〜５とした。
（比較例１〜３）
高抵抗層を除いては上記実施例と同様にして記録素子を作製した。その際、窒化タングステン（ＷＮ）よりなる下部電極上に、酸化アルミニウム（Ａｌ−Ｏ）、酸化ガドリニウム（Ｇｄ−Ｏ）またはケイ素（Ｓｉ）よりなる高抵抗層を１．４ｎｍまたは２０ｎｍの厚みで形成した。高抵抗層は、酸化膜の場合にはＤＣマグネトロンスパッタにより、例えば金属ガドリニウム（Ｇｄ）膜を膜厚１ｎｍの厚みで形成したのち、チャンバー圧０．２５＋０．０５Ｐａ，ＡｒＯ２ 雰囲気，投入電力５０Ｗの条件のＲＦプラズマにより、金属ガドリニウム（Ｇｄ）膜を６０秒間酸化することにより形成した。続いて、Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７よりなるイオン源層を４５ｎｍの厚みで形成した。そののち、ジルコニウム（Ｚｒ）よりなる上部電極を形成した。続いて、上部電極の表面に対してエッチングを行い、実施例１〜５と同様の厚さ２００ｎｍの配線層（Ａｌ層）を形成した。次いで、真空熱処理炉において、１時間、２００℃の熱処理を施した。このようにして、メモリセルアレイを作製して比較例１〜３とした。
実施例１〜５および比較例１〜３における「下部電極／高抵抗層／イオン源層／上部電極」の組成および各膜厚は以下のとおりである。
（実施例１）Ｗ／Ａｌ１Ｔｅ１（８ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例２）ＴｉＮ／Ｍｇ１Ｔｅ１（４ｎｍ）／Ｃｕ１０Ｔｅ３０Ｇｅ７Ｚｒ１１Ａｌ４２原子％（４５ｎｍ）／Ｗ（２０ｎｍ）
（実施例３）Ｗ／Ｚｎ１Ｔｅ１（６ｎｍ）／Ｔｅ４０Ｚｒ１８Ａｌ４２原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例４）ＴｉＮ／Ｍｇ１Ｔｅ１（７ｎｍ）／Ｃｕ１３Ｔｅ２５Ｇｅ６Ｚｒ１４Ｍｇ４２原子％（４５ｎｍ）／Ｗ（２０ｎｍ）
（実施例５）ＴｉＮ／Ａｌ４Ｔｅ６＋Ｃｕ１５原子％（７ｎｍ）／Ｃｕ１０Ｔｅ３０Ｇｅ７Ｚｒ１１Ａｌ４２原子％（４５ｎｍ）／Ｗ（２０ｎｍ）
（比較例１）ＷＮ／ＡｌＯｘ（１．４ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（比較例２）ＷＮ／ＧｄＯｘ（１．４ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（比較例３）ＷＮ／Ｓｉ（２０ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実験１）
実施例１〜５および比較例１〜３の記憶素子のセルアレイに対して、上部電極３０に接続された上部配線をＶｄｄ／２の中間電位に設定し、選択するメモリセルのゲート電極、すなわちワード線ＷＬに電圧を印加してオン状態にした。そして、トランジスタＴｒのソース／ドレイン領域４３のうち、記憶素子１０に接続されていない方に接続されている電極、すなわちビット線ＢＬに、パルス幅１００ｎｓ、電流１３０μＡ、電圧３．０Ｖを印加する「書き込み動作」をメモリセルアレイ中の１０素子×２列で合計２０素子に対して行った。次いで、ゲート電極に「書き込み」とは逆の電圧を０から３．０Ｖまで０．０５Ｖ刻みで上昇させながら印加して「消去動作」を行い、各電圧における抵抗値を測定した。その結果を後述するデータ保持特性の結果と合わせて図５〜図７に示す。なお、特性図の各値は６０ビット測定した結果の平均値である。
消去電圧を０Ｖから上昇させていくと１Ｖ付近で消去が開始され、抵抗値が上昇していく。この抵抗値の上昇は、ある電圧において止まり、その時点で成膜初期の状態へと消去されたことを示している。より低電圧で初期状態へと戻る方が消去特性がよいといえ、抵抗値が一定となる電圧から各素子の消去特性を評価することができる。
また、実施例１〜５および比較例１〜３の記憶素子のセルアレイにおいて、パルス印加時間２５０ｐｓ〜１００ｍｓ、電流１５μＡ〜２００μＡ、電圧３．０Ｖの各々の条件において合計１８０ビットを書き込み状態で停止したのち、１３０℃のオーブン中に１時間保持する高温加速保持試験を行った。高温加速保持試験前後の抵抗値を比較してデータ保持特性を評価した。高温加速保持試験前後の抵抗値を比較して変化が少ないほど書き込み保持特性が高いといえる。
高抵抗層２２にテルル（Ｔｅ）を含む実施例１〜５のいずれの場合も、比較例１〜３と比較して良好な消去特性および書き込み保持特性を示している。高抵抗層２２に酸化膜を用いている比較例１，２における消去特性は、１．５Ｖの消去電圧を印加したときの抵抗値が初期抵抗の１／数十〜１／１００程度の抵抗値までしか戻っていない。また、書き込み保持特性の結果を見ると、３０ｋΩ以上の低抵抗状態では高温加速保持試験後の抵抗状態は保持されていない。高抵抗層２２にケイ素（Ｓｉ）を用いた比較例３では、１．６Ｖ程度の電圧の印加で抵抗値が急激に低下している。これは、絶縁破壊によるものと考えられる。また、書き込み保持特性の結果も、比較例１，２と同様に３０ｋΩ以上の低抵抗状態では高温加速保持試験後の抵抗状態は保持されていない。
これに対して、高抵抗層２２にテルル（Ｔｅ）を含む実施例１〜５における消去特性は１．２Ｖ付近で初期抵抗の値まで戻っている。また、書き込み保持特性では１００ｋΩ程度の書き込み抵抗でもデータが保持されていることがわかる。
更に、このような消去特性および書き込み保持特性の向上は、様々なテルル化合物で見られることから特定のテルル化合物ではなく、テルル（Ｔｅ）を主成分とした化合物全体に見られる特性であると考えられる。実施例５のように銅（Ｃｕ）など他の金属元素を含んでいても問題なく、むしろ銅（Ｃｕ）を添加（実施例５では１５原子％添加）することにより、若干書き込み保持特性が向上したと言える。また、イオン源層２１に用いられる元素の組成も特に問わない。
書き込み保持特性の向上の理由は、低抵抗化時に高抵抗層２２に拡散したアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属元素が、酸化膜中よりもテルル化合物膜中の方が安定であるためと考えられる。イオン源層２１中の金属元素は書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態ではフィラメント状の金属状態となって析出し、これによって書き込み状態が発現していると考えられる。このフィラメント状の金属元素の安定度は、周辺に存在する高抵抗層２２中の元素との反応性が非常に大きく影響する。比較例１，２のようにフィラメント状の金属元素の周辺に酸化物が存在すると、金属元素は容易に酸化されて高抵抗化してしまう。これに対して、実施例１〜５のように高抵抗層２２をテルル（Ｔｅ）を主成分とした化合物で形成した場合には、テルルは金属元素を酸化する速度が遅いためフィラメント状の金属元素は安定して存在する。また、高抵抗層２２とフィラメントとの相分離も発現しにくいと考えられる。この酸化速度の違いは化合物の電気陰性度の違いが関係する。前述したように、カルコゲナイド化合物での電気陰性度は、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなる。このためフィラメント状の金属元素は、実施例１〜５のように酸素よりも電気陰性度の低いテルル（Ｔｅ）を主成分とした化合物で形成された高抵抗層２２において安定化し、書き込み保持特性が向上したと考えられる。更にこのことから、高抵抗層２２中に酸素が全く存在しない場合にもっとも書き込み保持特性が良いと考えられる。
また、消去特性の向上の理由は、テルル化合物膜は酸化物膜やケイ素化合物からなる膜と比較して金属元素に対する結合力が弱いため、消去動作における再イオン化した金属元素のイオン源層２１への移動を容易にしていると考えられる。また、テルル（Ｔｅ）を含むカルコゲナイド化合物にはＯＴＳ(Ovonic Threshold Switching)と呼ばれる電圧起因のスイッチング現象が存在する。これにより１．２Ｖ付近でＯＴＳが発現し、急激に電流が流れて消去による反応を加速しているとも考えられる。
（実施例６〜８）
上記実施例１〜５と同様にして図１に示した記憶素子１を作製したのち、図２および図３に示したメモリセルアレイ２を作製して、実施例６〜８とした。なお、高抵抗層２２であるＡｌＴｅは非晶質膜であり、様々な組成をとり得る。そのためＡｌＴｅ中のアルミニウム（Ａｌ）の拡散を抑え、組成が変わらないように実施例７，８はポストアニールを行わず、配線加工プロセスでの１１０℃，２分間の最低限の加熱しか行っていない。２００℃以上の高温でもアニール前のＡｌＴｅ組成依存の影響は残るが、組成の依存性をより正しく調べるためである。
実施例６〜８における「下部電極／高抵抗層／イオン源層／上部電極」の組成および各膜厚は以下のとおりである。
（実施例６）Ｗ／ＡｌＴｅ（８ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）（ポストアニールなし）
（実施例７）Ｗ／Ａｌ４Ｔｅ６原子％（８ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例８）Ｗ／Ａｌ３Ｔｅ７原子％（８ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実験２）
高抵抗層２２としてのＡｌＴｅの組成を変化させた実施例６〜８に対して実験１と同様の手順を用いて高温加速保持試験および消去電圧の測定を行い、書き込み保持特性および消去特性を評価した。実施例６〜８における消去特性およびデータ保持特性をそれぞれ図８および図９に示す。なお、消去特性は６０ビット測定した結果を示している。
図８および図９から分かるように、高抵抗層２２のＡｌＴｅの組成を変化させても書き込み保持特性および消去特性の向上は維持される。特に、テルル（Ｔｅ）の比率が高いほど消去特性のばらつきが抑えられることがわかる。アニール前において高抵抗層２２がテルル（Ｔｅ）のみで構成されていても問題ないがどの程度アルミニウム（Ａｌ）が侵入しているか分からないのでここでは記載を省略した。
図１０はＡｌＴｅ膜の抵抗率とＡｌＴｅ膜中に含まれるアルミニウム（Ａｌ）の比率との関係を表した特性図である。ここでＡｌＴｅの好ましい組成について考える。５ｎｍｔ×１０ｎｍφの微細化された素子を仮定し初期抵抗を１０ＭΩとすると、抵抗率は約１０Ωｃｍ以上であればよい。従って、ＡｌＴｅからなる高抵抗層を単層で用いた場合のＡｌＴｅ中に含まれるアルミニウム（Ａｌ）の比率は、２０原子％以上６０原子％以下であることが好ましい。
（実施例９〜１２）
実施例９〜１２では、上記実施例１〜５と同様にして図４に示した記憶素子３を作製した。なお、第１高抵抗層６２Ａまたは第２高抵抗層６２Ｂに用いたＧｅＴｅＡｌ膜はＧｅ１Ｔｅ４を使用し、アルミニウム（Ａｌ）を熱拡散によって侵入させた。第１高抵抗層６２Ａまたは第２高抵抗層６２Ｂの酸化膜（または窒化膜）はリアクティブスパッタにより形成した。また、リアクティブスパッタによる酸素量（または窒化量）は必ずしも明らかではないが、十分酸化（または窒化）されている領域の酸素（または窒素）を導入している。こののち、図２および図３に示したメモリセルアレイ２を作成して実施例９〜１２とした。
実施例９〜１２における「下部電極／第１高抵抗層（第２高抵抗層）または第２高抵抗層 （第１高抵抗層）／イオン源層／上部電極」の組成および各膜厚は以下のとおりである。
（実施例９）Ｗ／ＧｅＴｅＡｌ（４ｎｍ）／ＧｅＡｌＴｅＯｘ（４ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例１０）Ｗ／ＧｅＡｌＴｅＯｘ（４ｎｍ）／ＧｅＴｅＡｌ（４ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例１１）Ｗ／ＧｅＡｌＴｅＮｘ（４ｎｍ）／ＧｅＴｅＡｌ（４ｎｍ）／Ｃｕ１１Ｔｅ２９Ｚｒ１１Ａｌ４２Ｇｅ７原子％（４５ｎｍ）／Ｚｒ（２０ｎｍ）
（実施例１２）ＷＮ／Ａｌ３Ｔｅ７原子％（６ｎｍ）／ＧｄＯｘ（１ｎｍ）／Ｃｕ１０Ｔｅ３０Ｇｅ７Ｚｒ１１Ａｌ４２原子％（４５ｎｍ）／Ｗ（２０ｎｍ）
（実験３）
実施例９〜１２に対して実験１と同様の条件を用いて消去特性および書き込み保持特性を測定し、高抵抗層４２のＡｌＴｅの組成による書き込み保持特性および消去特性を評価した。各実施例における消去特性および書き込み保持特性はそれぞれ図１１に示す。
図１１からわかるように、全ての実施例において消去特性および書き込み保持特性が向上していることがわかる。このことから高抵抗層６２に従来の酸化膜（あるいは窒化膜）を用いても、この高抵抗層６２にテルル（Ｔｅ）を主成分とする高抵抗層を付加することによって、記憶素子３の消去特性および書き込み保持特性を向上させることができることがわかる。また、高抵抗層６２を２層構造とすることで一方の高抵抗層の抵抗値が１ＭΩに満たなくても、２層の合計で１ＭΩ以上とすればよいといえる。よって、２層目には、例えば炭化膜やダイヤモンド、フッ素化膜など、テルル化合物よりも安定なその他の高抵抗材料を用いることができる。更に、１層当たりに必要な抵抗値は低抵抗状態よりも高い抵抗値であれば問題なく電圧を印加できるため、抵抗値が４０ｋΩ〜１００ｋΩ程度あればよいと考えられる。
テルル（Ｔｅ）を主成分とする第１高抵抗層６２Ａの位置について考えると、図１１から以下のことがわかる。実施例９〜１２の結果を比較すると、テルル（Ｔｅ）を主成分とする第１高抵抗層６２Ａが下部電極１０に接している実施例９，１２の方がイオン源層６１に接している実施例１０，１１よりも消去特性および書き込み保持特性ともに優れているといえる。しかし、実施例１０，１１の場合も従来例として作製した比較例１〜３の結果と比較すると十分な消去特性および書き込み保持特性の向上が見られる。また、酸素のような反応性の高い元素を有する膜を最下層とすることでポストアニール時における酸素の拡散による特性劣化を抑えることができる。更に、リアクティブスパッタ以外の方法、例えばプラズマ酸化またはプラズマ窒化を用いても高抵抗層を作製することができるため、より膜質のよい高抵抗層６２を作成することが可能となる。従って製造面からテルル（Ｔｅ）を主成分とする第１高抵抗層６２Ａはイオン源層６１側に成膜することが好ましいと考えられる。
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
例えば、上記第２の実施の形態および実施例では、高抵抗層６２を第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂの２層構造としたが、互いに組成の異なる高抵抗層からなる３層以上の構造としてもよい。これにより各層の欠陥をより精度よく補完することが可能となる。但し、高抵抗層の層数の増加に伴い、素子抵抗も増加するので、記録するための電圧が上昇してしまうおそれがある。現実的には、最小の高抵抗層数で、初期状態もしくは消去状態の抵抗値のばらつきを低減させることが望ましい。第３層以降の高抵抗層材料としては、第１高抵抗層６２Ａおよび第２高抵抗層６２Ｂと同様に、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち１種以上の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されていることが好ましい。この場合も、積層方向において隣り合う高抵抗層は、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物により構成されていることが好ましい。より大きな補完効果が得られるからである。
また、例えば、上記第１および第２の実施の形態では、記憶素子１，３およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
１，３…記憶素子、２…メモリセルアレイ、１０…下部電極、２０，６０…記憶層、２１，６１…イオン源層、６２…高抵抗層、６２Ａ…第１高抵抗層、６２Ｂ…第２高抵抗層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (17)

  1. 第１電極、記憶層および第２電極をこの順に有し、
    前記記憶層は、
    前記第１電極側に設けられると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、
    少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、前記第２電極側に設けられるイオン源層とを備え、
    前記高抵抗層は、テルル（Ｔｅ）を組成比（原子％）で最も多く含む
    記憶素子。
  2. 前記高抵抗層はＡｌＴｅを含み、前記高抵抗層中のＡｌの含有量は２０原子％以上６０原子％以下である、請求項１に記載の記憶素子。
  3. 第１電極、記憶層および第２電極をこの順に有し、
    前記記憶層は、
    前記第１電極側に設けられ、複数の層よりなると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、
    少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、前記第２電極側に設けられるイオン源層とを備え、
    前記高抵抗層は、前記複数の層のうちの少なくとも１層がテルル（Ｔｅ）を組成比（原子％）で最も多く含む
    記憶素子。
  4. 前記高抵抗層は、テルル（Ｔｅ）を含む第１高抵抗層と、前記第１高抵抗層とは異なる組成および／または元素を有する第２高抵抗層とを含む、請求項３に記載の記憶素子。
  5. 前記第１高抵抗層は前記第１電極側、前記第２高抵抗層は前記イオン源層側にそれぞれせつけられている、請求項４に記載の記憶素子。
  6. 前記第１高抵抗層は前記イオン源層側、前記第２高抵抗層は前記第１電極側にそれぞれ設けられている、請求項４に記載の記憶素子。
  7. 前記第１高抵抗層はＡｌ−Ｔｅ化合物、Ｍｇ−Ｔｅ化合物またはＺｎ−Ｔｅ化合物を主成分とし、前記第２高抵抗層は、酸素（Ｏ）または窒素（Ｎ）を主成分とする、請求項４に記載の記憶素子。
  8. 前記高抵抗層は、前記第１電極および第２電極を介して所定の電圧パルスあるいは電流パルスが印加された場合に前記イオン源層よりも高い抵抗値を示す
    請求項１または３に記載の記憶素子。
  9. 前記イオン源層は、金属元素としてアルミニウム（Ａｌ）を含有する、請求項１または３に記載の記憶素子。
  10. 前記イオン源層は、金属元素として銅（Ｃｕ）を含有する、請求項１または３に記載の記憶素子。
  11. 前記イオン源層は、金属元素としてアルミニウム（Ａｌ）と銅（Ｃｕ）とを含有する、請求項１または３に記載の記憶素子。
  12. 前記第１電極および前記第２電極への電圧印加によって前記高抵抗層内に前記金属元素を含む伝導パスが形成されることにより抵抗値が変化する、請求項１または３に記載の記憶素子。
  13. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    前記第１電極側に設けられると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、
    少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、前記第２電極側に設けられるイオン源層とを備え、
    前記高抵抗層は、テルル（Ｔｅ）を組成比（原子％）で最も多く含む
    記憶装置。
  14. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    前記第１電極側に設けられ、複数の層よりなると共に、ＡｌＴｅ、ＭｇＴｅまたはＺｎＴｅのいずれかを含む高抵抗層と、
    少なくとも１種類の金属元素を含むと共に、テルル（Ｔｅ）、硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含み、前記第２電極側に設けられるイオン源層とを備え、
    前記高抵抗層は、前記複数の層のうちの少なくとも１層がテルル（Ｔｅ）を組成比（原子％）で最も多く含む
    記憶装置。
  15. 前記イオン源層は、金属元素としてアルミニウム（Ａｌ）を含有する、請求項１３または１４に記載の記憶装置。
  16. 前記イオン源層は、金属元素として銅（Ｃｕ）を含有する、請求項１３または１４に記載の記憶装置。
  17. 前記イオン源層は、金属元素としてアルミニウム（Ａｌ）と銅（Ｃｕ）を含有する、請求項１３または１４に記載の記憶装置。
JP2010009457A 2010-01-19 2010-01-19 記憶素子および記憶装置 Expired - Fee Related JP5630021B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010009457A JP5630021B2 (ja) 2010-01-19 2010-01-19 記憶素子および記憶装置
TW99145636A TWI467571B (zh) 2010-01-19 2010-12-23 記憶體組件及記憶體裝置
KR1020110002192A KR101796790B1 (ko) 2010-01-19 2011-01-10 기억 소자 및 기억 장치
CN201110005533.5A CN102185101B (zh) 2010-01-19 2011-01-12 存储元件和存储装置
US13/004,976 US8710482B2 (en) 2010-01-19 2011-01-12 Memory component and memory device
US14/090,752 US8847194B2 (en) 2010-01-19 2013-11-26 Memory component including an ion source layer and a resistance change layer, and a memory device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010009457A JP5630021B2 (ja) 2010-01-19 2010-01-19 記憶素子および記憶装置

Publications (3)

Publication Number Publication Date
JP2011151085A JP2011151085A (ja) 2011-08-04
JP2011151085A5 JP2011151085A5 (ja) 2013-02-21
JP5630021B2 true JP5630021B2 (ja) 2014-11-26

Family

ID=44276905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010009457A Expired - Fee Related JP5630021B2 (ja) 2010-01-19 2010-01-19 記憶素子および記憶装置

Country Status (5)

Country Link
US (2) US8710482B2 (ja)
JP (1) JP5630021B2 (ja)
KR (1) KR101796790B1 (ja)
CN (1) CN102185101B (ja)
TW (1) TWI467571B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186316A (ja) 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
US8853099B2 (en) * 2011-12-16 2014-10-07 Intermolecular, Inc. Nonvolatile resistive memory element with a metal nitride containing switching layer
JP2013201405A (ja) 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
JP6162931B2 (ja) * 2012-06-19 2017-07-12 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
KR20130142518A (ko) * 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 저항성 메모리 소자와 이를 포함하는 메모리 장치 및 데이터 처리 시스템
JP5783961B2 (ja) 2012-07-09 2015-09-24 株式会社東芝 不揮発性記憶装置
CN104871314B (zh) * 2012-12-25 2019-03-08 索尼半导体解决方案公司 存储元件和存储装置
CN103078054B (zh) * 2013-01-04 2015-06-03 华中科技大学 一种模拟生物神经元和神经突触的单元、装置及方法
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
JP2017224688A (ja) * 2016-06-14 2017-12-21 ソニー株式会社 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法
KR20180057763A (ko) * 2016-11-21 2018-05-31 포항공과대학교 산학협력단 가파른 기울기의 저항변화를 갖는 원자기반 스위칭 소자 및 이를 포함하는 원자기반 전계효과 트랜지스터
CN107732010B (zh) * 2017-09-29 2020-07-10 华中科技大学 一种选通管器件及其制备方法
KR102567759B1 (ko) 2021-07-12 2023-08-17 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP4815804B2 (ja) 2005-01-11 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
WO2007057972A1 (ja) * 2005-11-21 2007-05-24 Renesas Technology Corp. 半導体装置
FR2895531B1 (fr) * 2005-12-23 2008-05-09 Commissariat Energie Atomique Procede ameliore de realisation de cellules memoires de type pmc
JP2008224711A (ja) 2007-03-08 2008-09-25 Canon Inc 画像形成装置
JP5088036B2 (ja) * 2007-08-06 2012-12-05 ソニー株式会社 記憶素子および記憶装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
US7897953B2 (en) * 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory
US7821810B2 (en) * 2008-03-14 2010-10-26 Micron Technology, Inc. Phase change memory adaptive programming
US7852658B2 (en) * 2008-03-14 2010-12-14 Micron Technology, Inc. Phase change memory cell with constriction structure
JP5397668B2 (ja) * 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
US8809829B2 (en) * 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method

Also Published As

Publication number Publication date
KR101796790B1 (ko) 2017-11-10
US8710482B2 (en) 2014-04-29
US20140084235A1 (en) 2014-03-27
US8847194B2 (en) 2014-09-30
CN102185101B (zh) 2014-11-26
US20110175049A1 (en) 2011-07-21
CN102185101A (zh) 2011-09-14
JP2011151085A (ja) 2011-08-04
TW201140582A (en) 2011-11-16
KR20110085885A (ko) 2011-07-27
TWI467571B (zh) 2015-01-01

Similar Documents

Publication Publication Date Title
JP5630021B2 (ja) 記憶素子および記憶装置
US9203018B2 (en) Memory element and memory device
JP5728919B2 (ja) 記憶素子および記憶装置
US9356232B2 (en) Method of making memory element with ion source layer comprised of two or more unit IO source layers
JP5708930B2 (ja) 記憶素子およびその製造方法ならびに記憶装置
JP5434921B2 (ja) 記憶素子および記憶装置
KR101913860B1 (ko) 기억 소자 및 기억 장치
JP5724651B2 (ja) 記憶素子および記憶装置
US9263670B2 (en) Memory element and memory device
JP2012182172A (ja) 記憶素子および記憶装置
JP2011124511A (ja) 記憶素子および記憶装置
KR102133615B1 (ko) 기억 소자 및 기억 장치
JP2012064808A (ja) 記憶素子および記憶装置
JP2012060024A (ja) 記憶素子および記憶装置
WO2014103691A1 (ja) 記憶素子および記憶装置
JP6162931B2 (ja) 記憶素子および記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140922

R151 Written notification of patent or utility model registration

Ref document number: 5630021

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees