JP4398945B2 - 不揮発性半導体記憶装置及びデータ書き換え方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、更に詳細には、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの各一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの各他端側を共通の前記ビット線に接続してなるクロスポイント型メモリセルアレイを備えてなる不揮発性半導体記憶装置、及び、そのメモリセルアレイに記憶されているデータの書き換え方法に関する。

不揮発性メモリ装置として、フラッシュメモリが主に用いられている。近年、フラッシュメモリの微細化の課題として、フローティングゲート内の電荷量の低下による閾値電圧制御の低下や、チャンネル長の縮小によるソース／ドレイン間耐圧の低下が挙げられており、フラッシュメモリの平面方向での縮小の限界が見えてきている。

そこで、メモリセルの集積方向が平面方向から積層方向（基板に対して垂直方向）へと向かう傾向があり、積層方向へ積層可能な新規メモリが開発されてきている。新規メモリとしては、例えば、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）等が挙げられる。これらの中で、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を利用するＲＲＡＭが、メモリセルの積層方向への集積を可能とするものとして注目されている。

ＲＲＡＭの従来技術として、例えば、下記の特許文献１、非特許文献１、及び、非特許文献２等が知られている。ＲＲＡＭに使用される可変抵抗素子の基本構造としては、遷移金属酸化物を上部電極と下部電極とで挟持した構造がある。遷移金属酸化物としては、例えば、Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３、Ｓｍ_ｘＣａ_１−ｘＭｎＯ_３、ＴｉＯ_２、ＮｉＯ、ＨｆＯ_２、ＺｒＯ_２等が挙げられている。

ＲＲＡＭを用いたメモリセルアレイ構造の１つとして、クロスポイント型のメモリセルアレイ（１Ｒ型アレイ）がある（例えば、非特許文献３参照）。図１は、クロスポイント型のメモリセルアレイの部分的な構成の一例を示す斜視図であり、図２は、図１のメモリセルアレイ構造における単体メモリセルの垂直方向の断面図である。なお、図中では、メモリセル間に設けられる電気絶縁体の記載は省略している。

クロスポイント型のメモリセルアレイは、メモリセルＭを、並行する複数のビット線ＢＬと、ビット線ＢＬに直交して並行する複数のワード線ＷＬとの各交点に配置したものである。メモリセルＭは、可変抵抗素子２１で構成される。クロスポイント型のメモリセルアレイでは、各メモリセルＭにトランジスタ等のスイッチング素子を形成する必要がないため、複数層のメモリセルアレイを上下に積層したメモリセルアレイ構造を容易に構成することができる。よって、メモリセルＭをＮ層に積層した場合、メモリセルアレイの面積を４Ｆ^２／Ｎ（Ｆ：最小加工線幅、Ｎ：積層数）とすることができ、その結果、メモリセルアレイの面積が小さい不揮発性メモリ装置を実現できる。

ここで、クロスポイント型のメモリセルアレイの読み出し及び書き換え動作方法について説明する。図３〜図５は、クロスポイント型のメモリセルアレイ構成を模式的に示す図である。図中、縦方向に複数のワード線ＷＬ０〜ＷＬｎが延伸しており、横方向に複数のビット線ＢＬ０〜ＢＬｎが延伸している。ワード線ＷＬ０〜ＷＬｎとビット線ＢＬ０〜ＢＬｎとの各交点にメモリセルが存在する。図３〜図５では、各ワード線と各ビット線との交点にある可変抵抗素子の記載は省略している。尚、メモリセルの可変抵抗素子が低抵抗から高抵抗に抵抗変化を起こすことを「書き込み」と定義する一方、メモリセルの可変抵抗素子が高抵抗から低抵抗に抵抗変化を起こすことを「消去」と定義し、メモリセルのデータを書き換える動作として、当該書き込み動作と消去動作が存在する。

先ず、読み出し動作について説明する。読み出し対象として選択された選択メモリセルから情報の読み出しを行う場合、図３に示すように、全てのワード線に読み出し電圧（＋Ｖｒ）を印加し、選択メモリセルに接続しない非選択ビット線に読み出し電圧（＋Ｖｒ）を印加し、選択メモリセルと接続する選択ビット線を０Ｖとする。そして、各ワード線で電流が流れるか否かを検知することにより、選択ビット線上の各メモリセルの可変抵抗素子が高抵抗であるか低抵抗であるかの判断を行う。

次に、書き込み動作について説明する。書き込み対象として選択された選択メモリセルに対しデータの書き込みを行う場合、図４に示すように、選択メモリセルと接続する選択ワード線に書き込み電圧（＋Ｖｐｐ）を印加し、選択メモリセルと接続しない非選択ワード線に中間電圧（＋Ｖｐｐ／２）を印加し、選択メモリセルと接続しない非選択ビット線に中間電圧（＋Ｖｐｐ／２）を印加し、選択メモリセルと接続する選択ビット線を接地電圧（０Ｖ）とする。よって、選択メモリセルには、＋Ｖｐｐの書き込み電圧が印加される。一方、選択ワード線上に存在する非選択メモリセルＡと選択ビット線上に存在する非選択メモリセルＢには、＋Ｖｐｐ／２の中間電圧が印加されることになる。通常、この中間電圧ではメモリセルの書き込みが生じないように書き込み電圧Ｖｐｐの設定がなされる。

次に、消去動作について説明する。消去対象として選択された選択メモリセルに対しデータの消去を行う場合、図５に示すように、選択メモリセルと接続する選択ビット線に消去電圧（＋Ｖｐｐ）を印加し、選択メモリセルと接続しない非選択ワード線に中間電圧（＋Ｖｐｐ／２）を印加し、選択メモリセルと接続しない非選択ビット線に中間電圧（＋Ｖｐｐ／２）を印加し、選択メモリセルと接続する選択ワード線を接地電圧（０Ｖ）とする。よって、選択メモリセルには、−Ｖｐｐの消去電圧が印加される。一方、選択ワード線上に存在する非選択メモリセルＡと選択ビット線上に存在する非選択メモリセルＢには、−Ｖｐｐ／２の中間電圧が印加されることになる。通常、この負極性の中間電圧ではメモリセルの消去が生じないように消去電圧Ｖｐｐの設定がなされる。

米国特許第６２０４１３９号明細書 Ｗ．Ｗ．Ｚｈｕｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ、２００２年 Ｉ．Ｇ．Ｂａｅｋ他、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．５８７−５９０、２００４年１２月 Ｎ. Ｓａｋｉｍｕｒａ他、"Ａ ５１２ｋｂ Ｃｒｏｓｓ−Ｐｏｉｎｔ Ｃｅｌｌ ＭＲＡＭ"、ＩＳＳＣＣ、１６．１、２００３年

上記の書き込み動作及び消去動作においては、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に印加される各電圧は、各ワード線に接続してワード線の選択・非選択動作を行うワード線デコーダ、及び、各ビット線に接続してビット線の選択・非選択動作を行うビット線デコーダから、夫々供給される。通常、各ワード線とワード線デコーダ間の電気的な接続は、各ワード線の端部で行われ、同様に、各ビット線とビット線デコーダ間の電気的な接続は、各ビット線の端部で行われる。従って、書き込み動作時において、選択ワード線と選択ビット線に接続する選択メモリセルを流れる書き込み電流は、ワード線デコーダとビット線デコーダの一方から供給され、選択ワード線と選択ビット線と選択メモリセルを介して、ワード線デコーダとビット線デコーダの他方へと流れる。

ところで、クロスポイント型のメモリセルアレイ構造では、ワード線とビット線を最小加工線幅と間隔で配線することにより、メモリセル面積の最小化が図られる。一方、各ワード線とワード線デコーダ間の電気的な接続や、各ビット線とビット線デコーダ間の電気的な接続に用いられるコンタクトホール（異なる２つの配線層間の層間絶縁膜に設けられた貫通孔）の配置間隔（中心間の距離）は、ワード線及びビット線の配線間隔（中心線間の距離）より大きくなる。これは、コンタクトホールで接続される配線層のコンタクトパッドを、当該コンタクトパッドとコンタクトホール間のアライメント余裕を確保するために、コンタクトホールの口径（最小加工寸法）より大きくする必要があるためである。従って、最小加工線幅と間隔で配線されたワード線及びビット線と同じ配線間隔で、コンタクトホールを配置することは困難となる。

上記コンタクトホールの配置間隔がワード線やビット線の配線間隔より大きいため、例えば、図６に示すように、ワード線デコーダとの電気的接続のために各ワード線の端部に配置するコンタクトＣ（コンタクトホールＣＨとコンタクトパッドＣＰ）を、メモリセルアレイを挟んで左右両側に配置して、偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４・・・の右側端部と、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５・・・の左側端部に夫々配置することで、クロスポイント型メモリセルアレイのメモリセル面積の最小化を図りつつ、コンタクトの効率的なレイアウトを可能とする構成が考えられる。

ここで、図６に示すようにワード線端部にコンタクト配置されたメモリセルアレイに対して連続してデータを書き込む場合、各メモリセルへの書き込みのためのアクセスは、従来では通常、図７に示すようなアクセス順序となる。

先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最下位の列アドレスで指定されるビット線ＢＬ０を選択して、ワード線ＷＬ０とビット線ＢＬ０に接続するメモリセルＭ００に対してデータを書き込む。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを増加させてビット線ＢＬ１〜ＢＬｎを順次選択して、メモリセルＭ０１、Ｍ０２、・・・、Ｍ０ｎに対してデータを順番に書き込む。ワード線ＷＬ０に接続する全メモリセルに対してデータの書き込みが終了すると、行アドレスを１つ増加してワード線ＷＬ１を選択し、列アドレスを最下位の列アドレスに戻してビット線ＢＬ０を選択して、ワード線ＷＬ１とビット線ＢＬ０に接続するメモリセルＭ１０に対してデータを書き込み、同じ要領で、ワード線ＷＬ１を選択したまま、列アドレスを増加させてビット線ＢＬ１〜ＢＬｎを順次選択して、メモリセルＭ１１、Ｍ１２、・・・、Ｍ１ｎに対してデータを順番に書き込む。ワード線ＷＬ１に接続する全メモリセルに対してデータの書き込みが終了すると、以後同様の要領で、行アドレスを１つずつ増加して、ワード線ＷＬ２〜ＷＬｎに接続する全メモリセルに対して順次データの書き込みを行う。

上記のようなワード線に沿った連続的な書き込みの場合、偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４・・・については、コンタクトＣから遠い方のメモリセル、つまり、ワード線電圧の供給源から遠い方のメモリセルから順にコンタクト側に向けて書き込みが進行し、逆に、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５・・・については、コンタクトＣに近い方のメモリセル、つまり、ワード線電圧の供給源に近い方のメモリセルから順にコンタクトと反対側に向けて書き込みが進行する。

図８に、単体メモリセルの可変抵抗素子の書き込み時間と書き込み電流の関係を示す。図８より、可変抵抗素子の書き込み時間は、書き込み電流に依存し、書き込み電流が減少すると極端に長くなり、書き込みが遅くなることが分かる。

単体メモリセルの書き込み電流は、単体メモリセルの両端に印加される正味の書き込み電圧と可変抵抗素子の抵抗値によって決まるが、単体メモリセルの両端電圧（正味の書き込み電圧）は、選択ワード線とワード線デコーダ間の第１の接続点と、選択ビット線とビット線デコーダ間の第２の接続点との間に印加される書き込み電圧から、選択ワード線の第１の接続点から選択メモリセルまでの電圧降下と、選択ビット線の第２の接続点から選択メモリセルまでの電圧降下を差し引いた電圧となる。また、選択ワード線の電圧降下は、選択ワード線の配線抵抗と選択ワード線に接続する第１の接続点と選択メモリセルの間に位置する非選択メモリセルを介して流れる廻り込み電流によって決まり、選択ビット線の電圧降下は、選択ビット線の配線抵抗と選択ビット線に接続する第２の接続点と選択メモリセルの間に位置する非選択メモリセルを介して流れる廻り込み電流によって決まる。

図９に示すように、ワード線ＷＬ０に接続する１行のメモリセルの抵抗値が全て低抵抗状態Ｒ_Ｌである場合において、当該１行のメモリセルに対して、抵抗値を高抵抗状態Ｒ_Ｈとする書き込みを順次行う場合、例えば、コンタクトから最も遠い左端のメモリセルＭ００から順番に右方向に書き込みを行うと、メモリセルＭ００の書き込み時には、他の非選択メモリセルＭ０１〜Ｍ０ｎの抵抗値が全て書き込み前の低抵抗状態Ｒ_Ｌであるので、選択ワード線に流れる回り込み電流は最大となり、且つ、選択メモリセルＭ００とコンタクト間の配線抵抗も高いため、選択ワード線の電圧降下が最大となり、選択メモリセルＭ００に印加される正味の書き込み電圧は大きく低下して選択メモリセルＭ００を流れる書き込み電流が減少して書き込み時間が長くなる。一方、コンタクトに最も近い右端のメモリセルＭ０ｎの書き込み時には、他の非選択メモリセルＭ００〜Ｍ０ｎ−１の抵抗値が全て書き込み後の高抵抗状態Ｒ_Ｈであるので、選択ワード線に流れる回り込み電流は最小となり、且つ、選択メモリセルＭ０ｎとコンタクト間の配線抵抗も低いため、選択ワード線の電圧降下が最小となり、選択メモリセルＭ０ｎに印加される正味の書き込み電圧は余り低下せず選択メモリセルＭ０ｎを流れる書き込み電流の減少が抑制され、書き込み時間は長くならない。つまり、コンタクトから最も遠いメモリセルから順次書き込みを行うと、最初の書き込みメモリセルは、回り込み電流と配線抵抗の両方が最悪状態となり、最後の書き込みメモリセルは、回り込み電流と配線抵抗の両方が最善状態となり、そのバラツキが大きくなるという問題がある。

従って、ある纏まった量のデータを書き込む場合に、書き込み時間のバラツキにより、総書き込み時間が増加していた。また、書き込み時間のバラツキにより、書き込み後の抵抗値の制御が困難となっていた。また、書き込み時間の遅いメモリセルに合わせた書き込み電流の設定を行うと、書き込み時間の早いメモリセルについては書き込み電流が過大となってメモリセルの信頼性が低下する虞もあった。

本発明は、上記課題に鑑みてなされたものであり、その目的は、電気的ストレスの印加により電気抵抗が変化する可変抵抗素子のクロスポイント型メモリセルアレイを備えてなる不揮発性半導体記憶装置において、メモリセルアレイのデータを連続的に書き換える場合の書き込み及び消去速度の劣化を改善し、書き込み及び消去後の可変抵抗素子の抵抗値の制御を容易化し、高い信頼性を実現可能なデータ書き換え方法、及び、不揮発性半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係るデータ書き換え方法は、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの各一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの各他端側を共通の前記ビット線に接続してなるメモリセルアレイに記憶されているデータの書き換え方法であって、前記メモリセルアレイ中の同一行または同一列の複数の前記メモリセルに対してデータを順番に書き換える場合において、書き換え対象の前記メモリセルに接続する同一配線の選択ワード線または選択ビット線に対してデータ書き換え用の電圧を印加する書き換え用電圧印加回路と前記同一配線との電気的な接続点から書き換え対象の前記各メモリセルまでの前記同一配線上の長さで規定されるメモリセル配線長と、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向に応じて、書き換え対象の前記複数のメモリセルの書き換え順序を決定し、決定した書き換え順序に基づいて前記データ書き換えを行うことを第１の特徴とする。

上記第１の特徴のデータ書き換え方法によれば、メモリセルアレイ中の同一行または同一列の複数のメモリセルに対してデータを順番に書き換える場合において、従来のように行アドレス或いは列アドレスの昇順或いは降順に従って単純にワード線やビット線を変化させるのではなく、書き換え対象となっているメモリセルのメモリセル配線長と電気抵抗の増減方向に応じて書き換え順序が決定されるため、書き換え対象となっているメモリセルと同じワード線或いはビット線上の非選択メモリセルの抵抗状態に依存して決定する同じワード線或いはビット線の回り込み電流と、メモリセル配線長によって決定される配線抵抗の関係を、ワード線或いはビット線上の電圧降下に対して一方が大きく寄与する場合に他方は大きく寄与しない関係に書き換え順序を決定することができ、これにより、メモリセルのワード線或いはビット線上の位置によって電圧降下のバラツキを抑制することができ、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記第１の特徴のデータ書き換え方法は、更に、書き換え対象の複数の前記メモリセルの内の前記電気抵抗の増減方向が同じで書き換え順序の異なる２つの前記メモリセル間において、夫々の前記メモリセル配線長と、夫々の書き換え時における前記同一配線上の他の全ての前記メモリセルの内の高抵抗状態にある前記メモリセルの数との関係が、前記メモリセル配線長の長い方が、高抵抗状態にある前記メモリセルの数が多くなるように、書き換え対象の前記複数のメモリセルの書き換え順序を決定することを第２の特徴とする。

上記第２の特徴のデータ書き換え方法によれば、前記電気抵抗の増減方向が同じで書き換え順序の異なる任意の２つの前記メモリセル間において、メモリセルのワード線或いはビット線上の位置に依存する電圧降下のバラツキが抑制されるため、書き換え対象の複数の前記メモリセルに対しても同様に電圧降下のバラツキが抑制され、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記第１または第２の特徴のデータ書き換え方法は、更に、前記同一配線上に前記接続点が複数存在する場合は、前記複数の接続点から書き換え対象の前記メモリセルまでの前記同一配線上の長さの内の最短の長さを、前記メモリセル配線長として用いて、書き換え対象の前記複数のメモリセルの書き換え順序を決定することを第３の特徴とする。

上記第３の特徴のデータ書き換え方法によれば、１本のワード線上、または、１本のビット線上に複数の接続点が設けられている場合、例えば、各ワード線、各ビット線の両端に接続点が設けられている場合において、上記第１の特徴のデータ書き換え方法の作用効果を奏することができる。

上記何れかの特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在する場合は、電気抵抗が増大する第１のメモリセル群に対し、電気抵抗が減少する第２のメモリセル群より先に前記データ書き換えを行うことを第４の特徴とする。

上記第４の特徴のデータ書き換え方法によれば、データ書き換えによって同じワード線またはビット線に接続するメモリセルの抵抗値が高抵抗状態のメモリセル数とメモリセルの抵抗値が低抵抗状態のメモリセル数が変化する可能性があるが、第１のメモリセル群に対する書き換えを先に行うことで、第１のメモリセル群に対する連続的な書き換え動作において、高抵抗状態のメモリセル数が増加し、低抵抗状態のメモリセル数が減少するため、非選択メモリセルを介して流れる回り込み電流は順次減少し、第２のメモリセル群に対する連続的な書き換え動作において、低抵抗状態のメモリセル数が増加し、高抵抗状態のメモリセル数が減少して、一旦減少した回り込み電流が順次増加するという履歴を辿ることになる。従って、一連の書き換え動作において、回り込み電流を減少方向に抑制できるため、ワード線或いはビット線上の電圧降下を抑制でき、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記何れかの特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在する場合において、電気抵抗が増大する第１のメモリセル群に対しては、前記メモリセル配線長の短いメモリセルから順に前記データ書き換えを行い、電気抵抗が減少する第２のメモリセル群に対しては、前記メモリセル配線長の長いメモリセルから順に前記データ書き換えを行うことを第５の特徴とする。

上記第５の特徴のデータ書き換え方法によれば、電気抵抗が増大する第１のメモリセル群に対しては、メモリセル配線長によって決定される配線抵抗の影響の大きいメモリセルほど、書き込み順序が後になって抵抗値が高抵抗状態となった非選択メモリセル数が多くなり回り込み電流が減少するので、配線抵抗の影響と回り込み電流の減少が相殺されて、メモリセルのワード線或いはビット線上の位置による電圧降下のバラツキが抑制され、更に、電気抵抗が減少する第２のメモリセル群に対しては、メモリセル配線長によって決定される配線抵抗の影響の大きいメモリセルほど、書き込み順序が先になって抵抗値が低抵抗状態となった非選択メモリセル数が少ないため回り込み電流の増加が抑制されるので、配線抵抗の影響と回り込み電流の増加の抑制が相殺されて、メモリセルのワード線或いはビット線上の位置による電圧降下のバラツキが抑制される。従って、一連の書き換え動作を通して、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少し、或いは増加するのを抑制して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記何れかの特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルが、全て前記データ書き換えによって電気抵抗が増大する場合は、前記メモリセル配線長の短いメモリセルから順に前記データ書き換えを行うことを第６の特徴とする。

上記第６の特徴のデータ書き換え方法によれば、メモリセル配線長によって決定される配線抵抗の影響の大きいメモリセルほど、書き込み順序が後になって抵抗値が高抵抗状態となった非選択メモリセル数が多くなり回り込み電流が減少するので、配線抵抗の影響と回り込み電流の減少が相殺されて、メモリセルのワード線或いはビット線上の位置による電圧降下のバラツキが抑制される。従って、一連の書き換え動作を通して、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少し、書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記何れか特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルが、全て前記データ書き換えによって電気抵抗が減少する場合は、前記メモリセル配線長の長いメモリセルから順に前記データ書き換えを行うことを第７の特徴とする。

上記第７の特徴のデータ書き換え方法によれば、メモリセル配線長によって決定される配線抵抗の影響の大きいメモリセルほど、書き込み順序が先になって抵抗値が低抵抗状態となった非選択メモリセル数が少ないため回り込み電流の増加が抑制されるので、配線抵抗の影響と回り込み電流の増加の抑制が相殺されて、メモリセルのワード線或いはビット線上の位置による電圧降下のバラツキが抑制される。従って、一連の書き換え動作を通して、書き換え対象のメモリセルを流れる書き込み電流または消去電流が増加するを抑制して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記何れかの特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルの書き換え前と書き換え後のデータを前記メモリセル毎に比較して、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在するかを判定して、書き換え対象の前記複数のメモリセルを電気抵抗が増大する第１のメモリセル群と電気抵抗が減少する第２のメモリセル群に分類することを第８の特徴とする。

上記第８の特徴のデータ書き換え方法によれば、第１のメモリセル群と第２のメモリセル群を適切に分類することができるので、第１のメモリセル群と第２のメモリセル群の夫々に応じた適切な書き換え順序を決定して、上記第１の特徴のデータ書き換え方法の作用効果を奏することができる。

上記何れかの特徴のデータ書き換え方法は、更に、書き換え対象の前記複数のメモリセルの書き換え前と書き換え後のデータを前記メモリセル毎に比較して、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向を判定することを第９の特徴とする。

上記第９の特徴のデータ書き換え方法によれば、各メモリセルの電気抵抗の増減方向を判定することで、各メモリセルの電気抵抗の増減方向に応じた適切な書き換え順序を決定して、上記第１の特徴のデータ書き換え方法の作用効果を奏することができる。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの各一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの各他端側を共通の前記ビット線に接続してなるメモリセルアレイと、前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択し、前記選択ワード線と選択されなかった非選択ワード線に、選択ワード線電圧と非選択ワード線電圧を各別に印加するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択し、前記選択ビット線と選択されなかった非選択ビット線に、選択ビット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路と、前記ワード線選択回路と前記ビット線選択回路の動作を制御する制御回路と、を備えてなり、前記制御回路が、前記メモリセルアレイ中の同一行の複数の前記メモリセルに対してデータを順番に書き換える場合に、上記第１乃至第７の何れかの特徴のデータ書き換え方法に規定された書き換え順序の決定方法で、前記ビット線選択回路を前記書き換え用電圧印加回路として、書き換え対象の前記複数のメモリセルの書き換え順序を決定して、決定した書き換え順序に基づいて前記ビット線選択回路による前記ビット線の選択を制御することを第１の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置は、更に、前記制御回路が、前記メモリセルアレイ中の同一列の複数の前記メモリセルに対してデータを順番に書き換える場合に、上記第１乃至第７の何れかの特徴のデータ書き換え方法に規定された書き換え順序の決定方法で、前記ワード線選択回路を前記書き換え用電圧印加回路として、書き換え対象の前記複数のメモリセルの書き換え順序を決定して、決定した書き換え順序に基づいて前記ワード線選択回路による前記ワード線の選択を制御することを第２の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置によれば、メモリセルアレイ中の同一行または同一列の複数のメモリセルに対してデータを順番に書き換える場合において、従来のように行アドレス或いは列アドレスの昇順或いは降順に従って単純にワード線やビット線を変化させるのではなく、制御回路が書き換え対象となっているメモリセルのメモリセル配線長と電気抵抗の増減方向に応じて書き換え順序を決定するため、書き換え対象となっているメモリセルと同じワード線或いはビット線上の非選択メモリセルの抵抗状態に依存して決定する同じワード線或いはビット線の回り込み電流と、メモリセル配線長によって決定される配線抵抗の関係を、ワード線或いはビット線上の電圧降下に対して一方が大きく寄与する場合に他方は大きく寄与しない関係に書き換え順序を決定することができ、これにより、メモリセルのワード線或いはビット線上の位置によって電圧降下のバラツキを抑制することができ、書き換え対象のメモリセルを流れる書き込み電流または消去電流が減少して書き込み或いは消去時間が極端に遅くなるのを防止できる。

上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、書き換え対象の前記複数のメモリセルの書き換え後の期待値データを記憶するバッファメモリを備え、前記制御回路が、書き換え対象の前記複数のメモリセルの書き換え前のデータを読み出して、前記バッファメモリに記憶された期待値データと前記書き換え前のデータを前記メモリセル毎に比較して、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在するかを判定することを第３の特徴とする。

上記第３の特徴の不揮発性半導体記憶装置、データ書き換えによって電気抵抗が増大するメモリセル群と電気抵抗が減少するメモリセル群を適切に分類することができるので、当該２つのメモリセル群の夫々に応じた適切な書き換え順序を決定して、上記第１または第２の特徴の不揮発性半導体記憶装置の作用効果を奏することができる。

上記何れかの特徴の不揮発性半導体記憶装置は、更に、書き換え対象の前記複数のメモリセルの書き換え後の期待値データを記憶するバッファメモリを備え、前記制御回路が、書き換え対象の前記複数のメモリセルの書き換え前のデータを読み出して、前記バッファメモリに記憶された期待値データと前記書き換え前のデータを前記メモリセル毎に比較して、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向を判定することを第４の特徴とする。

上記第４の特徴の不揮発性半導体記憶装置によれば、各メモリセルの電気抵抗の増減方向を判定することで、各メモリセルの電気抵抗の増減方向に応じた適切な書き換え順序を決定して、上記第１または第２の特徴の不揮発性半導体記憶装置の作用効果を奏することができる。

上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、遷移金属酸化物を有する可変抵抗材料を用いて形成されていることを第５の特徴とする。

上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、カルコゲナイドを有する可変抵抗材料を用いて形成されていることを第６の特徴とする。

上記第１または第２の特徴の不揮発性半導体記憶装置によれば、上記可変抵抗材料を用いて、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子が具体的に実現でき、上記第１または第２の特徴の作用効果を奏する不揮発性半導体記憶装置を提供することができる。

以下、本発明に係るデータ書き換え方法（以下、適宜「本発明方法」と略称する。）、及び、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
先ず、本発明方法によるデータの書き換えの対象となるメモリセルアレイについて説明する。メモリセルアレイは、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。

更に詳細には、メモリセルアレイは、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。尚、本実施形態におけるメモリセルとしては、可変抵抗素子の両端に電気的ストレス（書き込み電圧パルスと消去電圧パルス）が印加されることで、可変抵抗素子の電気抵抗が変化することにより、記憶データの書き換え（書き込み及び消去）が可能に構成されているものを想定する。

図１に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す斜視図である。図１では、メモリセルアレイ１１は４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３の交点にメモリセルＭが挟持されている。図２に、ビット線ＢＬの延伸方向に平行な垂直断面でのメモリセルの断面図を示す。メモリセルＭとして、例えば、電気的ストレスによって抵抗変化するＰＣＭＯ、ＮｉＯ、ＴｉＯ等の遷移金属酸化物の可変抵抗体２０、或いは、ゲルマニウム・アンチモン・テルル系合金（ＧｅＳｂＴｅ）等のカルコゲナイド（カルコゲン化合物）の可変抵抗体２０を備えた２端子構造の可変抵抗素子からなるメモリセル等が想定される。図２に示す断面構造では、ビット線ＢＬとワード線ＷＬが、可変抵抗体２０を挟持するメモリセル電極となっており、可変抵抗素子は可変抵抗体２０が２つの電極間に挟持された３層構造となっている。

クロスポイント型のメモリセルアレイ１１は、図１に示す例では、メモリセルＭの上側の配線がビット線ＢＬで下側の配線がワード線ＷＬとなっているが、ビット線ＢＬとワード線ＷＬはメモリセルＭの選択方向が異なるだけで、上側の配線をワード線ＷＬとし、下側の配線をビット線ＢＬとしても構わない。従って、以下の説明では、１本のワード線ＷＬに接続するメモリセルを対象として連続的に書き換え動作を行う場合を想定して説明するが、連続的な書き換えの対象となるメモリセルは同じビット線ＢＬに接続するメモリセルであっても構わない。

以下の説明では、メモリセルの抵抗値を低抵抗状態から高抵抗状態に変化させることを書き込みと規定し、逆に、メモリセルの抵抗値を高抵抗状態から低抵抗状態に変化させることを消去と規定する。また、書き換え対象のメモリセルに接続する選択ワード線または選択ビット線に印加する書き込み電圧または消去電圧をＶｐｐとする。

以下、本発明方法の基本的な考え方について説明する。図１０に、書き換えの対象となる１本のワード線ＷＬに接続するメモリセル群を示す。この例では、選択ワード線ＷＬに８個のメモリセルＭ１〜Ｍ８が接続されている。選択ワード線ＷＬには、区間配線抵抗ΔＲ_ＷＬが各メモリセル間に分布定数的に存在する。また、選択ワード線ＷＬに書き込み電圧Ｖｐｐを印加する始点となるコンタクトＣが、選択ワード線ＷＬの右端に設けられている。ここで、コンタクトＣは、選択ワード線ＷＬに書き込み電圧Ｖｐｐを印加する書き換え用電圧印加回路と選択ワード線ＷＬとの間の電気的な接続点であり、電気的な接続点である限りにおいて、必ずしも、選択ワード線ＷＬと書き換え用電圧印加回路が直接接続している必要はない。例えば、書き換え用電圧印加回路から延伸した低抵抗材料の配線等と選択ワード線ＷＬがコンタクトＣによって電気的に接続する形態であってもよい。

ここで、図１１（Ａ）に、各メモリセルＭｉ（ｉ＝１〜８）のメモリセル位置（ｉ）と、選択ワード線ＷＬの各メモリセル位置とコンタクトＣ間の配線抵抗Ｒ_ＷＬ（ｉ）の関係を示す。尚、各配線抵抗Ｒ_ＷＬ（ｉ）は、各メモリセル位置とコンタクトＣ間の配線長（メモリセル配線長に相当）に単位配線長当たりの配線抵抗を乗じた値となり、各メモリセル位置とコンタクトＣ間に分布する区間配線抵抗ΔＲ_ＷＬの合計で表される。図１１（Ａ）に示すように、コンタクトＣに最も近いメモリセルＭ８の配線抵抗Ｒ_ＷＬ（８）が最小で、コンタクトＣから最も遠いメモリセルＭ１の配線抵抗Ｒ_ＷＬ（１）が最大である。

ここで、配線抵抗が最大のメモリセルＭ１を書き込む時に、非選択メモリセルのリーク電流の合計（回り込み電流）Ｉ_ＬＥＡＫが大きいと、メモリセルＭ１とコンタクトＣ間の電圧降下が大きくなって、メモリセルＭ１に印加される正味の書き込み電圧が低下し、メモリセルＭ１を流れる書き込み電流が減少して書き込み時間が長くなる。

そこで、図１１（Ａ）に示すように、各メモリセルの書き換え動作時の非選択メモリセルのリーク電流の合計Ｉ_ＬＥＡＫが、配線抵抗Ｒ_ＷＬ（ｉ）の大きいメモリセルＭｉほど低くなる関係、つまり、メモリセルＭ１でリーク電流Ｉ_ＬＥＡＫを最小とし、メモリセルＭ８でリーク電流Ｉ_ＬＥＡＫを最大となる関係にすることで、書き換え時間の増大を防ぐことができる。

ここで、リーク電流の合計Ｉ_ＬＥＡＫとメモリセルの抵抗値が高抵抗状態の非選択メモリセルの数Ｎ_{ＨＣＥＬＬ}との関係は、数Ｎ_{ＨＣＥＬＬ}が大きい程、リーク電流の合計Ｉ_ＬＥＡＫは小さくなる関係にあるため、図１１（Ｂ）に示すような関係となる。つまり、図１１（Ｃ）に示すように、書き換えの対象となる１本のワード線ＷＬに接続するメモリセル群の内の１つの書き換え動作時の選択メモリセルＭｉの配線抵抗Ｒ_ＷＬ（ｉ）と、数Ｎ_{ＨＣＥＬＬ}とは正の相関関係となる。従って、書き換え順序の異なる２つのメモリセルＭｉとＭｊ間において、夫々のメモリセル配線長に比例する配線抵抗Ｒ_ＷＬ（ｉ）、Ｒ_ＷＬ（ｊ）と、夫々の書き換え時における同一ワード線ＷＬ上の他の全ての非選択メモリセルの内の高抵抗状態にあるメモリセル数Ｎ_{ＨＣＥＬＬ}との関係が、メモリセル配線長の長い方、つまり、配線抵抗Ｒ_ＷＬ（ｉ）、Ｒ_ＷＬ（ｊ）の大きい方が、メモリセル数Ｎ_{ＨＣＥＬＬ}が大きくなるように書き換え順序を決めて、その書き換え順序で書き換えを行うことで、メモリセルＭ１に印加される正味の書き込み電圧の変動を抑制でき、書き換え時間の増大を防ぐことができる。

次に、図１０に示す８つのメモリセルＭ１〜Ｍ８に、８ビットデータを記憶させる場合を想定して、本発明方法における書き換え順序の決定方法について説明する。メモリセル当たり１ビットデータを記憶させる。図１２に、４通りのデータ書き換え例（ケース１〜４）を示す。図中、Ｌはメモリセルの抵抗値が低抵抗状態であることを示し、Ｈはメモリセルの抵抗値が高抵抗状態であることを示し、Ｗは書き換え動作が書き込みであることを示し、Ｅは書き換え動作が消去であることを示している。尚、何れのケースも書き換え後の期待値データは“ＬＨＬＨＬＨＬＨ”である。

図１２のケース１では、メモリセルＭ１〜Ｍ８の初期状態でのデータパターンが全ビット低抵抗状態Ｌであり、４つのメモリセルＭ８，Ｍ６，Ｍ４，Ｍ２に対して、その記載順に書き込みＷが実行される。ここで、４つのメモリセルＭ８，Ｍ６，Ｍ４，Ｍ２の配線抵抗Ｒ_ＷＬ（ｉ）と高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}は、以下の数１に示すようになる。

（数１）
メモリセルＭ８： Ｒ_ＷＬ（８）＝１×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝０
メモリセルＭ６： Ｒ_ＷＬ（６）＝３×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝１
メモリセルＭ４： Ｒ_ＷＬ（４）＝５×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝２
メモリセルＭ２： Ｒ_ＷＬ（２）＝７×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝３

従って、メモリセルＭ８，Ｍ６，Ｍ４，Ｍ２の順に、つまり、メモリセル配線長の短いメモリセルから順に書き込むことで、図１１（Ｃ）に示す配線抵抗Ｒ_ＷＬ（ｉ）と数Ｎ_{ＨＣＥＬＬ}の間の正の相関関係が維持され、メモリセルＭ８，Ｍ６，Ｍ４，Ｍ２に夫々印加される正味の書き込み電圧の変動を抑制でき、書き換え時間の増大を防ぐことができる。

図１２のケース２では、メモリセルＭ１〜Ｍ８の初期状態でのデータパターンが全ビット高抵抗状態Ｈであり、４つのメモリセルＭ１，Ｍ３，Ｍ５，Ｍ７に対して、その記載順に消去Ｅが実行される。ここで、４つのメモリセルＭ１，Ｍ３，Ｍ５，Ｍ７の配線抵抗Ｒ_ＷＬ（ｉ）と高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}は、以下の数２に示すようになる。

（数２）
メモリセルＭ１： Ｒ_ＷＬ（１）＝８×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝７
メモリセルＭ３： Ｒ_ＷＬ（３）＝６×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝６
メモリセルＭ５： Ｒ_ＷＬ（５）＝４×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝５
メモリセルＭ７： Ｒ_ＷＬ（７）＝２×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝４

従って、メモリセルＭ１，Ｍ３，Ｍ５，Ｍ７の順に、つまり、メモリセル配線長の長いメモリセルから順に消去することで、図１１（Ｃ）に示す配線抵抗Ｒ_ＷＬ（ｉ）と数Ｎ_{ＨＣＥＬＬ}の間の正の相関関係が維持され、メモリセルＭ１，Ｍ３，Ｍ５，Ｍ７に夫々印加される正味の消去電圧の変動を抑制でき、書き換え時間の増大を防ぐことができる。

図１２のケース３では、メモリセルＭ１〜Ｍ８の初期状態でのデータパターンが“ＨＬＨＬＨＬＨＬ”であり、４つのメモリセルＭ８，Ｍ６，Ｍ４，Ｍ２に対して、その記載順に先ず書き込みＷを実行して、図１２のケース２の初期状態と同じ全ビット高抵抗状態Ｈの中間データを生成し、次に、４つのメモリセルＭ１，Ｍ３，Ｍ５，Ｍ７に対して、その記載順に消去Ｅが実行される。ここで、４つのメモリセルＭ８，Ｍ６，Ｍ４，Ｍ２の配線抵抗Ｒ_ＷＬ（ｉ）と高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}は、以下の数３に示すようになる。また、４つのメモリセルＭ１，Ｍ３，Ｍ５，Ｍ７の配線抵抗Ｒ_ＷＬ（ｉ）と高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}は、以下の数４（数２と同じ）に示す通りである。

（数３）
メモリセルＭ８： Ｒ_ＷＬ（８）＝１×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝４
メモリセルＭ６： Ｒ_ＷＬ（６）＝３×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝５
メモリセルＭ４： Ｒ_ＷＬ（４）＝５×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝６
メモリセルＭ２： Ｒ_ＷＬ（２）＝７×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝７

（数４）
メモリセルＭ１： Ｒ_ＷＬ（１）＝８×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝７
メモリセルＭ３： Ｒ_ＷＬ（３）＝６×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝６
メモリセルＭ５： Ｒ_ＷＬ（５）＝４×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝５
メモリセルＭ７： Ｒ_ＷＬ（７）＝２×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝４

従って、メモリセルＭ８，Ｍ６，Ｍ４，Ｍ２の順に、つまり、メモリセル配線長の短いメモリセルから順に書き込み、その後で、メモリセルＭ１，Ｍ３，Ｍ５，Ｍ７の順に、つまり、メモリセル配線長の長いメモリセルから順に消去することで、図１１（Ｃ）に示す配線抵抗Ｒ_ＷＬ（ｉ）と数Ｎ_{ＨＣＥＬＬ}の間の関係が、書き込み動作及び消去動作の夫々において正の相関関係となり、メモリセルＭ８，Ｍ６，Ｍ４，Ｍ２に夫々印加される正味の書き込み電圧、及び、メモリセルＭ１，Ｍ３，Ｍ５，Ｍ７に夫々印加される正味の消去電圧の変動を抑制でき、書き換え時間の増大を防ぐことができる。また、消去動作より先に書き込みを実行することで、一連の書き換え動作中の高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}を大きく維持できるため、回り込み電流を抑制でき、書き換え時間の増大をより効果的に防ぐことができる。

図１２のケース４では、メモリセルＭ１〜Ｍ８の初期状態でのデータパターンが“ＬＬＬＬＨＨＨＨ”であり、２つのメモリセルＭ４，Ｍ２に対して、その記載順に先ず書き込みＷを実行して、中間データ“ＬＨＬＨＨＨＨＨ”を生成し、次に、２つのメモリセルＭ５，Ｍ７に対して、その記載順に消去Ｅが実行される。ここで、４つのメモリセルＭ４，Ｍ２，Ｍ５，Ｍ７の配線抵抗Ｒ_ＷＬ（ｉ）と高抵抗状態にある非選択メモリセル数Ｎ_{ＨＣＥＬＬ}は、以下の数５に示すようになる。

（数５）
メモリセルＭ４： Ｒ_ＷＬ（４）＝５×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝４
メモリセルＭ２： Ｒ_ＷＬ（２）＝７×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝５
メモリセルＭ５： Ｒ_ＷＬ（５）＝４×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝５
メモリセルＭ７： Ｒ_ＷＬ（７）＝２×ΔＲ_ＷＬ， Ｎ_{ＨＣＥＬＬ}＝４

従って、メモリセルＭ４，Ｍ２の順に、つまり、メモリセル配線長の短いメモリセルから順に書き込み、その後で、メモリセルＭ５，Ｍ７の順に、つまり、メモリセル配線長の長いメモリセルから順に消去することで、図１１（Ｃ）に示す配線抵抗Ｒ_ＷＬ（ｉ）と数Ｎ_{ＨＣＥＬＬ}の間の関係が、書き込み動作及び消去動作の夫々において正の相関関係となり、メモリセルＭ４，Ｍ２に夫々印加される正味の書き込み電圧、及び、メモリセルＭ５，Ｍ７に夫々印加される正味の消去電圧の変動を抑制でき、書き換え時間の増大を防ぐことができる。

上記のケース３及びケース４では、初期状態でのデータパターンを予め読み出し、書き換え後の期待値データ“ＬＨＬＨＬＨＬＨ”と比較して、その比較結果に基づいて、書き込み対象のメモリセル群と消去対象のメモリセル群の分類を行ったが、期待値データ“ＬＨＬＨＬＨＬＨ”の各ビット抵抗状態だけで、書き込み対象のメモリセル群と消去対象のメモリセル群の分類を行っても構わない。この場合、ケース４において、ケース３と同様に、４つのメモリセルＭ８，Ｍ６，Ｍ４，Ｍ２が書き込み対象となり、４つのメモリセルＭ１，Ｍ３，Ｍ５，Ｍ７が消去対象となる。但し、実際の書き込み、消去動作においては、メモリセルＭ８，Ｍ６については既に書き込み状態にあり、また、メモリセルＭ１，Ｍ３については既に消去状態にあるので、書き換え動作の前に検証動作を行うことで、不要な書き換え動作を回避できる。

次に、本発明方法による１本のワード線ＷＬに接続するメモリセル群に対する連続的な書き換え動作の処理手順を、図１３に示すフローチャートを参照して説明する。

先ず、全体的な流れとしては、図１３（Ａ）に示すように、外部より書き換え後の期待値データの入力があり（ステップ＃１）、入力された期待値データの書き換え順序を決定する（ステップ＃２）。次に、実際に決定された書き換え順序に従い、先ず、書き込み対象のメモリセルに対して書き込みを行い（ステップ＃３）、書き込みが完了後に、決定された書き換え順序に従い、消去対象のメモリセルに対して消去を行い（ステップ＃４）、終了となる。ここで、期待値データの入力には、期待値データの先頭アドレスとデータ量、或いは、期待値データの先頭アドレスと最終アドレスの入力が含まれる。また、書き換え順序は、書き換え対象のワード線のコンタクトの位置に応じて、書き込み動作と消去動作の別に決定される。尚、実際の書き込み対象となるメモリセルの特定は、期待値データと初期状態のデータパターンによって決定される。

図１３（Ｂ）に、書き換え順序の決定処理手順（ステップ＃２）の詳細を示す。

先ず、書き換えシーケンス（「上書き」または「スキップ」の何れか）が選択され（ステップ＃１１）、上書きシーケンスの場合は、期待値データのＨデータ（メモリセルの抵抗値が高抵抗状態）を書き込みビットと定義し、Ｌデータ（メモリセルの抵抗値が低抵抗状態）を消去ビットと定義する（ステップ＃１２）。

一方、スキップシーケンスの場合は、書き換え対象の全メモリセルの書き換え前の記憶データを読み出し、初期状態のデータパターンを確認する（ステップ＃１３）。次に、期待値データと初期状態のデータパターンの比較を行い（ステップ＃１４）、期待値データと初期状態のデータパターンの差があるビット（メモリセル）を抽出し、抽出されたビットの中で、期待値データのＨデータを書き込みビットと定義し、Ｌデータを消去ビットと定義する（ステップ＃１５）。

次に、書き換え対象のワード線のコンタクトの位置を確認する（ステップ＃１６）。書き込み動作時には、同一ワード線に接続される複数のメモリセルの内、コンタクトに近いメモリセルから、遠いメモリセルへ順番に書き込みを行うように、書き込み順序を決定し、書き込み動作に続く消去動作時には、同一ワード線に接続される複数のメモリセルの内、コンタクトから遠いメモリセルから、近いメモリセルへ順番に消去を行うよう、消去順序を決定する。

具体的には、書き換え対象のワード線の右端にコンタクトがある場合は、右端から順番に書き込みを行うよう書き込み順序を決定し（ステップ＃１７）、左端から順番に消去を行うように消去順序を決定する（ステップ＃１８）。

また、書き換え対象のワード線の左端にコンタクトがある場合、左端から順番に書き込みを行うよう書き込み順序を決定し（ステップ＃１９）、右端から順番に消去を行うように消去順序を決定する（ステップ＃２０）。

更に、書き換え対象のワード線の両端に夫々コンタクトがある場合、両端から順番に書き込みを行うよう書き込み順序を決定し（ステップ＃２１）、中央から順番に消去を行うように消去順序を決定する（ステップ＃２２）。

尚、ステップ＃１６以降の処理手順では、実際のメモリセルアレイにおいて、ワード線のコンタクト位置が、ワード線の行アドレスに応じて右端にある場合と左端にある場合の２通りである場合は、ステップ＃２１と＃２２の処理は不要となる。また、ワード線のコンタクト位置が、ワード線の行アドレスに関係なく右端と左端の両方にある場合は、ステップ＃１６の確認、及び、ステップ＃１７〜＃２０の処理は不要となる。

尚、ステップ＃２の書き換え順序の決定処理は、ステップ＃３の書き込み動作のための書き込み順序の決定はステップ＃３の書き込み動作と同時並行的に行い、ステップ＃４の消去動作のための消去順序の決定はステップ＃４の消去動作と同時並行的に行うようにしてもよい。

〈実施例１〉
次に、ワード線のコンタクトＣの位置が、図６に示すように、ワード線の行アドレスに応じて右端にある場合と左端にある場合の２通りであるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。ワード線のコンタクト位置は、具体的には、偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４・・・についてはワード線の右端にあり、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５・・・についてはワード線の左端にある。尚、図６に示すようなコンタクトＣの配置となる理由は、発明が解決しようとする課題の欄で既に説明した通りである。以下、書き換え前の初期状態において全メモリセルの抵抗値が低抵抗状態（消去状態）に制御されたメモリセルアレイを想定して、順次書き込みを実行する場合について説明する。

本発明方法によれば、図１４に示すように、書き込みのための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最上位の列アドレスで指定されるビット線ＢＬｎを選択して、ワード線ＷＬ０とビット線ＢＬｎに接続するメモリセルＭ０ｎに対してデータを書き込む。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを減少させてビット線ＢＬ１〜ＢＬｎを逆順に選択して、メモリセルＭ０ｎ−１、Ｍ０ｎ−２、・・・、Ｍ００に対してデータを順番に書き込む。ワード線ＷＬ０に接続する全メモリセルに対してデータの書き込みが終了すると、行アドレスを１つ増加してワード線ＷＬ１を選択し、列アドレスを最下位の列アドレスを維持してビット線ＢＬ０を選択して、ワード線ＷＬ１とビット線ＢＬ０に接続するメモリセルＭ１０に対してデータを書き込み、同じ要領で、ワード線ＷＬ１を選択したまま、列アドレスを増加させてビット線ＢＬ１〜ＢＬｎを順次選択して、メモリセルＭ１１、Ｍ１２、・・・、Ｍ１ｎに対してデータを順番に書き込む。ワード線ＷＬ１に接続する全メモリセルに対してデータの書き込みが終了すると、以後同様の要領で、行アドレスを１つずつ増加して、偶数番目のワード線ＷＬｉに対しては、列アドレスを最上位の列アドレスから減少させてビット線ＢＬ０〜ＢＬｎを逆順に選択して、メモリセルＭｉｎ、Ｍｉｎ−１、・・・、Ｍｉ０に対してデータを順番に書き込み、奇数番目のワード線ＷＬｊに対しては、列アドレスを最下位の列アドレスから増加させてビット線ＢＬ０〜ＢＬｎを順次選択して、メモリセルＭｊ０、Ｍｊ１、・・・、Ｍｊｎに対してデータを順番に書き込み、ワード線ＷＬ２〜ＷＬｎに接続する全メモリセルに対して順次データの書き込みを行う。

尚、各メモリセルへの書き込み動作では、選択ワード線に書き込み電圧Ｖｐｐ、非選択ワード線に書き込み電圧Ｖｐｐの２分の１の中間電圧Ｖｐｐ／２、選択ビット線に接地電圧Ｖｓｓ、非選択ビット線に上記中間電圧Ｖｐｐ／２を、夫々印加する。その結果、選択メモリセルの両端には書き込み電圧Ｖｐｐが、選択ビット線及び選択ワード線に接続する非選択メモリセルには、中間電圧Ｖｐｐ／２が夫々印加され、その他の非選択メモリセルには、電圧が印加されない。ここで、メモリセルの書き込みに必要な書き込み電圧（絶対値）の下限値を中間電圧Ｖｐｐ／２（絶対値）より高くなるように設定することで、中間電圧Ｖｐｐ／２の印加される非選択メモリセルへの書き込みを抑止できる。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣに近いメモリセルから遠いメモリセルへ順番に書き込みを行うことにより、ワード線のコンタクトＣから遠方端側に位置するワード線の配線抵抗の高いメモリセルにデータを書き込む場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの書き込み電流の低下を抑えることができ、書き込み時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの書き込み時間のバラツキを低減でき、書き込み後の抵抗値の制御が容易となる。

〈実施例２〉
次に、ワード線のコンタクトＣの位置が、図１５に示すように、ワード線の行アドレスに関係なく右端と左端の両方にあるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。尚、図１５に示すようなコンタクトＣの配置は、コンタクトパッドのレイアウトを工夫、或いは、ワード線の配線間隔を広げることで実現可能である。以下、書き換え前の初期状態において全メモリセルの抵抗値が低抵抗状態（消去状態）に制御されたメモリセルアレイを想定して、順次書き込みを実行する場合について説明する。

本発明方法によれば、図１６に示すように、書き込みのための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最下位の列アドレスで指定されるビット線ＢＬ０を選択して、ワード線ＷＬ０とビット線ＢＬ０に接続するメモリセルＭ００に対してデータを書き込む。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスをｎ増加させて最上位の列アドレスで指定されるビット線ＢＬｎを選択して、ワード線ＷＬ０とビット線ＢＬｎに接続するメモリセルＭ０ｎに対してデータを書き込む。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを（ｎ−１）減少させてビット線ＢＬ１を選択して、ワード線ＷＬ０とビット線ＢＬ１に接続するメモリセルＭ０１に対してデータを書き込む。引き続き、列アドレスを（ｎ−２）増加させてビット線ＢＬｎ−１を選択して、ワード線ＷＬ０とビット線ＢＬｎ−１に接続するメモリセルＭ０ｎ−１に対してデータを書き込む。以後同じ要領で、ワード線ＷＬ０を選択したまま、列アドレスの減少と増加を減少幅と増加幅を順次狭めながら、ワード線ＷＬ０の中央のビット線に向かって両端から交互にビット線を選択して、ワード線の両端から交互に位置するメモリセルＭ０２、Ｍ０ｎ−２、Ｍ０３、Ｍ０ｎ−３、・・・に対してデータを書き込む。ワード線ＷＬ０に接続する全メモリセルに対してデータの書き込みが終了すると、行アドレスを１つ増加してワード線ＷＬ１を選択し、ワード線ＷＬ０と全く同じ要領で、最下位の列アドレスから順に列アドレスの増加と減少を増加幅と減少幅を順次狭めながら、これらの列アドレスで指定されるビット線をワード線ＷＬ１の両端から交互に選択し、メモリセルＭ１０、Ｍ１ｎ、Ｍ１１、Ｍ１ｎ−１、Ｍ１２、Ｍ１ｎ−２、・・・に対してデータを順番に書き込む。以後同様の要領で、行アドレスを１つずつ増加して、ワード線ＷＬ２〜ＷＬｎに接続する全メモリセルに対して順次データの書き込みを行う。尚、各メモリセルの書き込み動作における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、上記実施例１と同じであるので、重複する説明は割愛する。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣに近い外側のメモリセルから、コンタクトＣから遠い中央のメモリセルへ順番に書き込みを行うことにより、ワード線のコンタクトＣから遠い中央に位置するワード線の配線抵抗の高いメモリセルにデータを書き込む場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの書き込み電流の低下を抑えることができ、書き込み時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの書き込み時間のバラツキを低減でき、書き込み後の抵抗値の制御が容易となる。

〈実施例３〉
次に、ワード線のコンタクトＣの位置が、図６に示すように、ワード線の行アドレスに応じて右端にある場合と左端にある場合の２通りであるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。ワード線のコンタクト位置は、具体的には、偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４・・・についてはワード線の右端にあり、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５・・・についてはワード線の左端にある。本実施例３では、書き換え前の初期状態において全メモリセルの抵抗値が高抵抗状態（書き込み状態）に制御されたメモリセルアレイを想定して、順次消去を実行する場合について説明する。

本発明方法によれば、図１７に示すように、消去のための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最下位の列アドレスで指定されるビット線ＢＬ０を選択して、ワード線ＷＬ０とビット線ＢＬ０に接続するメモリセルＭ００に対してデータを消去する。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを増加させてビット線ＢＬ１〜ＢＬｎを順次選択して、メモリセルＭ０１、Ｍ０２、・・・、Ｍ０ｎに対してデータを順番に消去する。ワード線ＷＬ０に接続する全メモリセルに対してデータの消去が終了すると、行アドレスを１つ増加してワード線ＷＬ１を選択し、列アドレスを最上位の列アドレスを維持してビット線ＢＬｎを選択して、ワード線ＷＬ１とビット線ＢＬｎに接続するメモリセルＭ１ｎに対してデータを消去する、同じ要領で、ワード線ＷＬ１を選択したまま、列アドレスを減少させてビット線ＢＬ１〜ＢＬｎを逆順に選択して、メモリセルＭ１ｎ−１、Ｍ１ｎ−２、・・・、Ｍ１０に対してデータを順番に消去する。ワード線ＷＬ１に接続する全メモリセルに対してデータの消去が終了すると、以後同様の要領で、行アドレスを１つずつ増加して、偶数番目のワード線ＷＬｉに対しては、列アドレスを最下位の列アドレスから増加させてビット線ＢＬ０〜ＢＬｎを順次選択して、メモリセルＭｉ０、Ｍｉ１、・・・、Ｍｉｎに対してデータを順番に消去し、奇数番目のワード線ＷＬｊに対しては、列アドレスを最上位の列アドレスから減少させてビット線ＢＬ０〜ＢＬｎを逆順に選択して、メモリセルＭｊｎ、Ｍｊｎ−１、・・・、Ｍｊ０に対してデータを順番に消去し、ワード線ＷＬ２〜ＷＬｎに接続する全メモリセルに対して順次データの消去を行う。

尚、各メモリセルへの消去動作では、選択ワード線に接地電圧Ｖｓｓ、非選択ワード線に消去電圧Ｖｐｐの２分の１の中間電圧Ｖｐｐ／２、選択ビット線に消去電圧Ｖｐｐ、非選択ビット線に上記中間電圧Ｖｐｐ／２を、夫々印加する。その結果、選択メモリセルの両端には消去電圧（−Ｖｐｐ）が、選択ビット線及び選択ワード線に接続する非選択メモリセルには、中間電圧（−Ｖｐｐ／２）が夫々印加され、その他の非選択メモリセルには、電圧が印加されない。ここで、メモリセルの消去に必要な消去電圧（絶対値）の下限値を中間電圧Ｖｐｐ／２（絶対値）より高くなるように設定することで、中間電圧（−Ｖｐｐ／２）の印加される非選択メモリセルの消去を抑止できる。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣから遠いメモリセルから近いメモリセルへ順番に消去を行うことにより、ワード線のコンタクトＣから遠方端側に位置するワード線の配線抵抗の高いメモリセルに対してデータを消去する場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの消去電流の低下を抑えることができ、消去時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの消去時間のバラツキを低減でき、消去後の抵抗値の制御が容易となる。

〈実施例４〉
次に、ワード線のコンタクトＣの位置が、図１５に示すように、ワード線の行アドレスに関係なく右端と左端の両方にあるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。本実施例４では、書き換え前の初期状態において全メモリセルの抵抗値が高抵抗状態（書き込み状態）に制御されたメモリセルアレイを想定して、順次消去を実行する場合について説明する。

本発明方法によれば、図１８に示すように、消去のための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、中間の列アドレス（ｎを奇数とした場合、ｍ＝（ｎ−１）／２）で指定されるビット線ＢＬｍを選択して、ワード線ＷＬ０とビット線ＢＬｍに接続するメモリセルＭ０ｍに対してデータを消去する。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを１だけ増加させて列アドレス（ｍ＋１）で指定されるビット線ＢＬｍ＋１を選択して、ワード線ＷＬ０とビット線ＢＬｍ＋１に接続するメモリセルＭ０ｍ＋１に対してデータを消去する。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを２減少させてビット線ＢＬｍ−１を選択して、ワード線ＷＬ０とビット線ＢＬｍ−１に接続するメモリセルＭ０ｍ−１に対してデータを消去する。引き続き、列アドレスを３増加させてビット線ＢＬｍ＋２を選択して、ワード線ＷＬ０とビット線ＢＬｍ＋２に接続するメモリセルＭ０ｍ＋２に対してデータを消去する。以後同じ要領で、ワード線ＷＬ０を選択したまま、列アドレスの減少と増加を減少幅と増加幅を順次広げながら、ワード線ＷＬ０の外側のビット線に向かって中央から交互にビット線を選択して、ワード線の中央から交互に位置するメモリセルＭ０ｍ−２、Ｍ０ｍ＋３、Ｍ０ｍ−３、Ｍ０ｍ＋４、・・・、Ｍ００、Ｍ０ｎに対してデータを消去する。ワード線ＷＬ０に接続する全メモリセルに対してデータの消去が終了すると、行アドレスを１つ増加してワード線ＷＬ１を選択し、ワード線ＷＬ０と全く同じ要領で、中間の列アドレスから順に列アドレスの増加と減少を増加幅と減少幅を順次広げながら、これらの列アドレスで指定されるビット線をワード線ＷＬ１の中央から交互に選択し、メモリセルＭ１ｍ、Ｍ１ｍ＋１、Ｍ１ｍ−１、Ｍ１ｍ＋２、Ｍ１ｍ−２、Ｍ１ｍ＋３、・・・、Ｍ１０、Ｍ１ｎに対してデータを順番に消去する。以後同様の要領で、行アドレスを１つずつ増加して、ワード線ＷＬ２〜ＷＬｎに接続する全メモリセルに対して順次データの消去を行う。尚、各メモリセルの消去動作における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、上記実施例３と同じであるので、重複する説明は割愛する。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣから遠い中央のメモリセルから、コンタクトＣに近い外側のメモリセルへ交互に消去を行うことにより、ワード線のコンタクトＣから遠い中央に位置するワード線の配線抵抗の高いメモリセルのデータを消去する場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの消去電流の低下を抑えることができ、消去時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの消去時間のバラツキを低減でき、消去後の抵抗値の制御が容易となる。

〈実施例５〉
次に、ワード線のコンタクトＣの位置が、図１９に示すように、ワード線の行アドレスに関係なく左端にあるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。以下、書き換え前の初期状態において全メモリセルの抵抗値が低抵抗状態（消去状態）に制御されたメモリセルアレイを想定して、順次書き込みを実行する場合について説明する。

本発明方法によれば、図２０に示すように、書き込みのための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最下位の列アドレスで指定されるビット線ＢＬ０を選択して、ワード線ＷＬ０とビット線ＢＬ０に接続するメモリセルＭ００に対してデータを書き込む。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを増加させてビット線ＢＬ１〜ＢＬｎを順次選択して、メモリセルＭ０１、Ｍ０２、・・・、Ｍ０ｎに対してデータを順番に書き込む。ワード線ＷＬ０に接続する全メモリセルに対してデータの書き込みが終了すると、以後同様の要領で、行アドレスを１つずつ増加して、ワード線ＷＬ１〜ＷＬｎに接続する全メモリセルに対して順次データの書き込みを行う。尚、各メモリセルの書き込み動作における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、上記実施例１と同じであるので、重複する説明は割愛する。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣに近いメモリセルから遠いメモリセルへ順番に書き込みを行うことにより、ワード線のコンタクトＣから遠方端側に位置するワード線の配線抵抗の高いメモリセルにデータを書き込む場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの書き込み電流の低下を抑えることができ、書き込み時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの書き込み時間のバラツキを低減でき、書き込み後の抵抗値の制御が容易となる。

〈実施例６〉
次に、ワード線のコンタクトＣの位置が、図１９に示すように、ワード線の行アドレスに関係なく左端にあるメモリセルアレイに対して、複数のワード線について、ワード線方向に沿って連続的にデータの書き換えを行う場合について説明する。本実施例６では、書き換え前の初期状態において全メモリセルの抵抗値が高抵抗状態（書き込み状態）に制御されたメモリセルアレイを想定して、順次消去を実行する場合について説明する。

本発明方法によれば、図２１に示すように、消去のための各メモリセルへのアクセス順序は、先ず、最下位の行アドレスで指定されるワード線ＷＬ０を選択し、次に、最上位の列アドレスで指定されるビット線ＢＬｎを選択して、ワード線ＷＬ０とビット線ＢＬｎに接続するメモリセルＭ０ｎに対してデータを消去する。引き続き、同じワード線ＷＬ０を選択したまま、列アドレスを減少させてビット線ＢＬ０〜ＢＬｎ−１を逆順に選択して、メモリセルＭ０ｎ−１、Ｍ０ｎ−２、・・・、Ｍ００に対してデータを順番に消去する。ワード線ＷＬ０に接続する全メモリセルに対してデータの消去が終了すると、以後同様の要領で、行アドレスを１つずつ増加して、ワード線ＷＬ１〜ＷＬｎに接続する全メモリセルに対して順次データの消去を行う。尚、各メモリセルの消去動作における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、上記実施例３と同じであるので、重複する説明は割愛する。

このように、同一ワード線に接続される複数のメモリセルの内、コンタクトＣから遠いメモリセルから近いメモリセルへ順番に消去を行うことにより、ワード線のコンタクトＣから遠方端側に位置するワード線の配線抵抗の高いメモリセルに対してデータを消去する場合に、非選択メモリセルのリーク電流を抑制できるため、選択メモリセルへの消去電流の低下を抑えることができ、消去時間の短縮化を実現できる。その結果、同一ワード線に接続されているメモリセルの消去時間のバラツキを低減でき、消去後の抵抗値の制御が容易となる。

次に、本発明方法による書き込み電流の減少を抑制する効果及び書き込み電流の変動を抑制する効果と、書き込み時間の増大を抑制する効果及び書き込み時間の変動を抑制する効果について、シミュレーション結果に基づいて説明する。

１本のワード線に８個のメモリセルが接続している場合を想定し、全メモリセルの抵抗値を低抵抗状態から高抵抗状態に書き込む場合について、本発明方法による書き込み順序で（コンタクトに近いメモリセルから遠いメモリセルへ順番に）書き込みを行う場合と、従来方法による書き込み順序で（コンタクトから遠いメモリセルから近いメモリセルへ順番に）書き込みを行う場合の２通りにつき、シミュレーションを行い、書き込み電流と書き込み時間の分布の比較を行った。

図２２に、本発明方法による書き込み順序と従来方法による書き込み順序における、書き込み電流の分布の比較結果を示す。本発明方法と従来方法では、書き込み電流の平均値は変わらないが、本発明方法では、書き込み電流の最小値と変動幅（｜最大値−最小値｜）が大幅に改善されていることが分かる。

図２２のシミュレーション結果に対して、図８に示す書き込み電流と書き込み時間の関係を適用して、書き込み時間の分布を算出した結果を、図２３に示す。本発明方法と従来方法では、書き込み電流の平均値は変わらないが、図２３に示すように、本発明方法では、書き込み時間の最大値と変動幅（｜最大値−最小値｜）が大幅に改善されていることが分かる。更に、全メモリセルに対する総書き込み時間は、従来方法で９５２μｓであったのに対して、本発明方法では８１１μｓと、従来方法の総書き込み時間の８５％に短縮されていることが分かる。これは、書き込み時間と書き込み電流が指数関数的な関係にあり、本発明方法によって書き込み時間の短いメモリセルの書き込みが遅くなる効果より、書き込み時間の長いメモリセルの書き込みが速くなる効果の方が大きいためである。

従って、ある纏まったデータを書き換えする場合、書き込み時間及び消去時間のバラツキを低減でき、総書き換え時間を低減することができる。また、書き込み時間及び消去時間のバラツキを低減することにより、書き込み後及び消去後の抵抗値の制御が容易となる。更に、書き込み及び消去の速いメモリセルの存在を抑制し、必要以上に書き込み電流及び消去電流が流れることを防止できるため、高い信頼性を有するメモリセルアレイを実現できる。

〈第２実施形態〉
図２４に、本発明装置１０の一実施形態におけるブロック構成を示す。図２４に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ１２（ワード線選択回路に相当）、ビット線デコーダ１３（ビット線選択回路に相当）、読み出し回路１４、制御回路１５、及び、電圧スイッチ回路１６を備えて構成される。

メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１７から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１８を通り、外部装置に出力される。具体的なメモリセルアレイの構成、及び、各メモリセルの構造は、上記第１実施形態で説明したものと同じであるので、重複する説明は割愛する。

ワード線デコーダ１２は、アドレス線１７に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。つまり、書き換え（書き込み、消去）動作時には、各ワード線に対して、書き換え電圧印加回路として機能する。

また、ワード線デコーダ１２は、メモリセルアレイ１１内の複数のメモリセルに対してワード線またはビット線に沿って連続的にデータの書き換えを行う場合に、外部からアドレス線１７に入力された行選択用のアドレス信号とは関係なく、制御回路１５が上記第１実施形態で説明した本発明方法を実行して決定した書き換え順序に基づいて設定される行アドレスに従って、ワード線の選択・非選択操作を行う。

ビット線デコーダ１３は、アドレス線１７に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。つまり、書き換え（書き込み、消去）動作時には、各ビット線に対して、書き換え電圧印加回路として機能する。

また、ビット線デコーダ１３は、メモリセルアレイ１１内の複数のメモリセルに対してワード線またはビット線に沿って連続的にデータの書き換えを行う場合に、外部からアドレス線１７に入力された列選択用のアドレス信号とは関係なく、制御回路１５が上記第１実施形態で説明した本発明方法を実行して決定した書き換え順序に基づいて設定される列アドレスに従って、ビット線の選択・非選択操作を行う。

制御回路１５は、メモリセルアレイ１１の書き込み、消去、及び、読み出しの各メモリ動作の制御を行う。制御回路１５は、アドレス線１７から入力されたアドレス信号、データ線１８から入力されたデータ入力（書き込み動作或いは書き換え動作時）、制御信号線１９から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３を制御して、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作を制御する。図２４に示す例では、制御回路１５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

制御回路１５は、上記実施形態で説明した本発明方法による１本のワード線に接続するメモリセル群に対する連続的な書き換え動作の制御を行う。具体的には、図１３（Ａ）に示すフローチャートのステップ＃１〜＃４の制御を行う。

ステップ＃１の期待値データの入力では、入力された期待値データを内蔵のページバッファ（バッファメモリに相当。図示せず）に一時的に格納する。連続的な書き換え動作が１本のワード線分である場合は、ページバッファの容量は１本のワード線分である。

ステップ＃２の書き換え順序の決定処理では、図１３（Ｂ）に示す書き換え順序の決定処理手順を実行する。ステップ＃１６のコンタクトの位置を確認は、メモリセルアレイ１１の構成によりコンタクト位置が右端、左端、または、両端に確定されている場合は、確定されているコンタクト位置を使用し、ワード線毎にコンタクト位置が変化する場合は、ワード線を選択するための行アドレスに応じて決定する。例えば、偶数番目のワード線のコンタクト位置が右端で、奇数番目のワード線のコンタクト位置が左端である場合は、行アドレスの最下位アドレスでコンタクト位置の確認を行う。

また、ステップ＃１６のコンタクト位置が確定すると、書き換え順序はビット線の選択順序を決定することで決定される。具体的には、コンタクト位置と書き込み・消去の区別によって、ビット線の選択する列アドレスの変化シーケンスを決定する。具体的には、コンタクト位置と書き込み・消去の区別によって、１）全列アドレスを昇順で変化させて選択するか、２）全列アドレスを降順で変化させて選択するか、３）前半の列アドレスを昇順で変化させ、後半の列アドレスを降順で変化させ、且つ、前半の列アドレスと後半の列アドレスを交互に選択するか、４）前半の列アドレスを降順で変化させ、後半の列アドレスを昇順で変化させ、且つ、前半の列アドレスと後半の列アドレスを交互に選択するか、の４通りの変化シーケンスの何れか１つを決定する。

ステップ＃３の書き込み動作の制御では、決定された変化シーケンスに基づいて列アドレスを制御し、ステップ＃１２またはステップ＃１５で定義された書き込みビットに対して、順次書き込み動作を実行する。

ステップ＃４の消去動作の制御では、決定された変化シーケンスに基づいて列アドレスを制御し、ステップ＃１２またはステップ＃１５で定義された消去ビットに対して、順次消去動作を実行する。

電圧スイッチ回路１６は、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込み及び消去用の電圧、Ｖｒは読み出し用の電圧である。

書き込み動作、及び、消去動作時における、選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、及び、非選択ビット線電圧は、上記第１実施形態における実施例１及び実施例３で説明した通りである。

データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１８を通って行われる。読み出し回路１８は、データの状態を判定し、その結果を制御回路１５に送り、データ線１８へ出力する。

読み出し動作時における、全てのビット線に読み出し電圧Ｖｒ、選択ワード線に接地電圧Ｖｓｓ、非選択ワード線に読み出し電圧Ｖｒを夫々印加する。各ビット線には、選択ワード線上の各メモリセルに対応する読み出し電流が、ワード線単位で夫々流れるので、選択ビット線の読み出し電流を選択的に検出することで、選択メモリセルのデータが読み出せる。尚、選択ワード線上の各メモリセルには読み出し電圧Ｖｒが印加されるが、当該電圧で不要な書き込み動作や消去動作が生じないように、読み出し電圧Ｖｒ（絶対値）は中間電圧Ｖｐｐ／２（絶対値）以下に設定する。

次に、本発明装置の別実施形態について説明する。
〈１〉上記各実施形態では、同一のワード線に接続する複数のメモリセルに対して連続的に書き込み及び消去を行う場合を想定して説明したが、本発明方法及び本発明装置は、同一のビット線に接続する複数のメモリセルに対して連続的に書き込み及び消去を行う場合にも適用できること明らかである。

〈２〉上記各実施形態では、可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合を書き込み動作、その逆に、可変抵抗素子の抵抗特性が高抵抗状態から低抵抗状態に遷移する場合を消去動作と規定したが、書き込み動作及び消去動作の定義は交替しても構わない。

〈３〉上記各実施形態で説明した書き込み動作時及び消去動作時における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、上記各実施形態の条件に限定されるものではない。例えば、選択ワード線の印加電圧と選択ビット線の印加電圧を交替するようにしてもよい。

更に、上記各実施形態で説明した書き込み動作時及び消去動作時における選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加条件は、バイポーラスイッチング動作を前提とした電圧印加条件であったが、モノポーラスイッチング動作を前提とした電圧印加条件を使用しても構わない。ここで、可変抵抗素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させるために印加する電圧パルスの極性と、低抵抗状態から高抵抗状態に遷移させるために印加する電圧パルスの極性が異なる場合の抵抗変化動作を、バイポーラスイッチング動作と称し、両電圧パルスの極性が同じ場合の抵抗変化動作を、モノポーラスイッチング動作と称する。バイポーラスイッチング動作では、選択メモリセルに印加される電圧パルスの極性で書き込みと消去を区別し、モノポーラスイッチング動作では、電圧パルスの印加時間の長短で書き込みと消去を区別する。

また、モノポーラスイッチング動作を前提とした電圧印加条件を使用する場合は、選択メモリセルに流れる書き込み電流と消去電流の電流方向が同じであるので、メモリセルを流れるメモリセル電流の方向を一方向に制限しても構わない。これにより、クロスポイント型のメモリセルアレイ構造に起因する回り込み電流の影響を抑制できる。具体的には、メモリセルを、図２に示した３層構造の可変抵抗素子だけの構成から、図２５に示すような、可変抵抗体２０が２つの電極２１，２２の間に挟持された可変抵抗素子２３とダイオード２４の直列回路からなる２端子構造のメモリセルとしてもよい。

〈４〉上記各実施形態では、同一のワード線に接続する複数のメモリセルに対して連続的に書き込み及び消去を行う場合に、１つのメモリセル毎に順次書き込み及び消去を行う場合を説明したが、つまり、同時に書き込みまたは消去されるのは１つのメモリセルであったが、書き込み及び消去動作は、複数のメモリセル、例えば、２つのメモリセルに対して同時に行っても構わない。この場合、同時に書き換えられるメモリセルは、本発明方法によって決定された書き換え順序に応じて選択される。

〈５〉上記実施形態では、１つのメモリセルの可変抵抗素子の取り得る抵抗値は低抵抗状態と高抵抗状態の２通りの場合、つまり、各メモリセルに２値データを記憶する場合を説明したが、各メモリセルには３値以上の多値データを記憶すべく、可変抵抗素子の取り得る抵抗値を３通り以上としても構わない。

〈６〉上記実施形態では、メモリセルアレイ１１は、メモリセルを行方向及び列方向に夫々複数配列した２次元的構造であったが、図２６に示すように、２次元的なメモリセルアレイを基板に垂直方向に積層してなる３次元構造であってもよい。

本発明は、電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列してなるクロスポイント型メモリセルアレイを備えてなる不揮発性半導体記憶装置に利用可能である。

クロスポイント型のメモリセルアレイの部分的な構成を模式的に示す斜視図 図１に示すクロスポイント型メモリセルアレイにおける２端子構造のメモリセルの一例を示す垂直断面図 クロスポイント型メモリセルアレイにおける読み出し動作時の電圧印加条件の一例を示す等価回路図 クロスポイント型メモリセルアレイにおける書き込み動作時の電圧印加条件の一例を示す等価回路図 クロスポイント型メモリセルアレイにおける消去動作時の電圧印加条件の一例を示す等価回路図 ワード線の端部に形成されるコンタクトの配置例を示すレイアウト図 ワード線に沿って連続的にメモリセルの書き込みを行う場合の従来の書き込み順序を示す図 電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子における書き込み電流と書き込み時間の関係の一例を示す特性図 書き換え順序と回り込み電流の関係を説明する図 本発明に係るデータ書き換え方法を説明するためのメモリセルアレイの要部を模式的に示す回路図 本発明に係るデータ書き換え方法を説明する図 本発明に係るデータ書き換え方法により決定された書き換え順序でのデータ書き換え例を示す図 本発明に係るデータ書き換え方法による１本のワード線に接続するメモリセル群に対する連続的な書き換え動作の処理手順の一例を示すフローチャート 図６に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での書き込み手順（実施例１）を示す図 ワード線の端部に形成されるコンタクトの他の配置例を示すレイアウト図 図１５に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での書き込み手順（実施例２）を示す図 図６に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での消去手順（実施例３）を示す図 図１５に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での消去手順（実施例４）を示す図 ワード線の端部に形成されるコンタクトの他の配置例を示すレイアウト図 図１９に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での書き込み手順（実施例５）を示す図 図１９に示すワード線のコンタクト配置における本発明に係るデータ書き換え方法により決定された書き換え順序での消去手順（実施例６）を示す図 本発明方法による書き込み順序と従来方法による書き込み順序における書き込み電流の分布の比較結果を示す図 本発明方法による書き込み順序と従来方法による書き込み順序における書き込み時間の分布の比較結果を示す図 本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構成例を示すブロック図 図１に示すクロスポイント型メモリセルアレイにおける２端子構造のメモリセルの他の一例を示す垂直断面図と等価回路図 ３次元構造のクロスポイント型のメモリセルアレイの部分的な構成を模式的に示す等価回路図

符号の説明

１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルアレイ
１２： ワード線デコーダ
１３： ビット線デコーダ
１４： 読み出し回路
１５： 制御回路
１６： 電圧スイッチ回路
１７： アドレス線
１８： データ線
１９： 制御信号線
２０： 可変抵抗体
２１，２２： 電極
２３： 可変抵抗素子
２４： ダイオード
ＢＬ、ＢＬ０〜ＢＬｎ： ビット線
Ｃ： コンタクト
ＣＨ： コンタクトホール
ＣＰ： コンタクトパッド
Ｍ、Ｍ００〜Ｍｎｎ、Ｍ１〜Ｍ８： メモリセル
Ｖｃｃ： 供給電圧（電源電圧）
Ｖｐｐ： 書き込み電圧、消去電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
ＷＬ、ＷＬ０〜ＷＬｎ： ワード線
ΔＲ_ＷＬ： ワード線の区間配線抵抗

Claims (15)

1. 電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの各一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの各他端側を共通の前記ビット線に接続してなるメモリセルアレイに記憶されているデータの書き換え方法であって、
   前記メモリセルアレイ中の同一行または同一列の複数の前記メモリセルに対してデータを順番に書き換える場合において、
   書き換え対象の前記メモリセルに接続する同一配線の選択ワード線または選択ビット線に対してデータ書き換え用の電圧を印加する書き換え用電圧印加回路と前記同一配線との電気的な接続点から書き換え対象の前記各メモリセルまでの前記同一配線上の長さで規定されるメモリセル配線長と、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向に応じて、書き換え対象の前記複数のメモリセルの書き換え順序を決定し、
   決定した書き換え順序に基づいて前記データ書き換えを行うことを特徴とするデータ書き換え方法。
2. 書き換え対象の複数の前記メモリセルの内の前記電気抵抗の増減方向が同じで書き換え順序の異なる２つの前記メモリセル間において、夫々の前記メモリセル配線長と、夫々の書き換え時における前記同一配線上の他の全ての前記メモリセルの内の高抵抗状態にある前記メモリセルの数との関係が、前記メモリセル配線長の長い方が、高抵抗状態にある前記メモリセルの数が多くなるように、書き換え対象の前記複数のメモリセルの書き換え順序を決定することを特徴とする請求項１に記載のデータ書き換え方法。
3. 前記同一配線上に前記接続点が複数存在する場合は、前記複数の接続点から書き換え対象の前記メモリセルまでの前記同一配線上の長さの内の最短の長さを、前記メモリセル配線長として用いて、書き換え対象の前記複数のメモリセルの書き換え順序を決定することを特徴とする請求項１または２に記載のデータ書き換え方法。
4. 書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在する場合は、電気抵抗が増大する第１のメモリセル群に対し、電気抵抗が減少する第２のメモリセル群より先に前記データ書き換えを行うことを特徴とする請求項１〜３の何れか１項に記載のデータ書き換え方法。
5. 書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在する場合において、
   電気抵抗が増大する第１のメモリセル群に対しては、前記メモリセル配線長の短いメモリセルから順に前記データ書き換えを行い、
   電気抵抗が減少する第２のメモリセル群に対しては、前記メモリセル配線長の長いメモリセルから順に前記データ書き換えを行うことを特徴とする請求項１〜４の何れか１項に記載のデータ書き換え方法。
6. 書き換え対象の前記複数のメモリセルが、全て前記データ書き換えによって電気抵抗が増大する場合は、前記メモリセル配線長の短いメモリセルから順に前記データ書き換えを行うことを特徴とする請求項１〜５の何れか１項に記載のデータ書き換え方法。
7. 書き換え対象の前記複数のメモリセルが、全て前記データ書き換えによって電気抵抗が減少する場合は、前記接続点から書き換え対象の前記各メモリセルまでの前記同一配線上の長さが長いメモリセルから順に前記データ書き換えを行うことを特徴とする請求項１〜６の何れか１項に記載のデータ書き換え方法。
8. 書き換え対象の前記複数のメモリセルの書き換え前と書き換え後のデータを前記メモリセル毎に比較して、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在するかを判定して、書き換え対象の前記複数のメモリセルを電気抵抗が増大する第１のメモリセル群と電気抵抗が減少する第２のメモリセル群に分類することを特徴とする請求項１〜７の何れか１項に記載のデータ書き換え方法。
9. 書き換え対象の前記複数のメモリセルの書き換え前と書き換え後のデータを前記メモリセル毎に比較して、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向を判定することを特徴とする請求項１〜８の何れか１項に記載のデータ書き換え方法。
10. 電気的ストレスの印加による電気抵抗の変化によってデータを記憶可能な可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの各一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの各他端側を共通の前記ビット線に接続してなるメモリセルアレイと、
    前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択し、前記選択ワード線と選択されなかった非選択ワード線に、選択ワード線電圧と非選択ワード線電圧を各別に印加するワード線選択回路と、
    前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択し、前記選択ビット線と選択されなかった非選択ビット線に、選択ビット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路と、
    前記ワード線選択回路と前記ビット線選択回路の動作を制御する制御回路と、を備えてなり、
    前記制御回路が、前記メモリセルアレイ中の同一行の複数の前記メモリセルに対してデータを順番に書き換える場合に、請求項１〜７の何れか１項に記載のデータ書き換え方法に規定された書き換え順序の決定方法で、前記ビット線選択回路を前記書き換え用電圧印加回路として、書き換え対象の前記複数のメモリセルの書き換え順序を決定して、決定した書き換え順序に基づいて前記ビット線選択回路による前記ビット線の選択を制御することを特徴とする不揮発性半導体記憶装置。
11. 前記制御回路が、前記メモリセルアレイ中の同一列の複数の前記メモリセルに対してデータを順番に書き換える場合に、請求項１〜７の何れか１項に記載のデータ書き換え方法に規定された書き換え順序の決定方法で、前記ワード線選択回路を前記書き換え用電圧印加回路として、書き換え対象の前記複数のメモリセルの書き換え順序を決定して、決定した書き換え順序に基づいて前記ワード線選択回路による前記ワード線の選択を制御することを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
12. 書き換え対象の前記複数のメモリセルの書き換え後の期待値データを記憶するバッファメモリを備え、
    前記制御回路が、書き換え対象の前記複数のメモリセルの書き換え前のデータを読み出して、前記バッファメモリに記憶された期待値データと前記書き換え前のデータを前記メモリセル毎に比較して、書き換え対象の前記複数のメモリセルの中に、前記データ書き換えによって電気抵抗が増大するメモリセルと減少するメモリセルが混在するかを判定することを特徴とする請求項１０または１１に記載の不揮発性半導体記憶装置。
13. 書き換え対象の前記複数のメモリセルの書き換え後の期待値データを記憶するバッファメモリを備え、
    前記制御回路が、書き換え対象の前記複数のメモリセルの書き換え前のデータを読み出して、前記バッファメモリに記憶された期待値データと前記書き換え前のデータを前記メモリセル毎に比較して、前記データ書き換えによって変化する前記各メモリセルの電気抵抗の増減方向を判定することを特徴とする請求項１０〜１２の何れか１項に記載の不揮発性半導体記憶装置。
14. 前記可変抵抗素子が、遷移金属酸化物を有する可変抵抗材料を用いて形成されていることを特徴とする請求項１０〜１３の何れか１項に記載の不揮発性半導体記憶装置。
15. 前記可変抵抗素子が、カルコゲナイドを有する可変抵抗材料を用いて形成されていることを特徴とする請求項１０〜１３の何れか１項に記載の不揮発性半導体記憶装置。