KR20100039818A - 부품 내장형 와이어링 기판 및 그의 제조 방법 - Google Patents

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신야 스즈키
겐이치 사이타
신야 미야모토
신지 유리
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니혼도꾸슈도교 가부시키가이샤
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Abstract

코어 기판(10); 판-형상 부품(101); 수지 충진부(92); 및 와이어링 적층부(31)로 이루어지며, 여기에서 상기 코어 주표면(12) 측으로부터 볼 때, 상기 장착 영역(32)의 돌출된 영역은 상기 판-형상 부품(101) 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역(23)의 바로 아래에 위치되고, 그리고 상기 수지 충진부의 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값(CTE α2)은 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정된다.

Description

부품 내장형 와이어링 기판 및 그의 제조 방법{COMPONENT BUILT-IN WIRING SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 세라믹 캐패시터와 같은 판형 부품이 내장되어 있는 부품 내장형 와이어링 기판 및 그의 제조 방법에 관한 것이다.
최근, 컴퓨터 등에 마이크로프로세서로서 사용되는 반도체 집적 회로 요소 (IC 칩)는 기능 속도가 증가하고 단계가 높아지고 있다. 이러한 경향에 따라, 상기 IC 칩의 단자 수가 증가하였으며, 이들 단자 사이의 피치는 감소하였다. 일반적으로, IC 칩 바닥부에는 다수개의 단자가 어레이 형상으로 조밀하게 배열되며, 이러한 단자군은 플립-플랍 형식으로 마더보드측의 단자군에 연결된다. 그러나, IC 칩측의 단자군과 마더보드측의 단자군 사이에는 단자 피치에 큰 차이가 존재한다. 그러므로, IC 칩을 마더보드에 직접적으로 연결하는 것이 곤란하다. 따라서, 종종, IC 칩 장착용 와이어링 보드 상에 IC 칩을 장착함으로써 형성되는 패키지를 제조하는 기술이 이용되며, 상기 패키지를 마더보드에 장착하게 된다. 이러한 패키지 형 태를 구성하는 IC 칩 장착용 와이어링 보드에 있어서, IC 칩의 스위칭 잡음을 감소시키고 전원 전압을 안정화하기 위하여 콘덴서(“캐패시터”로 칭함)를 배열하는 기술이 제안된 바 있다. 예를 들면, 대략 판 형상을 갖는 세라믹 캐패시터가 고분자 물질로 형성되는 코어 기판 내에 내장되며, 상기 코어 기판의 전면 및 후표면 상에 빌드업층(buildup layer)이 형성되는 와이어링 기판이 제안된 바 있다 (예를 들면, 특허문헌 1).
특히, 특허문헌 1에 개시된 와이어링 보드에 있어서, 수지로 형성되는 코어 기판 상에 형성되는 하우징 홀부 내에 세라믹 캐패시터가 삽입되며, 상기 하우징 홀부의 내벽면과 상기 세라믹 캐패시터 사이의 갭은 에폭시 수지 등으로 형성되는 몰딩 수지로 충진된다 (수지 충진부). 또한, 특허문헌 1에 개시된 와이어링 보드 상에서, IC 칩과의 연결에 이용되는 단자 패드는 하나의 빌드업층 상에 어레이 형상으로 형성되고, 마더보드와의 연결에 이용되는 단자 패드는 나머지 빌드업층 상에 어레이 형상으로 형성된다. 더욱이, 상기 와이어링 기판에 있어서, IC 칩 장착 표면 상에 배열되는 단자 패드에는 솔더 범프가 배열된다.
특허문헌 1 : 일본국 특허공개공보 제2007-103789호(도 1, 등)
상기 와이어링 기판을 구성하는 상기 코어 기판, 상기 세라믹 캐패시터 및 수지 충진부는 열팽창계수(Coefficient of Thermal Expansion, CTE)가 상이하며, 따라서, 상기 와이어링 기판의 최상층이 열 팽창 계수들의 불일치로 인하여 팽윤되는 경우가 있다. IC 칩이 장착되지 않은 와이어링 기판이 제조 과정에서 납(솔더) 용해 온도까지 가열됨에 따라 팽윤하는 경우에도, 이러한 팽윤은 온도 저하와 함께 사라지게 된다. 그러나, 솔더링에 의하여 상기 와이어링 기판에 IC 칩을 장착할 때, 납의 응결은 이러한 팽윤이 사라지기 이전에 시작된다. 따라서, 이 순간에는 팽윤의 형상이 유지된다. 이 경우, 이러한 팽윤의 영향으로 인하여 솔더 범프가 두꺼워지게 되어 단선을 유발하게 된다는 문제점이 있을 수 있다.
상술한 바의 구조를 갖는 와이어링 기판에서, 상기 와이어링 기판에 내장될 세라믹 캐패시터의 크기는 상기 IC 칩의 크기보다 크며, 상기 IC 칩 장착 영역은 상기 수지 충진부의 상측부를 중첩하도록 설정되고 (예를 들면, 특허문헌 1의 와이어링 기판), 상기 기판의 최상층의 팽윤은 작아지며, 따라서 솔더 범프가 단선을 유발할 가능성이 낮다. 반대로, 상기 IC 칩의 크기가 상기 세라믹 캐패시터의 크기보다 크고, IC 칩 장착 영역이 상기 수지 충진부보다 큰 구조로 되며, 상기 최상층의 팽윤이 커지는 와이어링 기판에서는, 솔더 범프로 인한 단선의 가능성이 높다.
본 발명은 상술한 바의 문제점을 고려하여 이루어진 것이다. 따라서, 본 발명의 제 1 목적은 칩 부품의 장착 영역에서 팽윤을 억제할 수 있고 솔더 범프의 단선 형성을 방지할 수 있는 부품 내장형 와이어링 기판을 제공하는 것이다.
또한, 본 발명의 제 2 목적은 상술한 바의 부품 내장형 와이어링 기판을 제조하기 위한 방법을 제공하는 것이다.
일 특징에 있어서, 본 발명의 제 1 목적은, 코어 주표면, 코어 후표면, 및 상기 코어 주표면 측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판; 부품 주표면 및 부품 후표면을 가지며, 상기 코어 주표면 및 상기 부품 주표면이 동일측을 대향하도록 배열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품; 상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며, 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및 상기 코어 주표면 및 상기 부품 주표면 상에 수지 층간 절연층 및 도전층을 교대로 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며, 여기에서 상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크고, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되며, 그리고 상기 수지 충진부의 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값(CTE α2)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정되는 부품 내장형 와이어링 기판을 제공함으로써 달성된다.
본 발명의 상기 특징에 의하면, 상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치된다. 그러므로, 종래 기술에서와 마찬가지로, 상기 코어 기판, 상기 판-형상 부품 및 상기 수지 충진부의 열 팽창 계수들 간의 불일치가 크면, 상기 장착 영역이 팽윤된다. 반대로, 본 발명에 의하면, 유리 전이 온도와 같거나 또는 이보다 큰 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수가 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정된다. 따라서, 솔더 범프가 용해되는 온도 범위에 대한 상술한 바의 부품들 간에 열 팽창 계수의 차이가 억제될 수 있다. 결과적으로, 상기 와이어링 기판이 상기 칩 부품의 장착을 위한 납 용해 온도로 가열되는 경우에도, 상기 칩 부품 장착 영역의 팽윤을 억제할 수 있으며, 따라서 상기 솔더 범프의 단선 형성을 예방하게 된다. 본 발명의 또 다른 특징에 있어서, 상술한 바의 열 팽창 계수의 값(CTE α2)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값을 10% 감소시킴으로써 얻어지는 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값을 10% 증가시킴으로써 얻어지는 값보다 작게 설정된다.
바람직한 일 실시예에서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)과 상기 유리 전이 온도보다 낮은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α1) 사이의 차의 절대값은 50ppm/℃와 같거나 또는 이보다 작은 것이 바람직하다. 이 경우, 낮은 열 팽창 계수들 간의 불일치는 상기 유리 전이 온도보다 낮은 온도 범위에서도 억제될 수 있다. 따라서, 상기 칩 부품 장착 영역의 팽윤을 확실히 억제할 수 있다.
또 다른 바람직한 일 실시예에서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 90ppm/℃와 같거나 또는 이보다 작은 것이 바람직하다. 또 다른 바람직한 일 실시예에서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 60ppm/℃와 같거나 또는 이보다 작은 것이 더욱 바람직하다. 상술한 바와 같이 상기 수지 충진부의 열 팽창 계수를 감소시킴으로써, 열 팽창 계수들 간의 불일치를 더욱 감소시킬 수 있다. 따라서, 상기 칩 부품 장착 영역의 팽윤을 확실히 억제할 수 있다.
또 다른 바람직한 일 실시예에서, 상기 수지 충진부의 영률(Young's modulus)은 6.0Gpa와 같거나 또는 이보다 크다. 또 다른 바람직한 일 실시예에서, 상기 수지 충진부의 신장율은 3.5%와 같거나 또는 이보다 작은 것이 바람직하다. 상술한 바의 물성을 갖는 수지 충진부가 사용될 경우, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값을 감소시킬 수 있다. 따라서, 상기 칩 부품 장착 영역의 팽윤을 확실히 억제할 수 있다.
또 다른 바람직한 일 실시예에서, 상기 수지 충진부의 수지는 무기 충진재를 포함하며, 상기 무기 충진재의 함량은 충진재 및 에폭시 수지의 중량에 기초하여 50wt%와 같거나 또는 이보다 큰 것이 바람직하다. 상기 수지 충진부가 이렇게 구성될 경우, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값을 감소시킬 수 있다. 따라서, 상기 칩 부품 장착 영역의 팽윤을 확실히 억제할 수 있다.
상기 코어 기판을 형성하는 재료에는 특별한 제한이 없다. 바람직하기로는, 상기 코어 기판은 고분자중량 물질을 이용하여 주 몸체를 형성하게 된다. 상기 코어 기판의 형성에 유용한 고분자중량 물질의 구체적인 예에는, EP 수지(에폭시 수지), PI 수지(폴리이미드 수지), BT 수지(비스말레이미드 트리아진 수지), PPE 수지(폴리페닐렌 에테르 수지) 등이 포함된다. 상술한 바의 수지 대신으로, 상술한 바의 수지 및 유리 섬유(유리 직물 또는 유리 부직포)나 폴리아미드 섬유와 같은 유기질 섬유에 의하여 형성되는 화합물을 사용할 수도 있다.
세라믹재로 형성되는 상기 판-형상 부품에는 특별한 제한이 없다. 상기 판-형상 부품의 적당한 예는 세라믹 캐패시터이다. 세라믹 캐패시터는 다수개의 내부 전극층이 세라믹 유전층을 통하여 적층되도록 배치되는 구조를 갖는다. 상기 세라믹 캐패시터의 예는, 다수개의 내부 전극층이 세라믹 유전층을 통하여 적층되도록 배치되는 구조를 가지며, 다수개의 내부 전극층 각각에 접속되는 다수개의 내부-캐패시터 비아 도전체 및 상기 부품 주표면 측에 위치되는 다수개의 내부-캐패시터 비아 도전체 각각의 적어도 단부에 접속되는 다수개의 표면층 전극을 포함하는 세라믹 캐패시터이다. 또한, 상기 세라믹 캐패시터에서, 상기 다수개의 내부-캐패시터 비아 도전체는 세락믹 캐패시터를 정의하도록 어레이로 배치된다. 이러한 구조가 이용될 때, 상기 캐패시터의 인덕턴스는 감소된다. 그러므로, 잡음을 흡수할 수 있으며, 전원의 변동을 제거하는 전원의 고속 공급을 수행할 수 있다. 더욱이, 전체 캐패시터의 소형화를 달성할 수 있다. 더 나아가, 전체 부품 내장형 와이어링 기판의 소형화를 용이하게 실현할 수 있다. 또한, 크기에 비하여 높은 정적 용량을 용이하게 달성할 수 있고, 따라서, 파워를 더욱 안정적인 방식으로 공급할 수 있다.
이러한 세라믹 캐패시터를 구성하는 세라믹 유전층의 예에는, 알루미나, 질화 알루미늄, 질화 붕소, 탄화 규소 또는 질화 규소와 같은 고온 소성 세라믹으로 형성되는 소결체가 포함되고, 붕규산염-계 유리 또는 붕규산염 납-계 유리에 알루미나와 같은 무기질 세라믹 충진재를 가함으로써 형성되는 유리 세라믹과 같이 저온 소성 세라믹으로 형성되는 소결체 또한 적절히 사용된다. 이러한 경우, 티탄산 바륨, 티탄산 납 또는 티탄산 스트론튬과 같은 유전체 세라믹의 소결체가 그 용도에 따라 바람직하게 사용된다. 유전체 세라믹으로 된 소결체를 사용하는 경우, 큰 용량을 갖는 캐패시터를 형성하기에 용이하다.
상기 내부 전극층, 상기 내부-캐패시터 비아 도전체 및 상기 표면층 전극에는 특별한 제한이 없다. 예를 들면, 상기 유전층이 세라믹 유전층인 경우, 상기 내부 전극층, 상기 내부-캐패시터 비아 도전체 및 상기 표면층 전극에 금속화된 도전체를 바람직하게 사용한다.
상기 수지 층간 절연층의 형성 물질에 대한 유용한 예로는, 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지 또는 폴리이미드 수지와 같은 열경화성 수지 및 폴리카보네이트 수지, 아크릴 수지, 폴리아세틸 수지 또는 폴리프로필렌 수지와 같은 열가소성 수지가 포함된다. 상술한 바의 물질 이외에, 상술한 바의 수지와 유리 섬유(유리 직물 또는 유리 부직포)와 같은 유기질 섬유나 폴리아미드 섬유와의 화합물, 또는 연쇄 다공성 PTFE와 같이 3-차원 네트-형상의 불소계열 염기에 에폭 시 수지와 같은 열경화성 수지를 주입시킴으로써 형성되는 수지-수지 화합물을 사용할 수도 있다.
상술한 바의 도전층은 섭트랙티브법(subtractive method), 세미-애디티브법(semi-additive method) 또는 풀-애디티브법(full-additive method)과 같은 주지의 기술로 상기 수지 층간 절연층 상에 형성되도록 패터닝된다. 상기 도전층을 형성하는 데에 사용되는 금속재의 예로는 구리, 구리 합금, 니켈, 니켈 합금, 주석 및 주석 합금이 포함된다.
상술한 바의 본 발명의 특징에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수(CTE α2), 즉 고온 범위는 구체화된다. 그러나, 상기 유리 전이 온도보다 낮은 온도 범위에 대한 열 팽창 계수(CTE α1) 또한 구체화될 수 있다. 비록 상기 부품 내장형 와이어링 기판이 제조 과정에서 고온에 노출되더라도, 상기 부품 내장형 와이어링 기판은 이후 사용 시에는 이러한 고온에 노출되지 않는다. 그러나, IC 칩이 작동하면, 상기 IC 칩의 열 소산으로 인하여 온도가 상승된다. 따라서, 상기 수지 충진부의 상부는 온도증가와 함께 팽창된다. 그러므로, 저온 범위에서도, 열 팽창 계수들의 불일치의 영향을 감소시킬 필요가 있다.
따라서, 상술한 바의 문제점들을 해결하기 위하여 또 다른 일 특징에 있어서, 본 발명은, 코어 주표면, 코어 후표면, 및 상기 코어 주표면 측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판; 부품 주표면 및 부품 후표면을 가지며, 상기 코어 주표면 및 상기 부품 주표면이 동일측을 대향하도록 배 열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품; 상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며, 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및 상기 코어 주표면 및 상기 부품 주표면 상에 교대로 수지 층간 절연층 및 도전층을 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며, 여기에서 상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되고, 그리고 상기 수지 충진부의 유리 전이 온도보다 낮은 온도 범위에 대한 열 팽창 계수의 값(CTE α1)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정되는, 부품 내장형 와이어링 기판을 제공한다. 더욱이, 상기 온도 범위에 대한 열 팽창 계수의 값(CTE α1)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값을 10% 감소시킴으로써 얻어지는 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값을 10% 증가시킴으로써 얻어지는 값보다 작게 설정된다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 그러나, 본 발며은 이에 한정되지 않는다.
도 1에 나타낸 바와 같이, 본 실시예에 의한 부품 내장형 와이어링 기판(10)은 수지로 형성되는 코어 기판(11), 상기 코어 기판(11)의 코어 주표면(12)(도 1에서 상부면) 상에 형성되는 제 1 빌드업층(31)(와이어링 적층부), 및 상기 코어 기판(11)의 코어 후표면(13)(도 1에서 바닥면) 상에 형성되는 제 2 빌드업층(32)로 구성된다.
상기 코어 기판(11)은 평명도에서 대략 직사각형인 판 형상을 가지며, 이는 23㎜의 수직 길이×25㎜의 수평 폭×x1.0㎜의 두께로 이루어진다. 이러한 코어 기판(11) 상에 위치되는 다수개의 점들 내부에 스루홀(through hole) 도전체(16)가 형성된다. 상기 스루홀 도전체(16)는 상기 코어 기판(11)의 상기 코어 주표면(12)측과 상기 코어 후표면(13)측 사이에 전기적 접속을 허용한다. 더욱이, 상기 스루홀 도전체(16)의 내부는, 예를 들면, 에폭시 수지와 같은 차단 몸체(17)로 채워진다. 또한, 상기 코어 기판(11)의 코어 주표면(12) 및 코어 후표면(13) 상에는 구리로 형성되는 도전층(41)이 패터닝으로 형성되고, 도전층(41)은 연합된 스루홀 도전체(16)에 전기적으로 접속된다.
상기 코어 기판(11)의 코어 주표면(12) 상에 형성되는 제 1 빌드업층(31)은 열경화성 수지(에폭시 수지)로 형성되는 2개의 수지 층간 절연층(33, 35)과 구리로 형성되는 도전층(42)이 교대로 적층되는 구조를 갖는다. 또한, 제 2 층으로서 상기 수지 층간 절연층(35)의 표면 상에 다수개의 점들 내에는, 단자 패드(44)가 어레이 형태로 형성된다. 상기 수지 층간 절연층(35)의 거의 전체 표면은 솔더 레지스트(37)로 덮인다. 상기 솔더 레지스트(37)의 소정 점들 내에는, 상기 단자 패 드(44)를 노출하는 데에 이용되는 개구부(46)가 형성된다. 다수개의 솔더 범프(45)는 상기 단자 패드(44)의 표면 상에 배치된다. 개별적인 솔더 범프들(45)은 직사각형의 평판 형상을 형성하는 IC 칩(21)의 표면 접속 단자(22)에 전기적으로 접속된다. 더욱이, 상기 단자 패드(44) 및 상기 솔더 범프(45)가 형성되는 영역은 상기 IC 칩(21)을 장착하는 장착 영역이다. 상기 IC 칩(21) 장착 영역(23)은 상기 제 1 빌드업층(31)의 최상부 표면층으로서 형성된다. 또한, 비아 도전체(43, 47)는 상기 수지 층간 절연층(33, 35) 내에 각각 배치된다. 이들 비아 도전체(43, 47)는 상기 도전층(42) 및 상기 단자 패드(44)를 서로 전기적으로 접속시킨다.
상기 코어 기판(11)의 코어 후표면(13) 상에 형성되는 제 2 빌드업층(32)은, 상술한 바의 제 1 빌드업층(31)과 유사하게, 열경화성 수지(에폭시 수지)로 형성되는 2개의 수지 층간 절연층(34, 36)과 도전층(42)이 교대로 적층되는 구조를 갖는다. 또한, 제 2 층으로서 상기 수지 층간 절연층(36)의 바닥 표면 상에 다수개의 점들 내에는, 상기 도전체(43)를 통하여 상기 도전층(42)에 전기적으로 접속되는 BGA(볼그리드 어레이, Ball Grid Array) 패드(48)가 어레이 형태로 형성된다. 상기 수지 층간 절연층(36)의 거의 전체 표면은 솔더 레지스트(38)로 덮인다. 상기 솔더 레지스트(38)의 소정 점들 내에는, 상기 BGA 패드(48)를 노출하는 데에 이용되는 개구부(40)가 형성된다. 마더보드와의 전기적 접속을 위하여 다수개의 솔더 범프(49)는 상기 BGA 패드(48)의 표면 상에 배치된다. 도 1에 나타낸 부품 내장형 와이어링 기판(10)은 상기 솔더 범프(49)에 의하여 마더보드에 접속된다.
상기 코어 기판(11)은 평면도에서 직사각형 형상으로 되는 하우징 홀부(90) 를 가지며, 이는 상기 코어 주표면(12)의 중심부 및 상기 코어 후표면(13)의 중심부 내에 개구된다. 달리 말하면, 상기 하우징 홀부(90)는 스루홀부이다. 세라믹 캐패시터(101)는 상기 하우징 홀부(90) 내에 매설되게 수용된다. 본 실시예의 세라믹 캐패시터(101)는 10.0㎜의 수직 길이×x10.0㎜의 수평 길이×x0.9㎜의 두께를 갖는 직사각형의 평판 형상을 갖는다. 달리 말하면, 상기 세라믹 캐패시터(101)는 상기 코어 기판(11)보다 더욱 얇게 형성된다. 상기 세라믹 캐패시터(101)는 상기 코어 기판(11)의 상술한 바의 장착 영역(23) 바로 하부에 위치되는 영역 내에 배치된다.
도 1 내지 도 3에 나타낸 바와 같이, 본 실시예의 세라믹 캐패시터(101)는 소위 비아-어레이-유형-캐패시터이다. 상기 세라믹 캐패시터(101)를 구성하는 세라믹 소결체(104)는 부품 주표면인 하나의 캐패시터 주표면(102)(도 2에서 상부 표면), 부품 후표면인 하나의 캐패시터 후표면(103)(도 2에서 바닥 표면), 및 4개의 캐패시터 측표면(106)(도 2에서 좌측 표면 및 우측 표면)을 갖는 판-형상 부품이다.
도 2에 나타낸 바와 같이, 상기 세라믹 소결체(104)는 전원용 내부 전극층(141)(내부 전극) 및 접지용 내부 전극층(142)(내부 전극)이 세라믹 유전층(105)을 통하여 교대로 적층되는 구조를 갖는다. 또한, 상기 세라믹 유전층(105)은 높은 유전-상수를 갖는 세라믹의 일종이며 상기 전원용 내부 전극층(141)과 상기 접지용 내부 전극층(142) 사이에서 유전체(절연체)로서 작용하는 티탄산 바륨으로 형성되는 소결체로 구성된다. 상기 전원용 내부 전극층(141) 및 접지용 내부 전극층(142)은 모두 니켈을 주성분으로서 이용하여 형성되며 상기 세라믹 소결체(104) 내에서 각각 하나의 층 건너마다 배치되는 층들이다.
도 1 내지 도 3에 나타낸 바와 같이, 다수개의 비아홀(130)은 상기 세라믹 소결체(104) 내에 형성된다. 이들 비아홀(130)은 상기 세라믹 소결체(104)의 두께 방향으로 형성되며 상기 세라믹 소결체(104)의 전체 표면에 걸쳐 매트릭스 형상(어레이 형상)으로 배치된다. 각각의 비아홀(130) 내에는, 다수개의 내부-캐패시터 비아 도전체(131, 132)가 니켈을 주성분으로 하여 형성된다. 본 실시예에서, 상기 비아홀(130)의 직경은 약 100㎛로 이루어지며, 따라서, 상기 내부-비아 도전체(131, 132) 각각의 직경 또한 마찬가지로 약 100㎛로 이루어진다. 상기 전원용 내부-캐패시터 비아 도전체(131) 각각은 상기 전원용 내부 전극층(141)을 관통하며, 상기 전원용 내부-캐패시터 비아 도전체(131) 및 상기 전원용 내부 전극층(141)은 전기적으로 서로 접속된다. 상기 접지용 내부-캐패시터 비아 도전체(132) 각각은 상기 접지용 내부 전극층(142)을 관통하며, 상기 접지용 내부-캐패시터 비아 도전체(132) 및 상기 접지용 내부 전극층(142)은 전기적으로 서로 접속된다. 상기 전원용 내부-캐패시터 비아 도전체(131) 및 상기 접지용 내부-캐패시터 비아 도전체(132)는 전체적으로 어레이 형상으로 배치된다. 본 실시예에서는, 설명의 편의상, 도면에 5열×5행의 내부-캐패시터 비아 도전체(131, 132)를 나타낸다. 그러나, 실제 적용 시에는 더욱 많은 열 및 행이 존재한다.
도 2 및 도 3에 나타낸 바와 같이, 상기 세라믹 소결체(104)의 캐패시터 주표면(102) 상에는, 전원용으로 다수개의 전방-측 외부 전극(111)(표면-층 전극) 및 접지용으로 다수개의 전방-측 외부 전극(112)(표면-층 전극)이 배치된다. 상기 전 원용 전방-측 외부 전극(111)은 상기 캐패시터 주표면(102) 측에 위치되는 상기 전원용 내부-캐패시터 비아 도전체(131)의 단면에 직접적으로 연결된다. 또한, 상기 접지용 전방-측 외부 전극(112)은 상기 캐패시터 주표면(102) 측에 위치되는 상기 전원용 내부-캐패시터 비아 도전체(132)의 단면에 직접적으로 연결된다.
상기 외부 전극(111, 112)은 구리 니켈을 주성분으로 이용하여 형성되는 도금층이 금속화층 상에 침전되는 층구조를 갖는다. 상기 구리 도금층은 상기 금속화층을 구성하는 금속보다 연질인 금속으로 형성된다. 또한, 상기 구리 도금층의 표면은 거칠게 되어 있다. 따라서, 상기 외부 전극(111, 112)의 표면은 상기 세라믹 소결체(104)의 상부 표면(102)보다 더욱 거칠게 형성된다. 더욱이, 상기 외부 전극(111, 112) 각각은 상기 상부 표면(102)에 수직인 방향(부품의 두께 방향)에서 볼 때 대략 원형의 형상으로 형성된다.
도 1에 나타낸 바와 같이, 상기 세라믹 캐패시터(101)의 외부 전극(111, 112)은 상기 수지 층간 절연층(33)내에 형성되는 상기 비아 도전체(47)에 연결되며, 또한, 상기 비아 도전체(47), 상기 도전층(42), 상기 비아 도전체(43), 상기 단자 패드(44), 상기 솔더 범프(45) 및 상기 IC 칩(21)의 표면 접속 단자(22)를 통하여 상기 IC 칩(21)에 전기적으로 접속된다.
고분자중량 물질로 형성되는 수지 충진부(92)는 상기 하우징 홀부(90)의 내벽면(91)과 상기 세라믹 캐패시터(101)의 캐패시터-측 표면(106) 사이의 갭에 충진된다. 상기 수지 충진부(92)는 상기 하우징 홀부(90) 내의 상기 세라믹 캐패시터(101)의 캐패시터 후표면(103)을 덮도록 배치된다. 상기 수지 충진부(92)는 대향 방향 또는 두께 방향에서 상기 세라믹 캐패시터(101) 및 상기 코어 기판(11)의 변형을 흡수하기 위하여 탄성적으로 변형가능하며, 또한 상기 세라믹 캐패시터(101)를 상기 코어 기판(11)에 고정한다.
도 4에 나타낸 바와 같이, 상기 부품 내장형 와이어링 기판(10)을 상기 코어 주표면 측으로부터 볼 때, 상기 IC 칩(21)용 장착 영역(23)의 돌출 영역은 상기 세라믹 캐패시터(101) 및 상기 수지 충진부(92)의 돌출 영역보다 큰 구조로 된다. 상기 세라믹 캐패시터(101) 및 상기 수지 충진부(92)는 상기 IC 칩(21)용 장착 영역(23) 바로 아래에 위치된다.
본 실시예의 수지 충진부(92)는 에폭시 수지 및 실리카 충진재(무기질 충진재)로 이루어지는 몰딩 수지이며, 열 팽창 계수(CTE)가 낮은 수지재를 상기 수지 충진부(92)에 이용하기도 한다. 본 실시예에서, 충진재 및 에폭시 수지의 중량에 기초하여 68wt%의 양으로 실리카 충진재가 상기 수지 충진부(92)의 에폭시 수지에 포함된다. 상기 수지 충진부(92)의 열 팽창 계수는 상기 제 1 온도 범위(α1)(상기 유리 전이 온도보다 낮은 25℃ 내지 155℃의 온도 범위)에 대하여 21ppm/℃의 값, 및 상기 제 2 온도 범위(α2)(상기 유리 전이 온도와 같거나 또는 이보다 높은 155℃ 내지 240℃의 온도 범위)에 대하여 57ppm/℃의 값을 가지며, 이들 값은 TMA(thermal mechanical analysis, 열기계 분석법)에 의하여 측정된다. 더욱이, 상기 수지 충진부(92)의 유리 전이 온도(Tg)는, TMA에 의하여 측정된 바, 155℃의 값을 가지며, 동적 점탄성 해석법(DMA, dynamic viscoelastic analysis)에 의하여 측정된 바, 184℃의 값을 갖는다. 상기 수지 충진부(92)의 영률은 7.6Gpa이며, 그의 인장 강도는 90Mpa이고, 신장율은 1.7%이다.
상기 빌드업층(31, 32)를 구성하는 수지 층간 절연층(33~36) 내에는, 상기 충진재 및 에폭시 중량에 기초하여 38wt%의 양으로 실리카 충진재가 에폭시 수지에 대하여 포함된다. 상기 수지 층간 절연층(33~36)의 열 팽창 계수는 상기 제 1 온도 범위(α1)에 대하여 39ppm/℃이며, 상기 제 2 온도 범위(α2)에 대하여 161ppm/℃이다. 또한, 상기 수지 층간 절연층(33~36)의 유리 전이 온도(Tg)는 TMA에 의하여 측정된 바 156℃의 값을 가지며, DMA에 의하여 측정된 바 177℃의 값을 갖는다. 상기 수지 층간 절연층(33~36)의 영률은 3.5Gpa이며, 그의 인장 강도는 93Mpa이고, 신장율은 5.0%이다.
더욱이, 상기 코어 기판(11)의 특징으로서, 상기 열 팽창 계수는 상기 제 1 온도 범위(α1)에 대하여 27.3ppm/℃이며, 상기 제 2 온도 범위(α2)에 대하여 148ppm/℃이고, 영률은 22.2Gpa이다. 또한, 상기 세라믹 캐패시터(101)의 특징으로서, 상기 열 팽창 계수는 상기 제 1 온도 범위(α1)에 대하여 4.6ppm/℃이며, 상기 제 2 온도 범위(α2)에 대하여 11.7ppm/℃이고, 영률은 120Gpa이다.
여기에서, “TMA”는, 예를 들면, JPCA-BU01-2007에 의하여 정의되며, “DMA"는, 예를 들면, JIS C 6481-1996에 의하여 정의된다.
다음으로, 본 실시예에 의한 부품 내장형 와이어링 기판(10)의 제조 방법을 설명한다.
우선, 코어 기판 준비 공정에서, 하우징 홀부(90)를 갖는 코어 기판(11)을 주지의 기술로 제조 및 준비한다. 상기 코어 기판(11)은 다음과 같이 제조된다. 수 지 베이스재(160)의 양면에 구리 호일(161)을 부착하여 얻어지는 동박 적층판(copper-clad laminate)(162)(도 5 참조)을 준비한다. 그리고나서, 드릴기계를 사용하여 상기 동박 적층판(162)에 홀 드릴 공정을 수행하고, 스루홀 도전체(16)를 형성하는 데에 이용되는 스루홀을 소정 위치에 미리 형성한다.
그 후, 무전해 구리 도금 공정 및 전해 구리 도금 공정 기술에 의하여 상기 스루홀 도전체(16)를 형성하고, 전해 구리 도금 공정을 수행한다. 다음으로, 주성분으로서 에폭시 수지를 갖는 페이스트를 상기 스루홀 도전체(16)의 중공부에 인쇄하고 인쇄된 상태를 경화시킴으로써 상기 차단체(17)를 형성한다. 상기 도전층(141)은, 예를 들면, 상기 동박 적층판(162) 양측의 구리 호일(161)을 에칭함으로써 섭트랙티브법으로 패터닝한다(도 6 참조). 특히, 무전해 구리 도금을 수행한 이후, 공통 전극으로서 무전해 구리 도금층을 이용하면서 전해 구리 도금을 수행한다. 그리고나서, 드라이 필름을 적층하고, 상기 드라이 필름은 상기 드라이 필름에 대하여 노출 공정 및 현상 공정을 수행함으로써 소정 패턴으로 형성된다. 이 상태에서, 전해 구리 도금층, 무전해 구리 도금층, 및 불필요한 구리 호일(161)을 에칭에 의하여 제거하고, 상기 드라이 필름을 벗겨낸다. 그 후, 라우터를 사용하여 홀처리를 수행하고, 소정 위치에 상기 하우징 홀부(90)를 형성함으로써, 상기 코어 기판(11)을 얻게 된다(도 7 참조).
또한, 부품 준비 공정에서는 주지의 기술에 의하여 상기 세라믹 캐패시터(101)를 미리 제조 및 준비한다.
상기 세라믹 캐패시터(101)는 다음과 같이 제조된다.
주성분으로서 티탄산 바륨을 갖는 유전성 물질로 형성되는 그린 시트(green sheet)를 형성하고, 내부 전극층용 니켈 페이스트를 상기 그린 시트 상에 스크린 인쇄하여 건조시킨다. 따라서, 나중에 전원용 내부 전극층(141)이 될 전원용 내부 전극부 및 상기 접지용 내부 전극층(142)이 될 접지용 내부 전극부를 형성한다. 다음으로, 상기 전원용 내부 전극부가 형성된 그린 시트 및 상기 접지용 내부 전극부가 형성된 그린 시트를 교대로 적층하고 그의 시트 적층 방향으로 가압한다. 따라서, 상기 그린 시트는 그린 시트 적층체를 형성하도록 일체화된다.
그리고나서, 레이저 처리 기계를 사용하여 상기 그린 시트 적층체 상에 다수개의 비아홀(130)을 형성하고, 비아 도전체용으로 사용되는 니켈 페이스트를 페이스트 압입 및 충진 장치를 사용하여 상기 비아홀(130) 내에 충진한다. 다음으로, 상기 비아 전극용으로 사용되는 니켈 페이스트를 상기 그린 시트 적층체의 상부면 상에 인쇄하여, 상기 그린 시트 적층체의 상부면 상에 상기 도전부의 상부 단면을 덮도록 상기 외부 전극(111, 112)을 형성한다.
그 후, 상기 그린 시트 적층체를 건조시키고, 상기 외부 전극(111, 112)을 어느 정도 응고시킨다. 다음으로, 그린 시트 적층체로부터 그리스를 제거하고 소정 시간 동안 소정 온도에서 다시 소부한다. 그 결과, 상기 페이스트 내에 포함된 티탄산 바륨 및 니켈이 동시에 소결되어 상기 세라믹 소결체(104)를 얻게 된다.
다음으로, 이전에 얻어진 상기 세라믹 소결체(104)의 외부 전극(111, 112)을 형성하기 위하여 무전해 구리 도금(약 10㎛의 두께) 공정을 수행한다. 그 결과, 상기 외부 전극(111, 112) 상에 구리 도금층이 형성된다. 또한, 상기 세라믹 캐패시 터(101)가 될 다수개의 제품 영역이 평면 방향을 따라 수평 및 수직으로 배열되는 다수개의 제품을 형성하기 위하여 중간 제품을 제조한다. 그러면, 다수개의 제품을 형성하기 위하여 상기 중간 제품을 분할함으로써, 다수개의 세라믹 캐패시터(101)를 개별 제품으로써 동시에 얻을 수 있다.
그리고나서, 하우징 공정에서, 상기 코어 주표면(12) 및 상기 캐패시터 주표면(102)이 동일측을 대향하도록 배치되는 상태(도 8에서 하부측)에서 상기 세라믹 캐패시터(101)를 상기 하우징 홀부(90) 내에 수용하고, 장착 장치(야마하 모터 코., 엘티디. 제조)를 사용하여 상기 코어 후표면(13) 및 상기 캐패시터 후표면(103)이 동일측을 대향하도록 배치한다(도 8에서 상부측). 상기 코어 주표면(12) 상에 위치되는 하우징 홀부(90)의 개구부는 벗겨질 수 있는 접착 테이프(171)로 밀봉한다. 이 접착 테이프(171)는 지지 보드로 지지한다. 상기 접착 테이프(171)의 접착 표면에 상기 세라믹 캐패시터(101)를 부착하여 일시적으로 고정한다. 상기 세라믹 캐패시터(101)는 상기 코어 기판(11)보다 더욱 얇게 형성되므로, 상기 코어 후표면(13)과 상기 캐패시터 후표면(103) 사이에는 단차가 발생된다.
후속의 수지 충진 공정에서, 시트 형상을 갖는 비경화 에폭시 수지막(173) (아지노모토 코., 아이엔씨. 제조의 빌드업재; 제품명: ABF-TH3)을 상기 코어 후표면(13) 및 상기 캐패시터 후표면(103) 상에 적층한다 (도 9 참조). 여기에서, 상기 에폭시 수지막(173)을 주지의 진공 적층법에 의하여 비압축 환경에서 가열 및 가압함으로써, 상기 에폭시 수지막(173)을 상기 코어 후표면(13) 및 상기 캐패시터 후표면(103)에 단단히 부착한다. 이 때에, 상기 에폭시 수지막(173)의 일부는 용해되 며, 이렇게 용해된 수지재에 적하함으로써 상기 하우징 홀부(90)의 내벽면(91)과 상기 캐패시터 측표면(106) 사이의 갭이 충진된다 (도 10 참조). 후속의 고정 공정에서는, 가열 처리(경화 등)를 수행함으로써 상기 에폭시 수지막을 경화시키고, 상기 세라믹 캐패시터(101)를 상기 코어 기판(11)에 고정한다.
그 후, 상기 코어 후표면(13) 및 상기 캐패시터 후표면(103) 상에 위치된 상기 에폭시 수지막(173)을, 예를 들면, 벨트 샌더(belt sander)를 사용함으로써 연마하여 제거하고, 상기 코어 후표면(13) 상에 형성되는 상기 도전층(41)의 표면을 노출한다. 그리고나서, 이 순간에, 상기 접착 테이프(171)를 벗겨낸다. 상기 코어 주표면(12) 상에 위치되는 상기 외부 전극(111, 112)의 표면 및 상기 도전층(41)의 표면이 상기 접착 테이프(171)에 접촉되므로, 상기 표면들은 연마를 행하지 않고도 동일한 높이로 형성된다. 더욱이, 상기 하우징 홀부(90)의 내벽면(91)과 상기 캐패시터 주표면(106) 사이의 갭에 적하되는 상기 에폭시 수지막(173)의 일부는 상기 수지 충진부(92)가 된다. 그러면, 상기 하우징 홀부(90) 내에, 상기 세라믹 캐패시터(101)의 캐패시터 후표면(103)과 상기 코어 기판(11)의 코어 후표면(13) 사이의 단차를 채우도록 상기 수지 충진부(92)가 형성되고, 상기 세라믹 캐패시터(101)의 캐패시터 후표면(103) 측은 상기 수지 충진부(92)로 코팅된다.
다음으로, 주지의 빌드업 방법에 기초하여, 상기 코어 기판(11)의 상부 표면(12) 상에 상기 빌드업층(31)을 형성하고, 상기 코어 기판(11)의 바닥 표면(13) 상에 빌드업층(32)을 형성한다 (도 12 참조). 또한, 도 12는 도 11에 나타낸 바의 상기 코어 기판(11)의 상하부 표면과 상기 세라믹 캐패시터(101)가 수직 방향으로 역전된 상태 (칩 장착시의 상태)를 나타낸다.
더욱 상세히 설명하자면, 우선, 상기 비아 도전체(47)가 형성될 위치에 블라인드 홀을 갖는 제 1 층으로서 작용하는 상기 수지 층간 절연층(33, 34)과 함께 에폭시 수지막 (아지노모토 코., 아이엔씨. 제조의 빌드업재; 제품명: ABF-GX13)을 상기 코어 기판(11)의 코어 주표면(12) 및 코어 후표면(13)에 적층한다. 상기 블라인드 홀은 레이저 처리 기계를 이용하여 형성한다. 양자택일적으로, 상기 에폭시 수지막을 적층하는 대신으로, 액상의 열경화성 에폭시 수지를 코팅함으로써 상기 수지 층간 절연층(33, 34)을 형성할 수도 있다. 다음으로, 주지의 기술 (예를 들면, 세미-애디티브법)에 의하여 전해 구리 도금 공정을 수행하여, 상술한 바의 블라인드 홀 내에 상기 비아 도전체(47)를 형성함과 함께 상기 수지 층간 절연층(33, 34) 상에 상기 도전층(42)을 형성한다.
그리고나서, 상기 비아 도전체(43)가 형성될 위치에 블라인드 홀을 갖는 제 2 층으로서 작용하는 상기 수지 층간 절연층(35, 36)과 함께 상기 에폭시 수지막을 상기 제 1 층으로서 작용하는 상기 수지 층간 절연층(33, 34) 상에 적층한다. 상기 블라이드 홀은 레이저 처리 기계를 사용하여 형성한다. 양자택일적으로, 상기 에폭시 수지막을 적층하는 대신으로, 액상의 열경화성 에폭시 수지를 코팅함으로써 상기 수지 층간 절연층(35, 36)을 형성할 수도 있다. 다음으로, 주지의 기술에 의하여 전해 구리 도금 공정을 수행하여, 상술한 바의 블라인드 홀 내에 상기 비아 도전체(43)를 형성함과 함께 상기 수지 층간 절연층(35) 상에 상기 단자 패드(44)를 형성한다. 그리고나서 상기 수지 층간 절연층(36) 상에 BGA 패드(48)를 형성한다.
다음으로, 상기 제 2 층으로서 작용하는 상기 수지 층간 절연층(35, 36)을 감광성 에폭시 수지로 코팅하고 상기 감광성 에폭시 수지를 경화시킴으로써 상기 솔더 레지스트(37, 38)를 형성한다. 그 후, 소정의 마스크가 배치되는 상태에서 상기 솔더 레지스트에 노광 및 현상 공정을 수행하고, 상기 솔더 레지스트(37, 38) 내에 상기 개구부(46, 40)를 패터닝한다. 그 결과, 상기 코어 기판(11)의 상부 표면(12) 및 하부 표면(13)에는 상기 빌드업층(31, 32)가 형성된다.
그러면, 상기 단자 패드(44) 상에 솔더 범프(45)를 형성하고, 상기 BGA 패드(48) 상에 상기 솔더 범프(49)를 형성한다. 또한, 이 상태의 결과 기판은 상기 부품 내장형 와이어링 기판(10)이 될 다수개의 제품 영역이 평면 방향을 따라 수직 및 수평으로 배치되는 다수개의 제품을 형성하기 위한 와이어링 기판으로 간주할 수 있다. 그리고나서, 다수개의 제품을 형성하기 위하여 상기 와이어링 기판을 분할함으로써, 다수개의 와이어링 기판(10)을 개별 제품으로써 동시에 얻을 수 있다.
결과적으로, 본 실시예에 의하면, 다음과 같은 장점들을 실현할 수 있다.
《1》 본 실시예에 의한 부품 내장형 와이어링 기판(10)의 경우, 유리 전이 온도와 같거나 이보다 높은 제 2 온도 범위(α2)에 대한 상기 수지 충진부(92)의 열 팽창 계수의 값(=50ppm/℃)은 상기 세라믹 캐패시터(101)의 열 팽창 계수의 값(=11.7ppm/℃)보다 크게 그리고 상기 코어 기판(11)의 열 팽창 계수의 값(=148ppm/℃)보다 작게 설정된다. 이 경우, 상기 솔더 범프(45)가 용해되는 온도 범위에서, 상기 코어 기판(11), 상기 세라믹 캐패시터(101) 및 상기 수지 충진부(92)의 열 팽창 계수들의 불일치를 억제할 수 있다. 따라서, 상기 부품 내장형 와이어링 기판(10)이 상기 IC 칩(21)의 장착을 위한 납 용해 온도까지 가열되는 경우에도, 상기 IC 칩(21) 장착 영역(23)의 팽윤을 억제할 수 있으며, 따라서 상기 솔더 범프(45)의 단선 형성과 관련한 문제점을 예방할 수 있다. 결과적으로, 상기 부품 내장형 와이어링 기판(10)과 상기 IC 칩(21) 사이의 전기적 접속을 확실하게 수행할 수 있고, 상기 제품의 신뢰성을 향상시킬 수 있다.
《2》 본 실시예에 의한 부품 내장형 와이어링 기판(10)의 경우, 유리 전이 온도와 같거나 이보다 높은 제 2 온도 범위(α2)에 대한 상기 수지 충진부(92)의 열 팽창 계수의 값은 57ppm/℃으로 설정되고, 유리 전이 온도보다 낮은 제 1 온도 범위(α1)에 대한 그의 열 팽창 계수의 값은 21ppm/℃이며, 그의 차이의 절대값은 50ppm/℃와 같거나 또는 이보다 작게 설정된다. 또한, 상기 수지 층간 절연층(33~36)의 열 팽창 계수의 값은 상기 제 2 온도 범위(α2)에 대하여 39ppm/℃으로 설정되며, 상기 제 1 온도 범위(α1)에 대한 그의 열 팽창 계수의 값은 161ppm/℃로 설정되고, 그의 차이의 절대값은 50ppm/℃와 같거나 또는 이보다 크게 설정된다. 상기 온도 범위(α1, α2)에 대한 상기 수지 충진부(92)의 열 팽창 계수들 사이의 차가 상술한 바와 같이 작을 때, 상기 유리 전이 온도보다 높은 상기 제 2 온도 범위(α2)에 더하여 상기 유리 전이 온도보다 낮은 상기 제 1 온도 범위(α1)에 대한 열 팽창 계수들 사이의 불일치 또한 억제될 수 있다. 이 경우, 상기 수지 층간 절연층(33~36)과 동일한 물질로 상기 수지 충진부(92)를 형성하는 경우에 비하여, 열 팽창 계수들 사이의 불일치를 감소시킬 수 있으므로, 상기 IC 칩(21) 장착 영역(23)의 팽윤 또한 확실히 억제할 수 있다.
《3》 본 실시예에 의한 부품 내장형 와이어링 기판(10)의 경우, 상기 수지 충진부(92)의 영률(=7.6Gpa)은 상기 수지 층간 절연층(33~36)의 영률(=3.5Gpa)보다 크다. 또한, 상기 수지 충진부(92)의 인장 강도(=1.70)는 상기 수지 층간 절연층(33~36)의 인장 강도(=5.0%)보다 작다. 따라서, 상기 수지 층간 절연층(33~36)과 동일한 물질로 상기 수지 충진부(92)를 형성하는 경우에 비하여, 상기 IC 칩(21) 장착 영역(23)의 팽윤을 더욱 확실히 억제할 수 있다.
《4》 본 실시예에 의한 부품 내장형 와이어링 기판(10)의 경우, 상기 수지 충진부(92)는 상기 충진재 및 에폭시 수지의 중량에 기초하여 68wt%의 양으로 실리카 충진재를 포함한다. 따라서, 상기 제 2 온도 범위(α2)에 대한 상기 수지 충진부(92)의 열 팽창 계수의 값을 감소시킬 수 있으므로, 상기 IC 칩(21) 장착 영역(23)의 팽윤을 억제할 수 있다.
《5》 본 실시예에서, 상기 수지 충진 공정에서, 시트 형상을 갖는 비경화 에폭시 수지막(173)을 상기 코어 후표면(13) 및 상기 캐패시터 후표면(103) 상에 배치하고, 가열 및 가압한다. 이러한 에폭시 수지막(173)은 상기 빌드업층(31, 32)에 사용된 일반적인 수지막보다 더 큰 실리카 충진재 함량을 가지며, 따라서, 그의 유동성이 감소된다. 따라서, 이 실시예에서와 같이, 상기 수지막(173)을 가열 및 가압함으로써, 상기 수지 충진부(92)를 형성하기 위하여 상기 하우징 홀부(90)의 내벽면(91)과 상기 세라믹 캐패시터(101) 사이의 갭에 수지재를 충분히 충진한다. 이러한 수지 충진부(92)는 상기 하우징 홀부(90) 내에 아무런 갭 없이 형성되며, 크랙의 발생을 방지할 수 있으므로, 상기 세라믹 캐패시터(101)는 상기 코어 기 판(11)에 확실하게 고정될 수 있다.
《6》 본 실시예의 세라믹 캐패시터(101)에 의하면, 다수개의 상기 비아 도전체(131, 132)가 전체적으로 어레이 형상으로 배치된다. 따라서, 상기 세라믹 캐패시터(101)의 인덕턴스가 감소된다. 그러므로, 잡음을 흡수할 수 있으며, 전원의 변동을 제거하는 전원의 고속 공급을 수행할 수 있다. 더욱이, 전체 캐패시터(101)의 소형화를 달성할 수 있고, 더 나아가, 전체 와이어링 기판의 소형화를 용이하게 달성할 수 있다. 또한, 크기에 비하여 높은 정적 용량을 용이하게 달성할 수 있고, 따라서, 파워를 더욱 안정적으로 공급할 수 있다.
아울러, 본 발명 실시예는 다음과 같이 수정될 수 있다.
본 실시예의 부품 내장형 와이어링 보드(10)에 내장되는 세라믹 캐패시터(101)에서, 상기 외부 전극(111, 112)은 상기 캐패시터 주표면(102) 측에만 형성된다. 그러나, 본 발명은 이에 한정되지 않는다. 도 13에 나타낸 바의 부품 내장형 와이어링 보드(10A)에서와 같이, 상기 캐패시터 주표면(102) 측에 형성되는 상기 외부 전극(111, 112)에 더하여 상기 캐패시터 후표면(103) 측에 형성되는 상기 외부 전극(121, 122)이 내장될 수도 있다. 이러한 세라믹 캐패시터(101A)에서, 상기 외부 전극(121)은 상기 캐패시터 후표면(103) 측에 위치되는 상기 전원용 내부-캐패시터 비아 도전체(131)의 단면에 직접적으로 연결되며, 상기 외부 전극(122)은 상기 캐패시터 후표면(103) 측에 위치되는 다수개의 상기 접지용 내부-캐패시터 비아 도전체(132)의 단면들에 직접적으로 연결된다. 또한, 상기 캐패시터 후표면(103) 측에 위치되는 상기 외부 전극(121, 122)은 상기 캐패시터 후표면(103) 측 을 덮는 상기 수지 충진부(92) 및 상기 수지 층간 절연층(34)을 관통하여 형성되는 상기 비아 도전체(47A)에 연결되고, 도시 생략하였으나, 상기 비아 도전체(47A), 상기 도전층(42), 상기 비아 도전체(43), 상기 BGA 패드(48), 및 상기 솔더 범프(49)를 통하여 마더보드에 접속된다. 상기 와이어링 기판(10A)이 이러한 구조로 되는 경우에도, 상기 코어 기판(11), 상기 세라믹 캐패시터(101A) 및 상기 수지 충진부(92)의 열 팽창 계수들의 불일치를 억제할 수 있으므로, 상기 IC 칩(21) 장착 영역(23)의 팽윤을 억제할 수 있다.
본 실시예에 의한 부품 내장형 와이어링 기판(10)에서, 상기 코어 주표면(12) 및 상기 코어 후표면(13) 상에 개방되는 하우징 홀부(90)(스루홀)는 상기 코어 기판(11) 내에 형성되며, 상기 세라믹 캐패시터(101)는 상기 하우징 홀부(90) 내에 수용된다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들면, 상기 코어 주표면(12) 상에 개방되는 바닥 하우징 홀부는 상기 코어 기판(11) 내에 형성되고 상기 세라믹 캐패시터(101)는 상기 하우징 홀부 내에 수용되는 구조로 될 수도 있다.
상술한 바의 실시예에서는, 상기 수지 충진부(92)를 형성하기 위하여 상기 충진재 및 에폭시 수지의 중량에 기초하여 68wt%의 양으로 실리카 충진재가 에폭시 수지에 포함되는 에폭시 수지막(173)(아지노모토 코., 아이엔씨. 제조; 제품명: ABF-TH3)을 이용한다. 그러나, 기타 수지재도 사용가능하다. 특히, 예를 들면, 에폭시 수지 및 시아네이트 수지로 형성되는 수지재에, 상기 충진재 및 에폭시 수지의 중량에 기초하여 55wt%의 양으로 실리카 충진재가 포함되는 수지막(아지노모토 코., 아이엔씨. 제조; 제품명: ABF-GZ22)을 사용할 수도 있다. 이러한 수지막의 특징으로서, 상기 제 1 온도 범위(α1)(25℃ 내지 150℃의 온도 범위)에 대한 열 팽창 계수는 31ppm/℃이며, 상기 제 2 온도 범위(α2)(150℃ 내지 240℃의 온도 범위)에 대한 열 팽창 계수는 88ppm/℃이다. 또한, TMA에 의하여 측정된 바, 상기 유리 전이 온도(Tg)는 166℃이며, DMA에 의하여 측정된 바, 상기 유리 전이 온도(Tg)는 192℃이다. 또한, 영률은 6.2Gpa이며, 인장 강도는 117Mpa이고, 신장율은 3.4%이다. 시트 형상을 갖는 열경화성 수지를 사용하는 경우에도, 상기 솔더 범프(45)가 용해되는 온도 범위에서, 상기 코어 기판(11), 상기 세라믹 캐패시터(101) 및 상기 수지 충진부(92)의 열 팽창 계수들의 불일치를 억제할 수 있으므로, 상기 IC 칩(21) 장착 영역(23)의 팽윤을 억제할 수 있다.
이상에서 도시 및 설명된 바의 본 발명의 형태 및 세부사항에 다양한 변경을 가할 수 있음은 당업자에게 자명하다. 이러한 변경은 이에 첨부된 바의 본 발명의 요지 및 범위 내에 포함된다.
본 출원은 2008년 10월 8일자로 출원된 일본국 특허 출원 제2008-262013호에 기초하며, 그의 개시 내용은 전체적으로 이에 참조로 결부된다.
도 1은 본 발명의 일 실시예에 의한 부품 내장형 와이어링 기판의 개략적인 단면도
도 2는 세라믹 캐패시터의 개략적인 단면도
도 3은 세라믹 캐패시터의 평면도
도 4는 IC-칩 장착 영역, 수지 충진부, 및 세라믹 캐패시터의 설명도
도 5는 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 6은 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 7은 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 8은 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 9는 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 10은 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 11은 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 12는 부품 내장형 와이어링 기판을 제조하기 위한 방법을 나타내는 설명도
도 13은 또 다른 일 실시예에 의한 부품 내장형 와이어링 기판의 개략적인 단면도

Claims (20)

  1. 코어 주표면, 코어 후표면, 및 상기 코어 주표면측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판;
    부품 주표면 및 부품 후표면을 가지며, 상기 코어 주표면 및 상기 부품 주표면가 동일측을 대향하도록 배열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품;
    상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며, 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및
    상기 코어 주표면 및 상기 부품 주표면 상에 교대로 수지 층간 절연층 및 도전층을 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며,
    상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되고, 그리고
    상기 수지 충진부의 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값(CTE α2)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정됨을 특징으로 하는, 부품 내장형 와이어링 기판.
  2. 청구항 1에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)과 상기 유리 전이 온도보다 낮은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α1) 사이의 차의 절대값은 50ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  3. 청구항 2에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 90ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  4. 청구항 3에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 60ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  5. 청구항 1에 있어서, 상기 수지 충진부의 영률(Young's modulus)은 6.0Gpa와 같거나 또는 이보다 큼을 특징으로 하는, 부품 내장형 와이어링 기판.
  6. 청구항 1에 있어서, 상기 수지 충진부의 신장율은 3.5%와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  7. 청구항 1에 있어서, 상기 수지 충진부의 수지는 무기 충진재를 포함하며, 상기 무기 충진재의 함량은 상기 무기 충진재 및 상기 수지의 중량을 기초로 50wt%와 같거나 또는 이보다 큼을 특징으로 하는, 부품 내장형 와이어링 기판.
  8. 청구항 1에 있어서, 상기 판-형상 부품은 세라믹 캐패시터임을 특징으로 하는, 부품 내장형 와이어링 기판.
  9. 청구항 1에 있어서, 상기 판-형상 부품은 다수개의 내부 전극층이 세라믹 유전층을 통하여 적층되도록 배치되는 구조를 가지며, 다수개의 내부 전극층 각각에 접속되는 다수개의 내부-캐패시터 비아 도전체 및 상기 부품 주표면 측에 위치되는 다수개의 내부-캐패시터 비아 도전체 각각의 적어도 단부에 접속되는 다수개의 표면층 전극을 포함하며, 그리고
    상기 다수개의 내부-캐패시터 비아 도전체는 세라믹 캐패시터를 정의하기 위 하여 어레이로 배열됨을 특징으로 하는, 부품 내장형 와이어링 기판.
  10. 코어 주표면, 코어 후표면, 및 상기 코어 주표면측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판;
    부품 주표면 및 부품 후표면을 가지며 상기 코어 주표면 및 상기 부품 주표면가 동일측을 대향하도록 배열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품;
    상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및
    상기 코어 주표면 및 상기 부품 주표면 상에 교대로 수지 층간 절연층 및 도전층을 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며,
    상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되고, 그리고
    상기 수지 충진부의 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 열 팽창 계수의 값(CTE α2)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값을 10% 감소시킴으로써 얻어지는 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값을 10% 증가시킴으로써 얻어지는 값보 다 작게 설정됨을 특징으로 하는, 부품 내장형 와이어링 기판.
  11. 코어 주표면, 코어 후표면, 및 상기 코어 주표면측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판;
    부품 주표면 및 부품 후표면을 가지며, 상기 코어 주표면 및 상기 부품 주표면가 동일측을 대향하도록 배열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품;
    상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며, 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및
    상기 코어 주표면 및 상기 부품 주표면 상에 교대로 수지 층간 절연층 및 도전층을 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며,
    상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되고, 그리고
    상기 수지 충진부의 유리 전이 온도보다 낮은 온도 범위에 대한 열 팽창 계수의 값(CTE α1)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값보다 작게 설정됨을 특징으로 하는, 부품 내장형 와이어링 기판.
  12. 청구항 11에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)과 상기 유리 전이 온도보다 낮은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α1) 사이의 차의 절대값은 50ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  13. 청구항 12에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 90ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  14. 청구항 13에 있어서, 상기 유리 전이 온도와 같거나 이보다 높은 온도 범위에 대한 상기 수지 충진부의 열 팽창 계수의 값(CTE α2)은 60ppm/℃와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  15. 청구항 11에 있어서, 상기 수지 충진부의 영률은 6.0Gpa와 같거나 또는 이보다 큼을 특징으로 하는, 부품 내장형 와이어링 기판.
  16. 청구항 11에 있어서, 상기 수지 충진부의 신장율은 3.5%와 같거나 또는 이보다 작음을 특징으로 하는, 부품 내장형 와이어링 기판.
  17. 청구항 11에 있어서, 상기 수지 충진부의 수지는 무기 충진재를 포함하며, 상기 무기 충진재의 함량은 상기 무기 충진재 및 상기 수지의 중량에 기초하여 50wt%와 같거나 또는 이보다 큼을 특징으로 하는, 부품 내장형 와이어링 기판.
  18. 청구항 11에 있어서, 상기 판-형상 부품은 세라믹 캐패시터임을 특징으로 하는, 부품 내장형 와이어링 기판.
  19. 청구항 11에 있어서, 상기 판-형상 부품은 다수개의 내부 전극층이 세라믹 유전층을 통하여 적층되도록 배치되는 구조를 가지며, 다수개의 내부 전극층 각각에 접속되는 다수개의 내부-캐패시터 비아 도전체 및 상기 부품 주표면 측에 위치되는 다수개의 내부-캐패시터 비아 도전체 각각의 적어도 단부에 접속되는 다수개의 표면층 전극을 포함하며, 그리고
    상기 다수개의 내부-캐패시터 비아 도전체는 세라믹 캐패시터를 정의하기 위 하여 어레이로 배열됨을 특징으로 하는, 부품 내장형 와이어링 기판.
  20. 코어 주표면, 코어 후표면, 및 상기 코어 주표면측에 개구부를 갖는 하우징 홀부를 포함하며, 수지로 형성되는 코어 기판;
    부품 주표면 및 부품 후표면을 가지며 상기 코어 주표면 및 상기 부품 주표면이 동일측을 대향하도록 배열되는 상태에서 상기 하우징 홀부 내에 수용되고, 세라믹재로 형성되는 판-형상 부품;
    상기 하우징 홀부의 내벽면과 상기 판-형상 부품 사이의 갭에 충진되며 상기 코어 기판에 상기 판-형상 부품을 고정하는 수지 충진부; 및
    상기 코어 주표면 및 상기 부품 주표면 상에 교대로 수지 층간 절연층 및 도전층을 적층함으로써 형성되고, 최상층 상에 칩 부품을 장착하기 위하여 장착 영역 내에 배치되는 다수개의 솔더 범프를 갖는 와이어링 적층부로 이루어지며,
    상기 코어 주표면 측으로부터 볼 때, 상기 장착 영역의 돌출된 영역은 상기 판-형상 부품 및 상기 수지 충진부의 돌출 영역보다 크며, 상기 판-형상 부품 및 상기 수지 충진부는 상기 장착 영역의 바로 아래에 위치되고, 그리고
    상기 수지 충진부의 유리 전이 온도보다 낮은 온도 범위에 대한 열 팽창 계수의 값(CTE α1)은 상기 온도 범위에 대한 상기 판-형상 부품의 열 팽창 계수의 값을 10% 감소시킴으로써 얻어지는 값보다 크게 그리고 상기 온도 범위에 대한 상기 코어 기판의 열 팽창 계수의 값을 10% 증가시킴으로써 얻어지는 값보다 작게 설 정됨을 특징으로 하는, 부품 내장형 와이어링 기판.
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