CN100521168C - 中间基板 - Google Patents

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Abstract

提供一种中间基板，具有基板芯，该基板芯由芯主体部和陶瓷副芯部构成，上述芯主体部由高分子材料构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部，上述陶瓷副芯部由陶瓷构成，呈板状，以和芯主体部在厚度方向上一致的形式收纳在副芯收纳部内；陶瓷副芯部具有板状基体和薄膜电容器部，上述薄膜电容器部形成在该板状基体的第一主表面一侧，是由直流互相隔离的第一种电极导体薄膜和第二种电极导体薄膜夹住电介质薄膜积层而成的；第一种电极导体薄膜和第二种电极导体薄膜分别以直流互相隔离的形式和第一端子阵列的第一侧第一种端子和第一侧第二种端子导通。

Description

中间基板
技术领域
本发明涉及一种电容器。
背景技术
(专利文献1)
特开2003—142624号公报
(非专利文献)
栗原和明<<低インダクタンス薄膜デカツプリングキヤパシタの開発>>、エレクトロニクス実装技術、第19卷(2003年)第1号、50页
在CPU及其他LSI等高速操作的集成电路设备中，对于集成电路内的多个电路块，以从共同的电源分支的形式分配电源线，但当电路块内多个元件同时告诉开关时，从电源一次性地发出很大的电流，电源电压的变动成为一种噪音，并通过电源线传播到各个电路块，会产生这样的问题。因此，对各个电路块设置用于降低电源阻抗的去耦电容器，是抑制电源电压变动导致的块之间的噪音传播的有效方法。此外，有时也有同样的连接方式设置用于交流过滤地去除冲击噪声等外来性噪音的旁路电容器(通称为“bypass condenser”)。
但是，CPU等大规模集成电路中，其趋势是组装的电路块数量越来越多，电源端子、接地端子的数量也逐渐增加，端子间的距离也越来越小。去耦电容器对各电路块需要按每条电源线连接，而对有密集的多个端子的集成电路一个一个连接电容器，从组装技术上而言是困难的，并且也和小型化的潮流背道而驰。
因此，专利文献1及非专利文献1中公开了一种将强电介质薄膜和金属薄膜积层，并将和密集的集成电路一侧端子分别连接的多个电容器端子利用光刻技术做成的薄膜去耦电容器。高速开关时由于电源电压变动而引起的噪音问题中最易于表面化的高频区域(特别是100MHz以上时)内，由于介电性电抗在电源阻抗中所占比重较大，所以将导通去耦电容器的电源端子和接地端子的距离尽量拉进，对于降低电源阻抗是有效的。并且，还存在以下问题：当端子部分的电感增加时，与去耦电容器的电容成分相耦合而生成共振点，可获得充分的降低阻抗的效果的带宽会缩小。因此，利用如上所述的光刻技术制造端子间距离小的薄膜电容器，不仅可以实现元件的小型化，也有望实现降低电源阻抗这一本来目的以及实现广带宽。
但是在上述专利文献1中，薄膜电容器的结构是单独构成中间基板。在该结构下，由于薄膜电容器的刚性并不是非常高，当作为连接对象的主基板是母板、形成二段中间基板的有机封装基板等、以高分子材料为主体的基板时，当存在回流焊接等加热历史时，由于半导体元件和主基板的线膨胀系数差无法完全吸收，会产生焊锡脱落、因薄膜电容器自身刚性不足引起损坏等危险。
发明内容
本发明的课题在于提供一种即使使用电容器也可大幅提高其刚性，并且即使具有回流焊接等加热历史，也可对由于半导体元件和主基板之间的线膨胀系数差而引起的热应力具有充分的抵抗性的中间基板。
为了解决上述课题，本发明的中间基板，其特征在于：具有基板芯，由芯主体部和陶瓷副芯部构成，上述芯主体部由高分子材料(其概念包含和陶瓷纤维、粒子等填料复合化的材料)构成，呈板状，在第一主表面上以减少自身厚度的形式开口形成副芯收纳部，上述陶瓷副芯部由陶瓷构成，呈板状，以和芯主体部在厚度方向上一致的形式收纳在副芯收纳部内；第一端子阵列，形成在基板芯的第一主表面一侧，该第一端子阵列由第一侧第一种端子、第一侧第二种端子及第一侧信号端子构成，其中第一侧第一种端子和第一侧第二种端子中一方起电源端子的作用，而另一方起接地端子的作用；以及第二端子阵列，形成在基板芯的第二主表面一侧，由分别与第一侧第一种端子及第二种端子导通的第二侧第一种端子及第二侧第二种端子，和与第一侧信号端子导通的第二侧信号端子构成，陶瓷副芯部具有板状基体和薄膜电容器部，薄膜电容器部形成在该板状基体的第一主表面一侧，是由直流互相隔离的第一种电极导体薄膜和第二种电极导体薄膜夹住电介质薄膜积层而成的；第一端子阵列的上述第一侧第一种端子和上述第一侧第二种端子分别与第一种电极导体薄膜和第二种电极导体薄膜导通，从而上述第一侧第一种端子和上述第一侧第二种端子为直流互相隔离。此外，本发明中的“薄膜”是指厚度为1.5μm以下的膜。
在这样的薄膜电容器部中，根据电介质层的薄膜化效果，可以减少元件的尺寸，并且可以大幅增加可实现的静电电容。并且，只要单纯地重复进行基于光刻技术的图案形成和一般的成膜技术，即可容易地进行生产制造。也可以将该薄膜电容器部分别积层多层电介质层、第一种及第二种电极导体层。这种情况下，使二个同种电极导体薄膜互相结合的结合导体部可以和二个同种电极导体薄膜中的其中至少一个作为共同成膜的薄膜部而形成。并且，通过将作为去耦电容器(或者旁路电容器)起作用的电容器以中间基板的形式和半导体元件直接连接，可以使去耦电容器更靠近半导体元件，从而可以缩短电源端子和去耦电容器的配线长度。其结果是，可以降低电容器端子部的电感，有利于去耦电容器的低阻抗化。并且，由于中间基板内组装了去耦电容器，所以无需将去耦电容器作为其他元件配置到主基板的背面一侧，从而可以减少部件个数，或者可实现装置的小型化。
并且，在本发明中，在将半导体集成电路元件倒装片连接的一侧的第一端子阵列的正下方区域中，基板芯的一部分被置换为具有上述薄膜电容器部的陶瓷副芯部。由于基板芯的一部分被比高分子材料的线膨胀***小的陶瓷置换，因此在第一端子阵列位置中，半导体集成电路元件和中间基板的线膨胀系数差缩小，从而可以有效地防止倒装片的半导体集成电路元件和中间基板的端子之间由于热应力而断线等问题。
在上述专利文献1中，将薄膜电容器部形成在硅板上，并且在将半导体元件安装到薄膜电容器部之后，剥离该硅板，其结构是将薄膜电容器部单独地构成中间基板。该结构下，剥离硅板需要花费工时，并且存在基板剥离的薄膜电容器部的刚性不是很高的缺陷。因此，当作为连接对象的主基板是以高分子材料为主体的物质的情况下，当存在回流焊接等加热历史时，由于半导体元件和主基板的线膨胀系数差无法完全吸收，会产生焊锡脱落、因薄膜电容器自身刚性不足引起损坏等危险。但是，本发明中的中间基板中，通过将作为薄膜电容器部的成膜基础的板状基体作为中间基板的构成要素组装，不仅可以免除基体剥离的工序，而且可以大幅提高中间基板的刚性，并且可以有效地防止上述问题的产生。
其次，在专利文献1中，如图2所示，与电容器电极不同，用于进行端子间变换的环绕配线部(符号32：第三导电体层)特意设置在最上层位置，不仅因增加层数造成制造工序变长，而且由于在和半导体元件的端子部直接连接的位置上形成较长的环绕配线部，导致端子部的电感大幅增加，从而难于实现低阻抗化及宽带宽。因此，最好在薄膜电容器部的第一主表面一侧，当第一侧第一种端子和第一侧第二种端子以预先确定的间隔分别配置多个时，将这些第一侧第一种端子及第一侧第二种端子在积层方向上分别直接地、或者通过辅助结合导体部结合到和薄膜电容器部的第一主表面最接近的第一种电极导体薄膜及第二种电极导体薄膜。根据该结构，和端子直接连接的导体部是构成薄膜电容器部的电极导体薄膜，或者和该电极导体薄膜导通的积层方向的辅助结合导体部。其结果是，可以有效地排除导致电感增加的如专利文献1所述的环绕配线部，并且可以降低薄膜电容器部的阻抗，并实现宽带宽。此外，由于不需要另行设置环绕配线部，所以结构可以简单化，从而实现制造工序的简洁化。
并且，在第一端子阵列内，最接近的不同种类的端子之间的边缘间隔优选20μm以上300μm以下。当用于去耦电容器时，上述不同种类的端子一方作为电源端子、另一方作为接地端子而起作用，使两者的边缘间隔靠近为300μm以下，通过流向不同种类的端子的反相交流波形之间的相互感应的抵消效果，可以降低端子部的外部的电感，并且可以实现薄膜电容器部的更进一步的低阻抗化。
在上述薄膜电容器部中，电介质薄膜的厚度例如优选10mn以上1000mn以下。当电介质薄膜的厚度不到10nm时，该电介质薄膜隔离的电极导体薄膜之间的直流隔离状态恶化，产生明显的漏电电流。并且，当电介质薄膜的厚度超过1000nm时，则薄膜电容器部特有的小型化或者大电容化的效果就变得不显著了。电介质薄膜的厚度更优选30nm以上500nm以下。另一方面，电极导体薄膜例如使用金属薄膜时，其厚度优选10nm以上500nm以下。当形成电极导体薄膜的金属薄膜的厚度不到10nm时，由于薄膜的表面电阻变大，在等价电路上，对于形成的电容器，串联附加的直流电阻成分变大。这是用于去耦电容器、旁路电容器时，破坏阻抗降低效果的原因，并且有时也导致RC串联共振电路形成引起的带宽狭小化。并且，使用500nm以上的电极导体薄膜也是成本提高的重要原因。电极导体薄膜的厚度优选50nm以上300nm以下。
在薄膜电容器部中，通过结合导体部结合的相同种类的电极导体薄膜为了降低电感及防止直流电阻增强，优选按照各个电极导体薄膜，在相同的主表面一侧形成多个与该电极导体薄膜导通的结合导体部。此时，这些多个结合导体部中，不同种类的最接近的导体之间的边缘间隔优选20μm以上300μm以下。当该边缘间隔不到20μm时，应该直流隔离的不同种类的结合导体部之间容易发生短路。并且，有时电介质层难于填充到结合导体部之间，容易发生空隙等缺陷。此外，如果边缘间隔超过300μm时，容易导致薄膜电容器部的直流电阻增强。另一方面，如果将不同种类的结合导体部之间的间隔靠近到300μm以下，通过流向不同种类的结合导体部的反相交流波形之间的相互感应的抵消效果，可以降低端子部的外部的电感，并且可以实现薄膜电容器部的更进一步的低阻抗化。此外，本发明中所以采用光刻技术，是因为当作为具有多个电源端子或者接地端子的集成电路用的去耦电容器使用时，即使结合导体部在按照如上所述的μm次序下细微密集的情况下，也可以轻易且高精度地形成。
并且，在第一端子阵列内最接近的不同种类的端子之间的边缘间隔优选20μm以上300μm以下。当用于去耦电容器时，上述不同种类的端子的一方作为电源端子、另一方作为接地端子而起作用，使两者的边缘间隔靠近为300μm以下，通过流向不同种类的端子的反相交流波形之间的相互感应的抵消效果，可以降低端子部的外部的电感，并且可以实现薄膜电容器部的更进一步的低阻抗化。
并且，积层体的第一主表面一侧在上述薄膜电容器部构成时，在上述第一端子阵列内最邻近的不同种类的端子之间的边缘间隔优选20μm以上300μm以下。当用于去耦电容器时，上述不同种类的端子的一方作为电源端子、另一方作为接地端子而起作用，使两者的边缘间隔靠近为300μm以下，通过流向不同种类的端子的反相交流波形之间的相互感应的抵消效果，可以降低端子部的外部的电感，并且可以实现薄膜电容器部的更进一步的低阻抗化。
构成薄膜电容器部的电极导体薄膜及结合导体部可以由Cu、Ag、Au或者Pt等金属构成，通过溅射、真空蒸发等气相成膜法形成较为有效。另一方面，电介质薄膜及电介质孔内填充部是氧化物或氮化物等无机电介质的情况下，使用高频溅射、反应性溅射、化学气相堆积法(Chemical Vapor Deposition：CVD)等气相成膜法较为有效。并且，是氧化物系列的电介质薄膜时，也可以通过所谓溶胶凝胶成膜法等化学溶液成膜法(Chemical Solution Deposition：CSD)形成。化学溶液成膜法是将作为构成电介质薄膜的化合物原料的溶液的涂敷层通过干燥或者烧成获得电介质薄膜的方法，和气相成膜法形成电介质薄膜相比，其优点在于可以更简便地形成。例如，溶胶凝胶成膜法在将有机金属溶液的溶胶状组成物涂敷到板状基体上干燥后烧成，从而获得电介质薄膜(例如氧化物薄膜)。
特别是希望获得高静电电容的薄膜电容器部时，或者希望将同电容的薄膜电容器部小型化时，使用介电常数较大的电介质较为有利，为了实现其目的，电介质薄膜及电介质孔内填充部优选高介电常数陶瓷(定义为相对介电常数为50以上的陶瓷：例如强介电性陶瓷)构成。作为由高介电常数陶瓷构成的电介质薄膜，由具有钙钛型结晶结构的复合氧化物，例如钛酸钡、钛酸锶及钛酸铅中的一种或者二种以上构成的薄膜特别具有较高的介电常数，并且其生产制造也较容易，所以适用于本发明。此外，由高介电常数陶瓷构成的电介质薄膜在结晶性被破坏后其介电常数大幅下降，所以该电介质薄膜优选以结晶质薄膜构成。当采用溅射法等气相成膜法时，一边加热板状基体一边成膜，可以促进结晶化，当采用溶胶—凝胶法等化学溶液成膜法时，通过干燥后的烧成处理可以进行膜的结晶化。
其次，用于本发明的中间基板的板状基体，从提高中间基板整体的刚性的角度出发，优选形成得比薄膜电容器部厚。并且，对于板状基体的材质的选择，从防止端子焊锡剥落的角落出发，优选可缩小半导体元件(例如硅)和中间基板之间、以及中间基板和以高分子材料为主体的主之间的各膨胀系数差的基板材质，并且在回流焊接时可降低对中间基板的两个面内形成的各端子施加的热量剪切应力水平的基板材质。从室温到使用回流焊接的300℃左右温度为止的硅板的线膨胀系数低至2—3ppm/℃，相反，构成主基板(母板或者有机封装基板)的环氧树脂等的高分子材料高至17—20ppm/℃。构成薄膜电容器部的电介质层例如是上述钙钛型氧化物时，高介电常数陶瓷的板状基体的线膨胀系数较高，为12—13ppm/℃，因此通过比它的线膨胀系数低的陶瓷材料来构成板状基体的话，可以有效地缩小上述各线膨胀系数差，并且减轻作用于端子的切断应力。这样的陶瓷材料可以使用氧化铝(7—8ppm/℃)、向硼硅酸系玻璃或者硼硅酸铅系玻璃添加了40—60重量部的氧化铝等无机陶瓷填充物的玻璃陶瓷。并且，其他陶瓷材料也可以使用氮化铝、氮化硅、富铝红柱石、二氧化硅、氧化镁等。另一方面，作为参考技术，对于陶瓷以外的材料，从和半导体元件的线膨胀系数类似的角度出发，也可以使用硅板(但需要考虑和薄膜电容器部、导通它的导体部之间的绝缘)。
由于上述线膨胀系数差，半导体元件和中间基板之间、以及中间基板和主基板之间，要发生端子之间的面内方向的相对位移，但其被端子之间的焊接所约束，所以在端子之间的焊接连接部产生剪切应力。这种情况下，形成中间基板要部的板状基体优选由比形成薄膜电容器部中的电介质薄膜的高介电常数陶瓷的杨氏模量高的陶瓷来构成。这样一来，板状基体的刚性提高，即使多少存在线膨胀率差，由于板状基体一侧的弹性变形量较小，其结果是作用于焊接连接部的剪切变形的位移也变小，不易于发生连接部的脱落及断线等问题。
并且，板状基体也可以由积层陶瓷电容器基体构成，该积层陶瓷电容器基体是将烧成陶瓷电介质层和与该烧成陶瓷电介质层同时烧成的电极导体层交互积层而成的。这样一来，通过薄膜电容器部以及组装到板状基体一侧的烧成型的积层陶瓷电容器，可以增加电容器整体的静电电容。并且，可以通过一个元件将电容比较大的薄膜电容器部和电容较小的积层陶瓷电容器并列组合，可在较宽的频率带宽内确保阻抗下降的效果。此外，积层陶瓷电容器中使用的电介质层虽然也可以通过氧化铝、玻璃陶瓷等常介电性的陶瓷构成，但从大电容的角度出发，积层陶瓷电容器中使用的电介质层也优选以高介电常数陶瓷(上述钙钛型氧化物层)构成。
此外，第一端子阵列可以形成为如下的位置关系：在向和基板芯的板面平行的基准面的正射投影中，全体包含在陶瓷副芯部的投影区域内。根据上述结构，由于具有将陶瓷副芯部内置设置在基板芯内的结构，其中上述陶瓷副芯部被调整尺寸，以使其包含和半导体集成电路元件一侧倒装片连接的第一端子阵列的全部区域，所以对于第一端子阵列内的所有端子，可以充分缩小和半导体集成电路元件一侧的线膨胀系数差，并且不会大量产生热应力导致的断线等。该效果在陶瓷副芯部形成为和第一端子阵列的形成区域相同或者更大的面积时最为显著。
为了解决上述课题，本发明的中间基板，其特征在于：具有，基板芯，由芯主体部和副芯部构成，上述芯主体部由高分子材料(其概念包含和陶瓷纤维、粒子等填料复合化的材料)构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部，上述副芯部由比芯主体部的线膨胀系数小的材料构成，呈板状，以和芯主体部在厚度方向上一致的形式收纳在副芯收纳部内；第一端子阵列，形成在基板芯的第一主表面一侧，该第一端子阵列由第一侧第一种端子、第一侧第二种端子及第一侧信号端子构成，其中第一侧第一种端子和第一侧第二种端子中一方起电源端子的作用，而另一方起接地端子的作用；以及第二端子阵列，形成在基板芯的第二主表面一侧，由分别与上述第一侧第一种端子及第二种端子导通的第二侧第一种端子及第二侧第二种端子，和与第一侧信号端子导通的第二侧信号端子构成，第一端子阵列通过以下位置关系形成：该第一端子阵列在向和基板芯的板面平行的基准面的正射投影中，和副芯部的投影区域重叠，并且，副芯部中组装有积层电容器，该积层电容器依次以以下排列顺序周期性积层：和第一侧第一种端子及第二侧第一种端子导通的第一电极导体层、电介质层、和第一侧第二种端子及第二侧第二种端子导通的第二电极导体层。
根据上述结构，为了使和半导体集成电路元件一侧倒装片连接的第一端子阵列的区域重叠，将比由高分子材料构成的芯主体的线膨胀系数小的材料所构成的副芯部内置设置在基板芯内，由于具有这样的结构，所以对于第一端子阵列内的端子，可以充分缩小和半导体集成电路元件一侧的线膨胀系数差，并且不会大量产生热应力导致的断线等。并且，由于向相当于第一中间基板的芯主体部设置了相当于第二中间基板的副芯部，所以可以降低使用了中间基板的半导体集成电路元件和主基板的连接构造的整体高度，并可以减少连接工时。进一步，通过将作为去耦电容器(或者旁路电容器)起作用的电容器以中间基板的形式和半导体元件直接连接，可以使去耦电容器更靠近半导体元件，从而可以缩短电源端子和去耦电容器的配线长度。其结果是，可以降低电容器端子部的电感，有利于去耦电容器的低阻抗化。并且，由于中间基板内组装了去耦电容器，所以无需将去耦电容器作为其他元件配置到主基板的背面一侧，从而可以减少部件个数，或者可实现装置的小型化。
本发明的中间基板也可以是如下的构成。其特征在于，具有：基板芯，由芯主体部和副芯部构成，上述芯主体部由高分子材料(其概念包含和陶瓷纤维、粒子等填料复合化的材料)构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部，上述副芯部由比芯主体部的线膨胀系数小的材料构成，呈板状，以和芯主体部在厚度方向上一致的形式放置在副芯收纳部内；第一端子阵列，形成在基板芯的第一主表面一侧，该第一端子阵列由第一侧第一种端子、第一侧第二种端子及第一侧信号端子构成，其中第一侧第一种端子和第一侧第二种端子中一方起电源端子的作用，而另一方起接地端子的作用；以及第二端子阵列，形成在基板芯的第二主表面一侧，由分别与上述第一侧第一种端子及第二种端子导通的第二侧第一种端子及第二侧第二种端子，和与第一侧信号端子导通的第二侧信号端子构成，第一端子阵列通过以下位置关系形成：该第一端子阵列在向和上述基板芯的板面平行的基准面的正射投影中，全体包含在副芯部的投影区域内，并且，副芯部中组装有积层电容器，该积层电容器依次以以下排列顺序周期性积层：和第一侧第一种端子及第二侧第一种端子导通的第一电极导体层、电介质层、和第一侧第二种端子及第二侧第二种端子导通的第二电极导体层。
根据上述结构，由于具有将副芯部内置设置在基板芯内的结构，其中上述副芯部被调整尺寸，以使其包含和半导体集成电路元件一侧倒装片连接的第一端子阵列的全部区域，所以对于第一端子阵列内的所有端子，可以充分缩小和半导体集成电路元件一侧的线膨胀系数差，并且不会大量产生热应力导致的断线等。并且，由于向相当于第一中间基板的芯主体部埋设了相当于第二中间基板的副芯部，所以可以降低使用了中间基板的半导体集成电路元件和主基板的连接构造的整体高度，并可以减少连接工时。进一步，通过将作为去耦电容器(或者旁路电容器)起作用的电容器以中间基板的形式和半导体元件直接连接，可以使去耦电容器更靠近半导体元件，从而可以缩短电源端子和去耦电容器的配线长度。其结果是，可以降低电容器端子部的电感，有利于去耦电容器的低阻抗化。并且，由于中间基板内组装了去耦电容器，所以无需将去耦电容器作为其他元件配置到主基板的背面一侧，从而可以减少部件个数，或者可实现装置的小型化。
以上本发明的效果在副芯部形成为和第一端子阵列的形成区域相同或者更大的面积时最为显著。
副芯部的材质只要是比芯主体部的线膨胀系数小的材质即可，没有特别限定。但考虑到高分子材料的线膨胀系数较高，将副芯部制作成由陶瓷构成的陶瓷副芯部，从更显著地达到缩小和半导体集成电路元件之间的线膨胀系数的效果的角度出发，是适合的。
形成陶瓷副芯部的陶瓷或者形成板状基体的陶瓷可以使用氧化铝(7—8ppm/℃)、玻璃陶瓷(向硼硅酸系玻璃或者硼硅酸铅系玻璃添加了40—60重量部的氧化铝等无机陶瓷填充物的一种复合材料)等。前者在以下方面较有优势：线膨胀系数在各种陶瓷中也特别小，缩小和应连接的半导体集成电路元件之间的线膨胀系数差的效果。另一方面，后者则具有以下优点：易于低温烧成，或者根据需要在形成金属配线部、通孔等时，可以和Cu、Ag为主体的熔点较低的高导电率金属材料同时烧成。
进一步，陶瓷副芯部1如果可以充分满足比芯主体部100m的线膨胀系数小的条件，也可以通过高分子材料和陶瓷的复合材料(例如陶瓷的重量含有比率比芯主体部高的高分子材料和陶瓷的复合材料)构成。
另一方面，形成陶瓷副芯部的陶瓷可以由玻璃材料、例如骨架成分是二氧化硅的硅石系玻璃构成。这种情况下，为了进行物性调整，以使其和作为陶瓷电介质的用途相匹配，可以配合二氧化硅以外的各种玻璃添加成分。上述玻璃材料从提高熔融玻璃的流动性、抑制气泡残留等角度出发，作为助溶(煤溶)材料成分，配合Na2O、K2O或者Li2O等碱金属氧化物、B2O3(硼酸)是有效的。另一方面，如果添加BaO、SrO等碱土类金属氧化物，可以提高玻璃材料的介电常数特性。但是，如果添加过多，玻璃的线膨胀系数增大，甚至导致和部件一侧的线膨胀系数差的扩大，从而导致热应力引起的不良连接。并且，由于玻璃软化点的上升，流动性明显下降，有可能导致气泡残留等问题。
并且，为了抑制玻璃的线膨胀系数的增大，提高二氧化硅成分的含有率、或者将ZnO作为玻璃添加成分配合都是有效的。另一方面，Ti、Zr或者Hf的氧化物除了提高玻璃的介电常数特性外，对于改善玻璃的耐水性也是有效的。但是，如果添加过多，由于玻璃软化点的上升，流动性明显下降，有可能导致气泡残留等问题。
并且，形成陶瓷副芯部的陶瓷或者形成板状基体的陶瓷也可以由氧化物系玻璃材料构成，其中Si成分的含有率通过SiO2换算为68质量％以上99质量％以下，Si以外的阳离子成分在从室温到200℃为止的温度范围内，通过形成比SiO2的线膨胀系数大的氧化物的氧化物形成阳离子构成，从而从1ppm/℃开始到200℃为止的平均线膨胀系数被调整为1ppm/℃以上7ppm/℃以下。
从室温到200℃为止的温度范围内的SiO2的线膨胀系数为1ppm/℃左右，非常小，利用含有形成比上述线膨胀系数大的氧化物的氧化物形成阳离子的如上所述的玻璃材料，来构成副芯部或者板状基体，可以根据该氧化物形成阳离子的种类和含量，将玻璃材料的线膨胀系数自由调整为1ppm/℃以上的任意值。其结果是，使用该玻璃材料的副芯部和安装的半导体集成电路元件之间的线膨胀系数的差可以尽可能地缩小，同时可以大幅提高通过倒装片连接等和半导体集成电路元件的端子连接的连接状态的可靠性。
作为连接对象的半导体集成电路元件是硅半导体部件时，由于硅的线膨胀系数为3ppm/℃左右，所以优选将氧化物系玻璃材料的线膨胀系数调整为1ppm以上6ppm以下，特别优选调整为2ppm/℃以上5ppm/℃以下。另一方面，作为连接对象的半导体集成电路元件是由和GaAs匹配的III-V族化合物构成的化合物半导体部件时，由于该半导体的线膨胀系数为5—6ppm/℃左右，所以优选将氧化物系玻璃材料的线膨胀系数调整为4ppm/℃以上7ppm/℃以下。任何一种情况下，和安装在副芯部上的半导体集成电路元件的端子连接构造中，基于部件/基板间的线膨胀系数差的热量剪切应力都不易作用，可以大幅减少连接断裂等发生的概率。
这种情况下，当构成副芯部或者板状基体的氧化物系玻璃材料的SiO2的含有率不到68质量％时，难于使玻璃材料的线膨胀系数保持在7ppm/℃以下，从而无法充分缩小和半导体部件之间的线膨胀系数差。当超过99质量％时，玻璃的熔点上升，出现气泡残留等，要制造优质的玻璃的成本增加。并且，有时也难于将玻璃材料的线膨胀系数确保在1ppm/℃以上。
比SiO2的线膨胀系数大的氧化物可以是碱金属氧化物(Na2O、K2O、Li2O：20—50ppm/℃)、碱土类金属氧化物(BeO、MgO、CaO、SrO、BaO：8—15ppm/℃)、ZnO(6ppm/℃)、Al2O3(7ppm/℃)等，可以考虑到介电特性、熔点、以及玻璃流动性等，从而进行适当的选择。此外，SiO2的含有率为了使线膨胀系数为上述范围以内，调整为68质量％以上99质量％以下(优选80质量％以上85质量％以下)，剩余部分可以通过上述张膨胀系数调整用氧化物构成。
以下是本发明可采用的玻璃组成的具体示例：
SiO2：80.9质量％，B2O3：12.7质量％，Al2O3：2.3质量％，Na2O：4.0质量％，K2O：0.04质量％，Fe2O3：0.03质量％。
软化点：821℃、线膨胀系数(从20℃开始到200℃为止的平均值)：3.25ppm/℃。
附图说明
图1是本发明的中间基板的使用方式的一个示例的侧面示意图。
图2是集成电路用的去耦电容器的使用方式的一个示例的等价电路图。
图3是图1的中间基板的第一端子阵列的配置形态的一个示例的俯视图。
图4是表示本发明中间基板的第一实施方式的截面示意图。
图5是组装到中间基板的电容器的电极导体层的平面形态的示例的示意图。
图6是薄膜电容器部的制造方法的一个示例的工序说明图。
图7是本发明的中间基板的第二实施方式的截面示意图。
图8是同样的第三实施方式的截面示意图。
图9是同样的第四实施方式的截面示意图。
图10是同样的第五实施方式的截面示意图。
图11是同样的第六实施方式的截面示意图。
图12是同样的第七实施方式的截面示意图。
图13是表示本发明的中间基板1200的截面示意图。
图14是表示本发明的中间基板1300的截面示意图。
图15是表示本发明的中间基板1400的截面示意图。
图16是表示本发明的中间基板1500的截面示意图。
图17是表示本发明的中间基板1600的截面示意图。
图18是表示本发明的中间基板1700的截面示意图。
图19是表示本发明的中间基板1800的截面示意图。
具体实施方式
以下参照附图对本发明的实施方式进行说明。
图1是将构成本发明的一个实施方式的中间基板200作为配置在半导体集成电路元件2和主基板3之间的中间基板的构成示例。并且，在本实施方式中，板状部件的第一主表面是图中位于上侧的面，第二主表面是图中位于下侧的面。
半导体集成电路元件2在第二主表面上具有由多个信号端子、电源端子以及接地端子构成的元件一侧端子阵列4，与形成在中间基板200的第一主表面上的第一端子阵列5，通过焊锡连接部6以倒装片方式连接。另一方面，主基板3是母板，或者构成二段的中间基板的有机积层封装基板，任意一种都是以陶瓷粒子或者纤维作为填充物被强化的高分子材料为主体构成的，由焊球或者金属引脚构成的主基板一侧端子阵列8，与形成在中间基板200的第二主表面上的第二端子阵列7，通过焊锡连接部9而连接。
如图4所示，中间基板200具有基板芯100，该基板芯100由芯主体部100m和陶瓷副芯部1构成，上述芯主体部100m由高分子材料构成，呈板状，在第一主表面上，以减少自身厚度的方式开口形成副芯收纳部100h，上述陶瓷副芯部1由陶瓷构成，呈板状，以和芯主体部100m在厚度方向上一致的方式收纳在副芯收纳部100h内。在该基板芯100的第一主表面一侧形成第一端子阵列5，该第一端子阵列5由以一方是电源端子、另一方是接地端子而起作用的第一侧第一种端子5a及第一侧第二种端子5b、和第一侧信号端子5s构成。
芯主体部100m例如由耐热性树脂板(例如双马来酰亚胺三嗪树脂)、纤维强化树脂板(例如玻璃纤维强化环氧树脂)等构成为板状。
并且，基板芯100的第二主表面一侧形成第二端子阵列7，该阵列7由分别与上述第一侧第一种端子5a及第一侧第二种端子5b导通的第二侧第一种端子7a及第二侧第二种端子7b，和与上述第一侧信号端子5s导通的第二侧信号端子7s构成。并且，第一端子阵列5通过以下位置关系形成：在和基板芯100的板面平行的基准面(例如，可设定为基板芯100的第一主表面MP1(如图4所示)自身)的正射投影中，全体包含在陶瓷副芯部1的投影区域内。此外，在副芯收纳部100h内，构成陶瓷副芯部1和芯主体部100m之间的间隙的空间中，形成由高分子材料构成的填充结合层55。该填充结合层55将陶瓷副芯部1固定在芯主体部100m，并且起到通过自身的弹性变形吸收陶瓷副芯部1和芯主体部100m的面内方向及厚度方向的线膨胀系数差的效果。
如图3所示，在第一端子阵列5中，第一侧第一种端子5a和第一侧第二种端子5b排列为互相不同的格子状(或者交错状也可以)。同样，在第二端子阵列7中，第二侧第一种端子7a和第二侧第二种端子7b排列为和第一端子阵列5的端子排列对应的互不相同的格子状(或者交错状也可以)。此外，任意一个阵列5或7都以包围电源端子和接地端子的格子状排列的方式而具有多个第一侧信号端子5s及第二侧信号端子7s。
在图4(后面的图13也同样)中，基板芯100的结构是：陶瓷副芯部1的第一主表面和芯主体部100m的第一主表面都被第一配线积层部61(所谓组合配线层)覆盖而形成，其中上述第一配线积层部61由高分子材料构成的电介质层102和包括配线或者接地用或电源用的面导体的导体层交互积层而成，第一端子阵列5露出该第一配线积层部61的第一主表面。根据该结构，由于芯主体部100m和陶瓷副芯部1一同由第一配线积层部61覆盖，所以可以将第一配线积层部61和第一端子阵列5通过与一般的组合型有机封装基板几乎完全相同的工序而形成，有利于制造工序的简洁化。并且，基板芯100的第二主表面(MP2，如图4所示)被第二配线积层部62覆盖，其中第二配线积层部62是由高分子材料构成的电介质层102和包括配线或者接地用或电源用的面导体的导体层交互积层而成的，第二端子阵列7露出该第二配线积层部62的第一主表面而形成。
在任意一个配线积层部61、62中，电介质层102都作为由环氧树脂等树脂组成物构成的组合层，形成例如20μm以上50μm以下的厚度。在本实施方式中，电介质层102由环氧树脂构成，是将由SiO2构成的电介质填充物按照10质量％以上30质量％以下的比率配合而成的，相对介电常数ε被调整为2—4(例如3左右)。并且，配线及面导体中的任意一个都作为电介质层102上的图案电镀层(例如电解铜镀层)，形成厚度为10μm以上20μm以下的导体层。
并且，配线积层部61、62的通孔导体107具有以下结构：利用光刻工序(电介质层102由感光性树脂组成物，例如紫外线固化型环氧树脂构成)或者激光穿孔通孔工序(电介质层102由非感光性树脂组成物构成)等周知的方法在电介质层102设置通孔，对其内侧通过电镀等用通孔导体进行填充或覆盖。此外，任意的配线积层部61、62都以露出端子阵列5、7的方式被由感光性树脂组成物构成的阻焊剂层101覆盖。
并且，陶瓷副芯部1具有以下结构：薄膜电容器部10连接到板状基体50的第一主表面。也就是说，陶瓷副芯部1将作为薄膜电容器部10的成膜基础的板状基体50作为构成要素组装进来。因此，不仅不需要如专利文献1那样的基体剥离工程，也可以大幅度地提高中间基板的刚性。
板状基体50通过向含有构成陶瓷的原料粉末的众所周知的陶瓷印刷电路基板和通过冲孔或者激光穿孔等而形成的通孔，积层填充了金属粉末的材料并进行烧成，将后述的副芯导体51a、51b、51s作为积层通孔形成。并且，板状基体50(陶瓷部52)的构成陶瓷材料可以使用向氧化铝(7—8ppm/℃)、硼硅酸系玻璃或者硼硅酸铅系玻璃添加40—60重量份的氧化铝等无机陶瓷填充物的玻璃陶瓷等。并且，其他陶瓷材料也可以使用氮化铝、氮化硅、富铝红柱石、二氧化硅、氧化镁等。具体而言，该板状基体50形成得比薄膜电容器部10厚(例如100μm以上2mm以下)，该陶瓷部50在本实施方式中，由氧化铝或者玻璃陶瓷构成。该材质具有形成半导体集成电路元件2的硅、和形成主基板3的主体的高分子材料的中间的线膨胀系数，其杨氏模量比形成电介质薄膜13的高介电常数陶瓷高。此外，作为参考技术，从与半导体元件的线膨胀系数类似的角度出发，也可以用硅副芯部置换板状基体50。
并且，陶瓷副芯部1的薄膜电容器部10是形成电容器的多个电介质薄膜13和多个电极导体薄膜14、17交互积层而成的。在该薄膜电容器部10的第一主表面一侧，第一种端子5a和第二种端子5b以直流互相隔离的形式形成。电极导体薄膜14、17以和第一种端子5a导通的第一种电极导体薄膜14、以及和第二种端子5b导通的第二种电极导体薄膜17由电介质薄膜13隔开的方式，在积层方向上交互排列。
返回到图4，对其一部分进行了扩大的示例，在邻近积层方向的一个同种电极导体薄膜(此处是第二种电极导体薄膜)17(A)和另一个同种电极导体薄膜17(B)之间，第一电介质薄膜13(A)、另一种电极导体薄膜(此处是第一种电极导体薄膜)14、第二电介质薄膜13(B)以上述顺序排列。第一电介质薄膜13(A)上形成的第一贯通孔13h(A)和另一种电极导体薄膜14上形成的第二贯通孔16在面内投影中具有重叠，该第二贯通孔16和第二电介质薄膜13(B)中形成的第三贯通孔13h(B)在面内投影中具有重叠(在示例部分中，这些贯通孔通过圆形截面同轴配置)。并且，通过分别填充第一贯通孔13h(A)和第三贯通孔13h(B)的形式，形成结合一个同种电极导体薄膜17(A)和另一同种电极导体薄膜17(B)的结合导体部19。并且在第二贯通孔16内，通过第一电介质薄膜13(A)及第二电介质薄膜13(B)分别一体化(结合)的电介质孔内填充部13v(如图4所示)，结合导体部19的外周面和该第二贯通孔16的内周面被直流隔离。在上述结构中，第一电极导体薄膜14和第二电极导体薄膜17在反转的情况下也一样形成。在本实施方式中，从一个同种电极导体薄膜17(A)突出第一结合导体薄膜部19a，从另一个同种电极导体薄膜14(B)突出第二结合导体薄膜部19b，在第二贯通孔16内，该第一结合导体薄膜部19a和第二结合导体薄膜部19b互相结合，形成一体的结合导体部19(也可以将从一个同种电极导体薄膜突出的结合导体部的前端和另一个同种电极导体薄膜直接结合)。
通过电极导体薄膜14、17的多层化，总面积扩大，并且由于电介质层的薄膜化效果，即使元件尺寸变小，也可以大幅增加可实现的静电电容。在图4中，从贯通孔16、18的图示来看，电极导体14、17似乎在面内方向上被隔断，但实际上如图5所示，贯通孔16、18以外的部分中，在面内方向上形成了连续的薄膜。并且，电介质薄膜13也是一样的。
电介质薄膜13的厚度可以是例如10nm以上1000nm以下，优选30nm以上500nm以下。另一方面，电极导体薄膜14、17的厚度可以是例如10nm以上500nm以下，优选50nm以上500nm以下。电极导体薄膜14、17以及结合导体部15(19)可以由例如Cu、Ag、Au或者Pt等金属构成，通过溅射、真空蒸镀等气相成膜法形成，在本实施方式中，通过真空蒸镀形成。另一方面，电介质薄膜13及电介质孔内填充部13v由氧化物或氮化物等无机电介质构成，通过高频溅射、反应性溅射、化学气相堆积法(Chemical Vapor Deposition：CVD)等气相成膜法形成。在本实施方式中，电介质薄膜13及电介质孔内填充部13v是将氧化物薄膜通过溶胶—凝胶法形成，上述氧化物薄膜由具有钙钛矿型结晶结构的复合氧化物例如钛酸钡、钡酸锶及钛酸铅中的一种或者二种以上构成。
此外，在结合导体部15(19)结合的同种电极导体薄膜14(17)，为了防止直流电阻的增大，按各个电极导体薄膜14(17)，在相同的主表面一侧形成多个导通该电极导体薄膜14(17)的结合导体部15(19)，具体而言，以和第一端子阵列5的各端子相同的数量，分散形成结合导体部15(19)。多个结合导体部15(19)包含不同种类，最接近的边缘间隔为20μm以上300μm以下。
第一端子阵列5内的第一种端子5a和第二种端子5b经过第一配线积层部61的通孔导体，分别直接(本实施方式中是和第一种电极导体薄膜14一侧)或者经由辅助结合导体部19’(本实施方式中是第二种电极导体薄膜17一侧)在层厚方向上和薄膜电容器部10的与该第一主表面最接近的第一种电极导体薄膜14及第二种电极导体薄膜17结合。并且，最邻近的第一种端子5a和第二种端子5b之间的边缘间隔为20μm以上300μm以下。当用于去耦电容器1时，不同种类的端子一方作为电源端子、另一方作为接地端子而起作用，使两者的边缘间隔靠近为300μm以下，通过流过不同种类端子的反相交流波形之间的相互抵消效果，可以降低端子部的外部的电感，并且可以实现薄膜电容器部1的更进一步的低阻抗化。并且，在邻近的不同种类的结合导体部15、19之间也产生同样的效果。
另一方面，陶瓷副芯部1中，和第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b对应，并且分别和第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b导通的第一种副芯导体51a及第二种副芯导体51b形成在陶瓷副芯部1的厚度方向上。这些第一种副芯导体51a及第二种副芯导体51b都形成在板状基体50上，分别直接(在本实施方式中是第二种电极导体薄膜17一侧)或者经由辅助结合部15’(在本实施方式中是第一种电极导体薄膜14一侧)在层厚方向上和与该板状基体50的第一主表面最接近的第一种电极导体薄膜14及第二种电极导体薄膜17结合。在陶瓷制的板状基体50内，通过并列形成接地用及电源用的导体51a、51b，可以实现接地用以及电源用的路径的低电感化，从而可以实现低阻抗化。
并且，第一种副芯导体51a及第二种副芯导体51b经由通孔导体107分别和第一侧第一种端子5a及第一侧第二种端子5b导通，上述通孔导体107以贯通第一配线积层部61的各电介质层102的方式形成。并且，第一种副芯导体51a及第二种副芯导体51b均经由通孔导体107与第二配线积层部62内的第二侧第一种面导体211a及第二侧第二种面导体211b结合。进一步，这些第二侧第一种面导体211a及第二侧第二种面导体211b，分别连接上述第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b。
第一端子阵列5形成为如下的位置关系：在向和基板芯100的板面平行的基准面的正射投影中，全体包含在陶瓷副芯部1的投影区域内。也就是说，第一侧第一种端子5a、第一侧第二种端子5b、以及第一侧信号端子5s全部都在陶瓷副芯部1上与半导体集成电路元件2(的元件一侧端子阵列4)倒装片地连接。这样一来，对于第一端子阵列5内的所有端子，可以充分缩小和半导体集成电路元件2一侧的线膨胀系数差，并且不会大量产生热应力导致的断线等。在图4的中间基板200中，陶瓷副芯部1的面积大于第一端子阵列5的形成区域，热应力降低效果也较高。
接着，如图3所示，第一端子阵列5(及第二端子阵列7)中，第一侧第一种端子5a及第一侧第二种端子5b配置在阵列内侧区域，第一侧信号端子5s配置在阵列外侧区域内。如图4(后面所述的图13也一样)所示，第一侧信号用配线108以导通第一侧信号端子5s的形式设置在第一配线积层部61内，用于向陶瓷副芯部1的配置区域的外侧引出信号传递路径。该第一侧信号用配线108的末端以迂回于陶瓷副芯部1的形式和在芯主体部100m的厚度方向上形成的信号用贯通孔导体109s导通。
半导体集成电路元件2的元件一侧端子阵列4中，信号端子4s和电源用及接地用的端子4a、4b同样以较狭小的空间配置，位于阵列的外周部的信号端子4s到形成在中间基板200(中间基板1200)的背面一侧形成的第二端子阵列内的、对应的第二侧信号端子7s为止的面内方向距离也变大，在很多情况下，不得不溢出到陶瓷副芯部1的外面。但是，根据上述结构，焊接连接的元件一侧信号端子4s和第一侧信号端子5s可以位于线膨胀系数差缩小效果显著的陶瓷副芯部1的正上面，并且，对十分远的第二侧信号端子7s也可以形成导通状态。
并且，在本实施方式中，其结构是：通过第一配线积层部61内的第一侧信号用配线108，信号用的传送路径迂回于陶瓷副芯部1，而不通过薄膜电容器部10的内部。因此，薄膜电容器部10的第一种电极导体薄膜14和第二种电极导体薄膜17以包含第一侧信号端子5s的正下侧位置的形式而形成。这样一来，可以扩张第一种电极导体薄膜14和第二种电极导体薄膜17的面积，并可增加薄膜电容器部10的静电电容。
此外，形成于芯主体部100m的贯通孔导体，其轴截面直径大于形成在配线积层部61、62上的通孔导体107。这样的贯通孔导体例如以将芯主体部100m贯通板厚方向的形式，通过电钻等设置贯通孔，可将其内面通过铜电镀等覆盖金属层而形成。贯通孔导体的内侧通过环氧树脂等树脂制造的填孔材料109f填充。进一步，贯通孔导体的两个端面通过导体焊盘(パツド)110被密封。并且，当希望对通孔导体107、导体焊盘110和电源层、接地层等的面导体之间进行直流隔离时，形成位于该面导体的孔部107i，在其内侧以隔离圆环状间隙的形式配置通孔导体107或者导体焊盘110即可。
在图4的中间基板200(后面所述的图13中的中间基板1200也同样)中，副芯收纳部100h通过贯通芯主体部100m的形式构成，第二配线积层部62和收纳在副芯收纳部100h的陶瓷副芯部1的第二主表面连接而形成。在这种结构中，以线膨胀系数大的高分子材料为主体的芯主体部100m从陶瓷副芯部1的位置被排除，所以可以较显著地达到缩小半导体集成电路元件2和中间基板200(中间基板1200)之间的线膨胀系数差的效果。
此外，具有薄膜电容器部10的陶瓷副芯部1可以通过如图6所示的工序进行制造。首先，向含有构成陶瓷的原料粉末的众所周知的陶瓷印刷电路基板、和通过冲孔或者激光穿孔等而形成的通孔，积层填充了金属粉末的材料并进行烧成，准备好以上述副芯导体通孔形成的板状基体50。
接着，如工序1所示，在板状基体50的第一主表面上成膜金属薄膜20。并且前进到工序2，形成的金属薄膜20用于直流隔离第一种电极导体薄膜14和第二种电极导体17，将不需要的结合导体薄膜部21，通过使用了光刻工艺的蚀刻来消除。例如将金属薄膜20作为第二种电极导体薄膜17时，将要和第一种电极导体薄膜14导通的结合导体薄膜部21的周围蚀刻为圆环状以形成贯通孔18，将内侧残留的金属薄膜20作为第一种电极导体薄膜14用的第一结合导体薄膜部15a(A工序)。另一方面，将金属薄膜20作为第一种电极导体薄膜14时，将要和第二种电极导体薄膜17导通的结合导体薄膜部21的周围蚀刻为圆环状以形成贯通孔16，将内侧残留的金属薄膜20作为第二种电极导体薄膜17用的第一结合导体薄膜部19a(B工序)。在图6的工序2中，实施了A工序。
继续前进到工序3，以整体覆盖蚀刻结束后的第二种电极导体薄膜17(B工序中是第一种电极导体薄膜部14)的方式，成膜电介质薄膜13。
使用溶胶—凝胶法时，可以采用如下的工艺。首先，将形成电介质薄膜的作为高介电常数氧化物的原料的醇盐，例如将钛酸钡为主的电介质材料使用时将异丙醇钛，和金属钡同时溶解到醇类的有机溶剂中。此时，金属钡和醇类的有机溶剂反应，以醇钡的形式溶解。此外，为了调整介电常数特性等，希望配合钛酸锶、钛酸铅时，可以向溶液中溶解正丁氧锶、醋酸铅等。并且，作为溶剂的醇类有机溶剂优选使用具有螯合物形成性的物质，例如乙醇和乙酰丙酮的混合溶液、2—乙氧基乙醇等。并且，为了进行获得的溶液的粘性调整，溶液中配合少量的水(和醇类有机溶液等量以下)，也可将各金属源适度共聚。以上所获得的溶液通过加热等均质化后，通过旋转涂布等众所周知的涂敷方法进行膜状涂敷。并且，将其干燥后，在500℃以上1000℃以下烧成，可获得结晶质的高介电常数薄膜。此外，也可以使用溅射法、CVD法来取代溶胶—凝胶法。
此时，贯通孔18(B工序中为贯通孔16)和第一结合导体薄膜部15a(B工序中为第一结合导体薄膜部19a)之间的圆环状的间隙埋入电介质薄膜13的材料，形成电介质孔内填充部13v。此时，电介质孔内填充部13v的内侧的结合导体薄膜部15a(19a)被电介质薄膜13临时覆盖，但通过光刻工序，形成贯通孔13h并露出(蚀刻液可以使用氟酸系水溶液)。并且，为了形成第二种电极导体薄膜17(在B工序中是结合导体薄膜部19a)，在和其对应的位置上也形成贯通孔13h。
并且，如工序4所示，形成和工序1同样的金属薄膜20。工序3中形成的贯通孔13h内，形成金属埋住的第二结合导体薄膜部15b(19b)，电介质孔内填充部13v内部的第一结合导体薄膜部15a(19a)一体化，从而形成结合导体部15(19)。以下返回到工序2，并反复进行其之后的工序，如工序5所示，可以通过将第一种电极导体薄膜14和第二种导体薄膜17直流隔离的形式依次积层形成(并且，工序4反复将工序A和工序B交互进行)。并且，在图10中，在第一种电极导体薄膜14和第二种电极导体薄膜17的积层形成完成后，一并进行信号用结合导体22(如图4所示)和辅助电介质层23(如图4所示)之间的积层形成。
以下对本发明的中间基板的各种变形例进行说明。并且在以下构成中，和图4的中间基板200有同样的构成的部分，对其标以相同的符号，并省略了其详细的说明。首先，图7的中间基板300中，其副芯收纳部100h作为在芯主体部100m的第一主表面开口的有底的凹状部而形成。第二配线积层部62在该凹状部的背面一侧和芯主体部100m的第二主表面连接而形成。该结构中，由于陶瓷副芯部1不露到芯主体部100m的第二主表面一侧，所以其优点是可以较简便地形成平坦的第二配线积层部62。具体而言，以贯通芯主体部100m的、形成副芯收纳部100h的底部的部分的形式，形成和构成第二端子阵列7的各端子导通的底部贯通孔导体部(209a、209b)，形成在陶瓷副芯部1的各副芯导体51a、51b和这些底部贯通孔导体部(209a、209b)导通。具体而言，底部贯通孔导体部(209a、209b)一侧的焊盘(80a、80b)和副芯导体一侧的焊盘(70a、70b)通过焊接连接部6变为倒装片连接的形态。
接着，图8的中间基板400，分别和第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b导通的第一侧第一种面导体111a及第一侧第二种面导体111b在第一配线积层部61内，以分别覆盖陶瓷副芯部1和芯主体部100m的第一主表面的形式形成。并且，这些第一侧第一种面导体111a及第一侧第二种面导体111b分别以迂回于陶瓷副芯部1的形式，和形成在芯主体部100m的厚度方向上的第一种贯通孔导体109a及第二种贯通孔导体109b导通。根据该结构，在陶瓷副芯部1内，不形成和第一侧第一种端子5a及第一侧第二种端子5b导通的副芯导体。Cu等导体用金属的线膨胀系数比较大，但根据上述结构，可以减少金属制的副芯导体的形成体积率，所以可以减少陶瓷副芯部1全体的平均的线膨胀系数，并且可以显著地达到缩小半导体集成电路元件2和中间基板400之间的线膨胀系数差的效果。此外，第一种贯通孔导体109a及第二种贯通孔导体109b均经由通孔导体107，和第二配线积层部62(如图8所示)内的第二侧第一种面导体211a及第二侧第二种面导体211b结合。
这种情况下，在第一端子阵列5中，如图3所示，当第一侧第一种端子5a及第一侧第二种端子5b配置在阵列内侧区域中，第一侧信号端子5s配置在阵列外侧区域时，和图4一样，可以以导通第一侧信号端子5s的方式，在第一配线积层部61内设置第一侧信号用配线108，该第一侧信号用配线108，用于向陶瓷副芯部1的配置区域的外侧引出信号传递路径。该第一侧信号用配线108的末端以迂回于陶瓷副芯部1的形式和在芯主体部100m的厚度方向上形成的信号用贯通孔导体109s导通。根据该结构，可以从板状基体50完全排除副芯导体，可通过陶瓷的整体板构成，所以不仅可以提高半导体集成电路元件2和中间基板400之间的线膨胀系数差，而且可以大幅简化陶瓷副芯部1的制造工序。
图9中的中间基板500是将图8的中间基板400和图7的中间基板300一样，将副芯收纳部100h作为在芯主体部100m的第一主表面开口的有底的凹状部构成的一个示例。在这里，板状基体50中不形成副芯导体，因此，在构成副芯收纳部100h的底部的部分中不形成图7的底部贯通孔导体部209。
接着，图10的中间基板600中，构成第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b露到陶瓷副芯部1的第一主表面上而形成。并且，和第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b对应，并且分别和第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b导通的第一种副芯导体51a(如图10所示)及第二种副芯导体51b(如图10所示)形成在陶瓷副芯部1的厚度方向上。根据该结构，以高分子材料为主体的第一配线积层部61从陶瓷副芯部1的第一主表面被排除，半导体集成电路元件2和陶瓷副芯部1通过焊接连接部6被连接。这样一来，可以提高缩小半导体集成电路元件2和中间基板600之间的线膨胀系数差的效果。并且，在陶瓷副芯部1的正上面，没有和端子导通的配线的缠绕，所以可以实现在其最表层部分做成的薄膜电容器部10的低电感化，以及低阻抗化。并且，在该实施方式的中间基板600中，不形成第一侧配线积层部。
在图10的中间基板600中，构成第一端子阵列5的第一侧信号端子5s露到陶瓷副芯部1的第一主表面上而形成，和该第一侧信号端子5s对应、并且和第二端子阵列7的第二侧信号端子7s导通的信号用副芯导体51s(如图10所示)形成在该陶瓷副芯部1的厚度方向。该结构在第一端子阵列5的端子间距离不是很小时可以采用，由于副芯导体51s对信号端子也可以形成，所以不仅可以作为接地用及电源用的传送路径，也可以实现信号用传送路径的低电感化，以及低阻抗化。
并且，信号用端子5s以在薄膜电容器部10内不导通电极导体薄膜14、17的方式(在本实施方式中，是将电极导体薄膜14、17迂回于面内方向外侧的形式)，经过薄膜电容器部10内的信号用结合导体部21，连接到板状基体50内的信号用副芯导体51s。并且，在薄膜电容器部10内，覆盖信号用结合导体部21的电介质层(以下称为辅助电介质层)23由比覆盖电极异体薄膜14、17的电介质层13更低的介电常数的材料形成(在本实施方式中例如是二氧化硅)。这样一来，可以抑制信号用结合导体部21和电极导体薄膜14、17之间的电容性的耦合。
另一方面，图11的中间基板700中，在副芯收纳部100h的外侧，只有芯主体部100m的第一主表面被第一配线积层部61覆盖，第一侧信号端子5s露出第一配线积层部61的表面而形成，其中第一配线积层部61由电介质层102和导体层交互积层而成，上述电介质层102由高分子材料构成，上述导体层包括配线或者接地用或电源用的面导体。另一方面，第一侧第一种端子5a和第一侧第二种端子5b和图10一样，露出到陶瓷副芯部1的第一主表面上而形成。并且，以和第一侧信号端子5s导通的形式在第一配线积层部61内形成第一侧信号用配线108，用于向陶瓷副芯部1的配置区域的外侧引出信号传递路径。该第一侧信号用配线108的末端以迂回于陶瓷副芯部1的形式和在芯主体部100m的厚度方向上形成的信号用贯通孔导体109s导通。该结构中，由于可以将导通到阵列外周部的信号用端子的配线向面内的外侧大幅拉伸，所以在第一端子阵列5的端子间距离小时是有利的。
并且，在以上说明的任意一种中间基板的实施方式中，可以将板状基体作为积层陶瓷电容器构成。图12的中间基板800是将图4中的配线基板200的板状基体50置换为积层陶瓷电容器60的示例。在该中间基板800中板状基体50由积层陶瓷电容器基体构成，该积层陶瓷电容器基体是将与第一种副芯导体59导通的第一种烧成电极导体层57、与第二种副芯导体55导通的第二种烧成电极导体层54、以及将第一种烧成电极导体层57和第二种烧成电极导体层54同时烧成的烧成陶瓷电介质层52交互积层而成的。这种由积层陶瓷电容器构成的陶瓷板状基体60和图4一样，可以使用陶瓷印刷电路基板构制造，烧成电极导体层57、54可以通过金属浆的印刷涂敷而形成。具有同极性的电极导体层57之间或者54之间，通过形成通孔的副芯导体59、55在积层方向上连接，极性不同的电极导体层57、54和副芯导体55、59之间在金属浆的印刷构图时，通过形成在各电极导体层59、55上的贯通孔58、56被直流隔离。
从大电容化的角度出发，积层陶瓷电容器60所使用的电介质层52最好由高介电常数陶瓷(上述钛钙型氧化物层)构成。另一方面，为了将希望低阻抗化的带宽向高频一侧扩张，并希望将积层陶瓷电容器60一侧的静电电容设定得较小时，也可以将积层陶瓷电容器60所使用的电介质层52通过氧化铝、玻璃陶瓷等常介电性的陶瓷构成。
并且，上述实施方式所公开的本发明的电容器中，薄膜电容器部10均是积层多个第一种电极导体薄膜和第二种电极导体薄膜的构造，但也可以只各自形成一层第一种电极导体薄膜和第二种电极导体薄膜。
这里，从贯通孔16的图示来看，电极导体14、17似乎在面内方向上被隔断，但实际上如图5所示，贯通孔16、18以外的部分中，在面内方向上形成了连续的薄膜。并且，电介质薄膜13也是一样的(该结构和后面所述的图13—19中的中间基板中的烧成型电容器(组装到副芯部的积层电容器)的电极导体层14、17，以及陶瓷层52也一样)。
如图13所示，中间基板1200具有基板芯100，该基板芯100由芯主体部100m和陶瓷副芯部1构成，上述芯主体部100m由高分子材料构成，呈板状，在第一主表面上以减少自身厚度的形式开口形成副芯收纳部100h，上述陶瓷副芯部1由陶瓷构成，呈板状，以和芯主体部100m在厚度方向上一致的形式收纳在副芯收纳部100h内。在该基板芯100的第一主表面一侧形成第一端子阵列5，该第一端子阵列5由以一方是电源端子、另一方是接地端子而起作用的第一侧第一种端子5a及第一侧第二种端子5b、和第一侧信号端子5s构成。
并且，第一端子阵列5形成为如下的位置关系：在向和基板芯100的板面平行的基准面的正射投影中，全体包含在陶瓷副芯部1的投影区域内。也就是说，第一侧第一种端子5a、第一侧第二种端子5b、以及第一侧信号端子5s全部都在陶瓷副芯部1上与半导体集成电路元件2(的元件一侧端子阵列4)倒装片地连接。这样一来，对于第一端子阵列5内的所有端子，可以充分缩小和半导体集成电路元件2一侧的线膨胀系数差，并且不会大量产生热应力导致的断线等。在图4的中间基板200中，陶瓷副芯部1的面积大于第一端子阵列5的形成区域，热应力降低效果也较高。
陶瓷副芯部1在本实施方式中，其整体作为积层陶瓷电容器构成。该积层电容器依次以以下排列顺序周期性积层：和第一侧第一种端子5a及第二侧第一种端子7a导通的第一电极导体层54、构成电介质层的陶瓷层52、和第一侧第二种端子5b及第二侧第二种端子7b导通的第二电极导体层57。
在图13中，陶瓷副芯部1是烧成积层陶瓷电容器，该烧成积层陶瓷电容器是将和第一种副芯导体51a导通的第一种烧成电极导体层54、和第二种副芯导体51b导通的第二种烧成电极导体层57、和该第一种烧成电极导体层54及第二种烧成电极导体层57同时烧成的烧成陶瓷电介质层52交互积层而成的。这种积层陶瓷电容器构成的陶瓷副芯部1可以使用陶瓷印刷电路基板构制造，烧成电极导体层57、54可以通过金属浆的印刷涂敷而形成。具有同极性的电极导体层57之间或者54之间，通过形成通孔的副芯导体51a、51b在积层方向上连接，极性不同的电极导体层57、54和副芯导体51、5ab之间在金属浆的印刷构图时，通过形成在各电极导体层54、57上的贯通孔58、56被直流隔离。该电容器如图2所示，作为和半导体集成电路元件2的电源线并联的去耦电容器而起作用。
其次，基板芯100的第二主表面一侧形成第二端子阵列7，该阵列由分别与第一侧第一种端子5a及第一侧第二种端子5b导通的第二侧第一种端子7a及第二侧第二种端子7b，和与第一侧信号端子5s导通的第二侧信号端子7s构成。并且，第一端子阵列5通过以下位置关系形成：在向和基板芯100的板面平行的基准面(例如，可设定为基板芯100的第一主表面MP1自身)的正射投影中，全体包含在陶瓷副芯部1的投影区域内。此外，在副芯收纳部100h内，形成陶瓷副芯部1和芯主体部100m之间的间隙的空间中，形成由高分了材料构成的填充结合层55。该填充结合层55将陶瓷副芯部1固定在芯主体部100m，同时起到通过自身的弹性变形吸收陶瓷副芯部1和芯主体部100m的面内方向及厚度方向的线膨胀系数差的效果。
中间基板1200和中间基板200一样，如图3所示，在第一端子阵列5中，第一侧第一种端子5a和第一侧第二种端子5b排列为互相不同的格子状(或者交错状也可以)。同样，在第二端子阵列7中，第二侧第一种端子7a和第二侧第二种端子7b排列为和第一端子阵列5的端子排列对应的互不相同的格子状(或者交错状也可以)。此外，任意一个阵列5或7都以包围电源端子和接地端子的格子状排列的方式而具有多个第一侧信号端子5s及第二侧信号端子7s。
在图13中，和第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b对应，并且分别和第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b导通的第一种副芯导体51a及第二种副芯导体51b形成在陶瓷副芯部1的厚度方向上。并且，这些第一种副芯导体51a及第二种副芯导体51b经由通孔导体107分别和第一侧第一种端子5a及第一侧第二种端子5b导通，上述通孔导体107以贯通第一配线积层部61的各电介质层102的方式形成。陶瓷副芯部1内，通过并列形成接地用及电源用导体51a、51b，可以实现接地用及电源用路径的低电感化，以及低阻抗化。并且，第一种副芯导体51a及第二种副芯导体51b均经由通孔导体107与第二配线积层部62内的第二侧第一种面导体211a及第二侧第二种面导体211b结合。进一步，这些第二侧第一种面导体211a及第二侧第二种面导体211b中分别连接上述第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b。
如上所述的陶瓷副芯部1是通过向含有构成陶瓷的原料粉末的周知的陶瓷印刷电路基板和通过冲孔或者激光穿孔等而形成的通孔，积层填充了金属粉末膏的材料并进行烧成，将后述的副芯导体51a、51b(以及后面所述的51s)作为积层通孔形成。
以下对本发明的中间基板的各种变形例进行说明。并且在以下构成中，和图13的中间基板1200有同样的构成的部分，对其标以相同的符号，并省略了其详细的说明。首先，图14的中间基板1300与图7中的中间基板300相比，除了陶瓷副芯部1的结构以外都相同。即，其副芯收纳部100h作为在芯主体部100m的第一主表面开口的有底的凹状部而形成。第二配线积层部62在该凹状部的背面一侧和芯主体部100m的第二主表面连接而形成。该结构中，由于陶瓷副芯部1不露到芯主体部100m的第二主表面一侧，所以其优点是可以较简便地形成平坦的第二配线积层部62。具体而言，以贯通芯主体部100m的、形成副芯收纳部100h的底部的部分的形式，形成和构成第二端子阵列7的各端子导通的底部贯通孔导体部209，形成在陶瓷副芯部1的各副芯导体51a、51b和这些底部贯通孔导体部209导通。具体而言，底部贯通孔导体部209一侧的焊盘80和副芯导体一侧的焊盘70通过焊接连接部6变为倒装片连接的形态。
其次，图15中的中间基板1400和图8中的中间基板400相比，除了陶瓷副芯部1的结构以外是相同的。也就是说，构成第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b露到陶瓷副芯部1的第一主表面上而形成。并且，和第一端子阵列5的第一侧第一种端子5a及第一侧第二种端子5b对应，并且分别和第二端子阵列7的第二侧第一种端子7a及第二侧第二种端子7b导通的第一种副芯导体51a及第二种副芯导体51b形成在陶瓷副芯部1的厚度方向上。根据该结构，以高分子材料为主体的第一配线积层部61从陶瓷副芯部1的第一主表面被排除，半导体集成电路元件2和陶瓷副芯部1通过焊接连接部6被连接。这样一来，可以提高缩小半导体集成电路元件2和中间基板1400之间的线膨胀系数差的效果。并且，在陶瓷副芯部1的上面，没有和端子导通的配线的缠绕，所以可以实现和该端子导通的传送路径的低电感化，以及低阻抗化。并且，在该实施方式的中间基板1400中，不形成第一侧配线积层部。
另一方面，图16的中间基板1500和图11的中间基板700相比，除了陶瓷副芯部1的构造以外都是相同的。也就是说，副芯部1的第一主表面的外边缘部和芯主体部100m的第一主表面同时被第一配线积层部61覆盖，第一侧信号端子5s露出第一配线积层部61的表面而形成，其中上述第一配线积层部61由电介质层102和导体层交互积层而成，上述电介质层102由高分子材料构成，上述导体层包括配线或者接地用或电源用的面导体。并且，第一侧信号用配线108以导通第一侧信号端子5s的形式设置在第一配线积层部61内，用于向陶瓷副芯部1的配置区域的外侧引出信号传递路径。第一侧信号用配线108的末端以迂回于陶瓷副芯部1的形式和在芯主体部100m的厚度方向上形成的信号用贯通孔导体109s导通。该结构中，由于可以将导通到阵列外周部的信号用端子的配线向面内的外侧大幅拉伸，所以在第一端子阵列5的端子间距离小时是有利的。
并且，在以上实施方式中，每个副芯部1的面积都形成得比半导体集成电路元件1大，也可以将副芯部1形成得和半导体集成电路元件1的投影区域大致面积同等。进一步，如图17的中间基板1600，将全部第一端子阵列5收入到副芯部1，也可使副芯部1的面积小于半导体集成电路元件1。并且，当不需要担心对比半导体集成电路1更靠近外周的端子中的焊接部分6的连接状态产生的影响时，如图18中的中间基板1700所示，也可以将副芯部1的面积形成得小于第一端子阵列5的区域。
并且，图19的中间基板1800是只使用副芯部1中包含的一部分陶瓷层52而形成电容器，并将剩余的陶瓷层52作为不包含电容器的副芯主体1M的示例。

Claims (28)

1、一种中间基板，其特征在于：
具有：基板芯(100)，由芯主体部(100m)和陶瓷副芯部(1)构成，上述芯主体部(100m)由高分子材料构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部(100h)，上述陶瓷副芯部(1)由陶瓷构成，呈板状，以和上述芯主体部(100m)在厚度方向上一致的方式收纳在上述副芯收纳部(100h)内；
第一端子阵列(5)，形成在上述基板芯(100)的第一主表面一侧，该第一端子阵列(5)由第一侧第一种端子(5a)、第一侧第二种端子(5b)及第一侧信号端子(5s)构成，其中第一侧第一种端子(5a)和第一侧第二种端子(5b)中一方起电源端子的作用，而另一方起接地端子的作用；以及
第二端子阵列(7)，形成在上述基板芯(100)的第二主表面一侧，由分别与上述第一侧第一种端子(5a)及第二种端子导通的第二侧第一种端子(7a)及第二侧第二种端子(7b)，和与上述第一侧信号端子(5s)导通的第二侧信号端子构成，
上述陶瓷副芯部(1)具有板状基体(50)和薄膜电容器部(10)，上述薄膜电容器部(10)形成在该板状基体(50)的第一主表面一侧，是由直流互相隔离的第一种电极导体薄膜(14)和第二种电极导体薄膜(17)以夹住电介质薄膜(13)的方式积层而成的；上述第一端子阵列(5)的上述第一侧第一种端子(5a)和上述第一侧第二种端子(5b)分别与上述第一种电极导体薄膜(14)和上述第二种电极导体薄膜(17)导通，从而上述第一侧第一种端子(5a)和上述第一侧第二种端子(5b)为直流互相隔离。
2、根据权利要求1所述的中间基板，其中，在上述薄膜电容器部(10)的第一主表面一侧，将上述第一侧第一种端子(5a)和上述第一侧第二种端子(5b)以预先确定的间隔分别配置多个，将这些第一侧第一种端子(5a)及第一侧第二种端子(5b)在积层方向上分别直接地、或者通过辅助结合导体部(15、19)连接到和上述薄膜电容器部(10)的第一主表面最接近的上述第一种电极导体薄膜(14)及上述第二种电极导体薄膜(17)。
3、根据权利要求1或2所述的中间基板，其中，上述电介质薄膜(13)由高介电常数陶瓷构成。
4、根据权利要求3所述的中间基板，其中，上述板状基体(50)形成得比上述薄膜电容器部(10)厚，并且，由比上述高介电常数陶瓷的线膨胀系数低的陶瓷构成。
5、根据权利要求4所述的中间基板，其中，上述板状基体(50)由比上述高介电常数陶瓷的杨氏模量高的陶瓷构成。
6、根据权利要求1或2所述的中间基板，其中，上述板状基体(50)由积层陶瓷电容器基体构成，该积层陶瓷电容器基体是将烧成陶瓷电介质层(52)和与该烧成陶瓷电介质层(52)同时烧成的电极导体层交互积层而成的。
7、根据权利要求1或2所述的中间基板，其中，上述第一端子阵列(5)通过以下位置关系形成：该第一端子阵列(5)在向和上述基板芯(100)的板面平行的基准面的正射投影中，全体包含在上述陶瓷副芯部(1)的投影区域内。
8、根据权利要求1或2所述的中间基板，其中，上述基板芯(100)的结构是：上述陶瓷副芯部(1)的第一主表面和上述芯主体部(100m)的第一主表面都被第一配线积层部(61)覆盖而形成，上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或接地用或电源用的面导体的导体层交互积层而成；上述第一端子阵列(5)露出该第一配线积层部(61)的第一主表面而形成。
9、根据权利要求8所述的中间基板，其中，和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)形成在上述陶瓷副芯部(1)的厚度方向上，这些第一种副芯导体(51a)及第二种副芯导体(51b)经由通孔导体(107)分别和上述第一侧第一种端子(5a)及第一侧第二种端子(5b)导通，上述通孔导体(107)以贯通上述第一配线积层部(61)的上述各电介质层(102)的方式形成。
10、根据权利要求8所述的中间基板，其中，
各自和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)导通的第一侧第一种面导体(111a)及第一侧第二种面导体(111b)在上述第一配线积层部(61)内，分别以覆盖上述陶瓷副芯部(1)和上述芯主体部(100m)的第一主表面的方式而形成，
这些第一侧第一种面导体(111a)及第一侧第二种面导体(111b)以迂回于上述陶瓷副芯部(1)的形式，分别和在上述芯主体部(100m)的厚度方向上形成的第一种贯通孔导体(109a)及第二种贯通孔导体(109b)导通。
11、根据权利要求8所述的中间基板，其中，
在上述第一端子阵列(5)中，上述第一侧第一种端子(5a)及第一侧第二种端子(5b)配置在阵列内侧区域，上述第一侧信号端子(5s)配置在阵列外侧区域，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述陶瓷副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述陶瓷副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
12、根据权利要求1或2所述的中间基板，其中，构成上述第一端子阵列(5)的上述第一侧第一种端子(5a)及上述第一侧第二种端子(5b)露出上述陶瓷副芯部(1)的第一主表面上而形成；和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)在该陶瓷副芯部(1)的厚度方向上形成。
13、根据权利要求12所述的中间基板，其中，构成上述第一端子阵列(5)的上述第一侧信号端子(5s)露出上述陶瓷副芯部(1)的第一主表面上而形成，和该第一侧信号端子(5s)对应、并且和上述第二端子阵列(7)的上述第二侧信号端子导通的信号用副芯导体(51s)在该陶瓷副芯部(1)的厚度方向上形成。
14、根据权利要求12所述的中间基板，其中，
在上述陶瓷副芯部(1)的外侧，只有上述芯主体部(100m)的第一主表面被第一配线积层部(61)覆盖，上述第一侧信号端子(5s)露出上述第一配线积层部(61)的表面而形成，其中上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或者接地用或电源用的面导体的导体层交互积层而成，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述陶瓷副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述陶瓷副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
15、根据权利要求7所述的中间基板，上述陶瓷副芯部(1)被形成为和上述第一端子阵列(5)的形成区域的面积相等或者比其面积大。
16、根据权利要求11所述的中间基板，上述薄膜电容器部(10)的上述第一种电极导体薄膜(14)和上述第二种电极导体薄膜(17)以包含上述第一侧信号端子(5s)的正下方位置的方式形成。
17、一种中间基板，其特征在于：
具有：基板芯(100)，由芯主体部(100m)和副芯部(1)构成，上述芯主体部(100m)由高分子材料构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部(100h)，上述副芯部(1)由比上述芯主体部(100m)的线膨胀系数小的材料构成，呈板状，以和上述芯主体部(100m)在厚度方向上一致的方式收纳在上述副芯收纳部(100h)内；
第一端子阵列(5)，形成在上述基板芯(100)的第一主表面一侧，该第一端子阵列(5)由第一侧第一种端子(5a)、第一侧第二种端子(5b)及第一侧信号端子(5s)构成，其中第一侧第一种端子(5a)和第一侧第二种端子(5b)中一方起电源端子的作用，而另一方起接地端子的作用；以及
第二端子阵列(7)，形成在上述基板芯(100)的第二主表面一侧，由分别与上述第一侧第一种端子(5a)及第二种端子导通的第二侧第一种端子(7a)及第二侧第二种端子(7b)，和与上述第一侧信号端子(5s)导通的第二侧信号端子构成，
上述第一端子阵列(5)通过以下位置关系形成：该第一端子阵列(5)在向和上述基板芯(100)的板面平行的基准面的正射投影中，和上述副芯部(1)的投影区域重叠，并且，
上述副芯部(1)中组装有积层电容器，该积层电容器依次以以下排列顺序周期性积层：和上述第一侧第一种端子(5a)及上述第二侧第一种端子(7a)导通的第一电极导体层(14)、电介质层(52)、和上述第一侧第二种端子(5b)及上述第二侧第二种端子(7b)导通的第二电极导体层(17)。
18、根据权利要求17所述的中间基板，其中，上述基板芯(100)的形成是：上述副芯部(1)的第一主表面和上述芯主体部(100m)的第一主表面都被第一配线积层部(61)覆盖而形成，上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或者接地用或电源用的面导体的导体层交互积层而成；上述第一端子阵列(5)露出该第一配线积层部(61)的第一主表面而形成。
19、根据权利要求18所述的中间基板，其中，和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)形成在上述副芯部(1)的厚度方向上，这些第一种副芯导体(51a)及第二种副芯导体(51b)经由通孔导体(107)分别和上述第一侧第一种端子(5a)及第一侧第二种端子(5b)导通，上述通孔导体(107)以贯通上述第一配线积层部(61)的上述各电介质层(102)的方式形成。
20、根据权利要求18或19所述的中间基板，其中，
在上述第一端子阵列(5)中，上述第一侧第一种端子(5a)及第一侧第二种端子(5b)配置在阵列内侧区域，上述第一侧信号端子(5s)配置在阵列外侧区域，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
21、根据权利要求17所述的中间基板，其中，构成上述第一端子阵列(5)的上述第一侧第一种端子(5a)及上述第一侧第二种端子(5b)露出上述副芯部(1)的第一主表面而形成；和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)在该副芯部(1)的厚度方向上形成。
22、根据权利要求21所述的中间基板，其中，
上述副芯部(1)的第一主表面的外边缘部和上述芯主体部(100m)的第一主表面都被第一配线积层部(61)覆盖，上述第一侧信号端子(5s)露出上述第一配线积层部(61)的表面而形成，其中上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或者接地用或电源用的面导体的导体层交互积层而成，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
23、一种中间基板，其特征在于：
具有：基板芯(100)，由芯主体部(100m)和副芯部(1)构成，上述芯主体部(100m)由高分子材料构成，呈板状，在第一主表面上以减少自身厚度的方式开口形成副芯收纳部(100h)，上述副芯部(1)由比上述芯主体部(100m)的线膨胀系数小的材料构成，呈板状，以和上述芯主体部(100m)在厚度方向上一致的方式收纳在上述副芯收纳部(100h)内；
第一端子阵列(5)，形成在上述基板芯(100)的第一主表面一侧，该第一端子阵列(5)由第一侧第一种端子(5a)、第一侧第二种端子(5b)及第一侧信号端子(5s)构成，其中第一侧第一种端子(5a)和第一侧第二种端子(5b)中一方起电源端子的作用，而另一方起接地端子的作用；以及
第二端子阵列(7)，形成在上述基板芯(100)的第二主表面一侧，由分别与上述第一侧第一种端子(5a)及第二种端子导通的第二侧第一种端子(7a)及第二侧第二种端子(7b)，和与上述第一侧信号端子(5s)导通的第二侧信号端子构成，
上述第一端子阵列(5)通过以下位置关系形成：该第一端子阵列(5)在向和上述基板芯(100)的板面平行的基准面的正射投影中，全体包含在上述副芯部(1)的投影区域内，并且，
上述副芯部(1)中组装有积层电容器，该积层电容器依次以以下排列顺序周期性积层：和上述第一侧第一种端子(5a)及上述第二侧第一种端子(7a)导通的第一电极导体层(14)、电介质层(52)、和上述第一侧第二种端子(5b)及上述第二侧第二种端子(7b)导通的第二电极导体层(17)。
24、根据权利要求23所述的中间基板，其中，上述基板芯(100)的形成是：上述副芯部(1)的第一主表面和上述芯主体部(100m)的第一主表面都被第一配线积层部(61)覆盖而形成，上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或者接地用或电源用的面导体的导体层交互积层而成；上述第一端子阵列(5)露出该第一配线积层部(61)的第一主表面而形成。
25、根据权利要求24所述的中间基板，其中，和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)形成在上述副芯部(1)的厚度方向上，这些第一种副芯导体(51a)及第二种副芯导体(51b)经由通孔导体(107)分别和上述第一侧第一种端子(5a)及第一侧第二种端子(5b)导通，上述通孔导体(107)以贯通上述第一配线积层部(61)的上述各电介质层(102)的方式形成。
26、根据权利要求24或25所述的中间基板，其中，
在上述第一端子阵列(5)中，上述第一侧第一种端子(5a)及第一侧第二种端子(5b)配置在阵列内侧区域，上述第一侧信号端子(5s)配置在阵列外侧区域，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
27、根据权利要求23所述的中间基板，其中，构成上述第一端子阵列(5)的上述第一侧第一种端子(5a)及上述第一侧第二种端子(5b)露出上述副芯部(1)的第一主表面而形成；和上述第一端子阵列(5)的上述第一侧第一种端子(5a)及第一侧第二种端子(5b)对应、并且分别和上述第二端子阵列(7)的上述第二侧第一种端子(7a)及第二侧第二种端子(7b)导通的第一种副芯导体(51a)及第二种副芯导体(51b)在该副芯部(1)的厚度方向上形成。
28、根据权利要求27所述的中间基板，其中，
上述副芯部(1)的第一主表面的外边缘部和上述芯主体部(100m)的第一主表面都被第一配线积层部(61)覆盖，上述第一侧信号端子(5s)露出上述第一配线积层部(61)的表面而形成，其中上述第一配线积层部(61)由高分子材料构成的电介质层(102)和包括配线或者接地用或电源用的面导体的导体层交互积层而成，
第一侧信号用配线(108)以导通上述第一侧信号端子(5s)的方式设置在上述第一配线积层部(61)内，用于向上述副芯部(1)的配置区域的外侧引出信号传递路径，该第一侧信号用配线(108)的末端以迂回于上述副芯部(1)的方式和在上述芯主体部(100m)的厚度方向上形成的信号用贯通孔导体(109s)导通。
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