KR20090048590A - Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자와 램프 - Google Patents

Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자와 램프 Download PDF

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겐조 하나와
야스마사 사사끼
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Abstract

생산성이 우수함과 함께, 우수한 발광 특성을 구비한 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프가 제공된다. 그러한 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법은, 기판(11) 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 제조 방법으로서, 기판(11)과 스퍼터 타겟을 대향하여 배치함과 함께, 기판(11)과 스퍼터 타겟과의 간격을 20∼100mm의 범위로 한다. 또한, 반도체층을 스퍼터법으로 성막할 때에, 기판(11)에 인가하는 바이어스 값을 0.1W/cm2 이상으로 한다. 또한, 상기 반도체층을 성막할 때, 스퍼터에 이용하는 챔버 내에, 질소 및 아르곤을 공급하여 스퍼터한다.
질화물 화합물 반도체, 스퍼터법, 반도체 발광 소자, 질소, 버퍼층, 발광 소자

Description

Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자와 램프{METHOD FOR MANUFACTURING GROUP Ⅲ NITRIDE COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE, GROUP Ⅲ NITRIDE COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE, AND LAMP}
본 발명은, 발광 다이오드(LED), 레이저 다이오드(LD), 전자 디바이스 등에 바람직하게 이용되는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 관한 것으로, 특히, 결정성이 양호한 Ⅲ족 질화물 화합물 반도체 결정을 기판 위에 에피택셜 성장시키는 것이 가능한 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자와 램프에 관한 것이다.
본원은, 2006년 8월 18일에 일본에 출원된 일본 특원2006-223260호 및 일본 특원2006-223261호와, 2006년 10월 26일에 일본에 출원된 일본 특원2006-291082호에 기초하여 우선권을 주장하고, 그들의 내용을 여기에 원용한다.
Ⅲ족 질화물 반도체 발광 소자는, 가시광으로부터 자외광 영역의 범위에 상당하는 에너지의 직접 천이형의 밴드갭을 갖고, 발광 효율이 우수하기 때문에, LED나 LD 등의 발광 소자로서 이용되고 있다.
또한, 전자 디바이스에 이용한 경우에서도, Ⅲ족 질화물 반도체 발광 소자 는, 종래의 Ⅲ-Ⅴ족 화합물 반도체를 이용한 경우에 비하여, 우수한 특성을 갖는 전자 디바이스가 얻어진다.
이러한 Ⅲ족 질화물 화합물 반도체는, 일반적으로, 트리메틸갈륨, 트리메틸 알루미늄 및 암모니아를 원료로서, MOCVD법에 의해 제조되어 있다.
MOCVD법은, 캐리어 가스에 원료의 증기를 함유시켜서 기판 표면에 운반하고, 가열된 기판과의 반응으로 분해함으로써, 결정을 성장시키는 방법이다.
종래, Ⅲ-Ⅴ족 화합물 반도체의 단결정 웨이퍼로서는, 서로 다른 재료의 단결정 웨이퍼 위에 결정을 성장시켜서 얻는 방법이 일반적이다. 이러한, 이종 기판과, 그 위에 에피택셜 성장시키는 Ⅲ족 질화물 반도체 결정 사이에는, 큰 격자 부정합이 존재한다. 예를 들면, 사파이어(Al2O3) 기판 위에 질화 갈륨(GaN)을 성장시킨 경우, 양자 사이에는 16%의 격자 부정합이 존재하고, SiC 기판 위에 질화 갈륨을 성장시킨 경우에는, 양자 사이에 6%의 격자 부정합이 존재한다.
일반적으로, 상술한 바와 같은 큰 격자 부정합이 존재하는 경우, 기판 위에 결정을 직접 에피택셜 성장시키는 것이 곤란해지고, 또한, 성장시킨 경우이어도 결정성이 양호한 결정이 얻어지지 않는다고 하는 문제가 있다.
따라서, 유기 금속 화학 기상 성장(MOCVD)법에 의해, 사파이어 단결정 기판 혹은 SiC 단결정 기판 위에, Ⅲ족 질화물 반도체 결정을 에피택셜 성장시킬 때, 기판 위에, 우선, 질화 알루미늄(AlN)이나 AlGaN으로 이루어지는 저온 버퍼이라 불리는 층을 적층하고, 그 위에 고온으로 Ⅲ족 질화물 반도체 결정을 에피택셜 성장시 키는 방법이 제안되어 있고, 일반적으로 행해지고 있다(예를 들면, 특허 문헌 1, 2).
한편，Ⅲ족 질화물 화합물 반도체 결정을 스퍼터에 의해 제조하는 연구도 행해지고 있고, 예를 들면, N2 가스를 이용한 고주파 마그네트론 스퍼터링에 의해, Si의 (100)면, 및 Al2O3의 (0001)면 위에 GaN막을 성막하는 방법이 제안되어 있다(예를 들면, 비특허 문헌 1). 비특허 문헌 1에 기재된 방법에서는, 성막의 조건으로서, 전체 가스 압력을 2mTorr, 투입 전력을 100W로 하고, 기판 온도를 RT∼900℃까지 변화시키고 있고, 또한, 스퍼터 장치로서, 타겟과 기판을 대향시킨 것이 이용되고 있다.
또한, 캐소드와 타겟을 마주 대하고, 기판과 타겟 사이에 메쉬를 넣은 장치를 이용하여 GaN을 성막하는 방법이 제안되어 있다(예를 들면, 비특허 문헌 2). 비특허 문헌 2에 기재된 방법에서는, 성막 조건으로서, N2 가스 내에서 압력을 0.67Pa로 하고, 기판 온도를 84∼600℃로 하고, 투입 전력을 150W, 기판과 타겟 사이의 거리를 80mm로 하고 있다.
또한, 타겟끼리를 마주 대한 대면 캐소드라고 불리는 방식으로, 기판 위에AlN을 성막하는 방법이 제안되어 있다(예를 들면, 비특허 문헌 3).
또한，DC 마그네트론 스퍼터링법을 이용하여, 기판 위에 AlN을 성막하는 방법이 제안되어 있다(예를 들면, 비특허 문헌 4). 비특허 문헌 4에 기재된 방법에서는, 기판과 타겟을 대향시켜서, Ar과 N2의 혼합 가스 분위기 속에서 스퍼터를 행 하고 있고, 성막 조건으로서, 압력을 0.2∼0.8Pa의 범위, 기판과 타겟과의 거리를 60∼180mm 사이에서 변화시키고 있다.
또한, 버퍼층으로서 AlN 등의 층을 MOCVD 이외의 방법으로 성막하고, 그 위에 성막되는 층을 MOCVD법으로 성막하는 방법에 관하여, 예를 들면, 고주파 스퍼터로 성막한 버퍼층 위에, MOCVD법으로 동일한 조성의 결정을 성장시키는 방법이 제안되어 있다(예를 들면, 특허 문헌 3). 그러나, 특허 문헌 3에 기재된 방법에서는, 안정적으로 양호한 결정을 얻을 수 없다고 하는 문제가 있다(특허 문헌 4, 5을 참조).
따라서, 안정적으로 양호한 결정을 얻기 위하여, 예를 들면, 버퍼층 성장후에 암모니아와 수소로 이루어지는 혼합 가스 내에서 어닐링하는 방법(예를 들면, 특허 문헌 4)이나, 버퍼층을 400℃ 이상의 온도에서 DC 스퍼터에 의해 성막하는 방법(예를 들면, 특허 문헌 5)이 제안되어 있다.
또한, 특허 문헌 4 및 5에 기재된 방법에서는, 기판 재료로서, 사파이어, 실리콘, 탄화 실리콘, 산화 아연, 인화 갈륨, 비화 갈륨, 산화 마그네슘, 산화 망간, Ⅲ족 질화물계 화합물 반도체 단결정 등이 이용되고, 그 중에서도 사파이어의 a면 기판이 바람직한 것으로 되어 있다.
[특허 문헌 1] 특허 제3026087호 공보
[특허 문헌 2] 특개평4-297023호 공보
[특허 문헌 3] 특공평5-86646호 공보
[특허 문헌 4] 특허 제3440873호 공보
[특허 문헌 5] 특허 제3700492호 공보
[비특허 문헌 1] 우시쿠 유키코(Y.USHIKU) 외, 「21세기 연합 심포지움 논문집」, Vol.2nd, p295(2003),
[비특허 문헌 2] 티·키쿠마(T.Kikuma) 외, 「배큐엄(Vacuum)」, Vol.66, P233(2002)
[비특허 문헌 3] 키쿠오·토미나가(Kikuo Tominaga) 외, 「재퍼니즈·저널·오브·어플라이드·오브·피직스(Japanese Journal of Applied Physics)」, Vol.28, p7(1989)
[비특허 문헌 4] 엠·이시하라(M.Ishihara) 외, 「씬·솔리드·필름(Thin Solid Films)」, vol.316, p152(1998)
[발명이 해결하고자 하는 과제]
그러나, 본 출원인들이 예의 실험, 검토를 행한 결과, 특허 문헌 4 및 5에 기재된 조건에서 성막을 행한 경우라도, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체를, 안정적으로 양호한 결정으로 얻을 수 없는 것이 분명해졌다. 즉, 특허 문헌 4, 5에 기재된 방법에서는, 스퍼터법으로 성막된 버퍼층 위에 MOCVD법에 의해 GaN층을 성막하고 있다. 스퍼터법에 의해 버퍼층을 성막한 경우, 성막 속도가 빠른 반면, 성막 조건에 따라서는, 결정성이 뒤떨어지는 버퍼층으로 되는 경우가 있다. 이러한 결정성이 낮은 버퍼층 위에, MOCVD법에 의해 GaN층을 성장 시키면，GaN층의 결정성이 대폭 저하할 우려가 있었다.
또한, 비특허 문헌 1, 2에 기재된 조건을 이용하여, 스퍼터법으로 GaN층을 성막한 경우이어도, 버퍼층 위에 결정성이 양호한 GaN층을 형성하는 것이 곤란하다고 하는 문제가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 균일성이 양호한 Ⅲ족 질화물 화합물 반도체로 이루어지는 결정막을, 안정적으로 단시간에서 형성할 수 있어, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자와 램프를 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명자는, 상기 문제를 해결하기 위하여 예의 검토한 결과, 본 발명을 완성했다. 즉, 본 발명은 이하에 관한 것이다.
[1] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 기판과 스퍼터 타겟을 대향하여 배치함과 함께, 상기 기판과 상기 스퍼터 타겟과의 간격을 20∼100mm의 범위로 한 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[2] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 성막할 때에 스퍼터 타겟에 인가하는 파워를, 고주파 방식, 또는 펄스 DC 방식에 의해 인가하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[3] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 성막할 때, 미리, 스퍼터에 이용하는 챔버 내의 진공도를 1.0×10-3Pa 이하로 한 후, 상기 챔버 내에 원료를 공급하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[4] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 기판과 스퍼터 타겟과의 위치 관계를 대면식으로 한 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[5] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 성막할 때, 스퍼터 타겟에 대하여, 자장을 회전시키거나, 또는 자장을 요동시키는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[6] 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 상기 반도체층을 성막하는 것을 특징으로 하는 [1]∼[5] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[7] 상기 질화물 원료로서 질소를 이용하는 것을 특징으로 하는 [6]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[8] 상기 기판과 상기 반도체층 사이에, 기둥 형상 결정으로 이루어지는 버퍼층을 형성하는 것을 특징으로 하는 [1]∼[7] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[9] 상기 버퍼층을, 스퍼터법으로 형성하는 것을 특징으로 하는 [8]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[10] 상기 버퍼층을, Ⅲ족 원소로서 Al을 함유하는 Ⅲ족 질화물 화합물로 형성하는 것을 특징으로 하는 [8] 또는 [9]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[11] 상기 버퍼층을, AlN으로 형성하는 것을 특징으로 하는 [10]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[12] 상기 버퍼층을, 상기 기판의 표면의 적어도 90% 이상을 덮도록 형성하는 것을 특징으로 하는 [8]∼[11] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[13] 상기 버퍼층을 구성하는 기둥 형상 결정의 폭이 0.1∼100nm의 범위인 것을 특징으로 하는 [8]∼[12] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[14] 상기 버퍼층의 막 두께가 10∼500nm의 범위인 것을 특징으로 하는 [8]∼[13] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[15] 상기 버퍼층을 AlN으로 형성함과 함께，Ⅲ족 질화물 화합물로 이루어지는 상기 반도체층을 GaN으로 형성하는 것을 특징으로 하는 [8]∼[14] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[16] 상기 기판에 사파이어를 이용하는 것을 특징으로 하는 [1]∼[15] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[17] 상기 [1]∼[16] 중 어느 하나에 기재된 제조 방법으로 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
[18] 상기 [17]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 이용되어 이루어지는 램프.
[19] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 스퍼터법으로 성막할 때에, 상기 기판에 인가하는 바이어스 값을 0.1W/cm2 이상으로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[20] 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 스퍼터법으로 성막할 때에, 스퍼터 타겟에 인가하는 파워를 0.1W/cm2∼100W/cm2의 범위로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[21] 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 상기 반도체층을 성막하는 것을 특징으로 하는 [19] 또는 [20]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[22] 상기 질화물 원료로서 질소를 이용한 것을 특징으로 하는 [21]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[23] 상기 기판과 상기 반도체층 사이에, 기둥 형상 결정으로 이루어지는 버퍼층을 형성하는 것을 특징으로 하는 [19]∼[22] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[24] 상기 버퍼층을, 스퍼터법으로 형성하는 것을 특징으로 하는 [23]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[25] 상기 버퍼층을, Al을 함유하는 Ⅲ족 질화물 화합물로 형성하는 것을 특징으로 하는 [24]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[26] 상기 버퍼층을, AlN으로 형성하는 것을 특징으로 하는 [25]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[27] 상기 버퍼층을, 상기 기판의 표면의 적어도 90% 이상을 덮도록 형성하는 것을 특징으로 하는 [23]∼[26] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[28] 상기 버퍼층을 구성하는 기둥 형상 결정의 폭이 0.1∼100nm의 범위인 것을 특징으로 하는 [23]∼[27] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[29] 상기 버퍼층의 막 두께가 10∼500nm의 범위인 것을 특징으로 하는 [23]∼[28] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[30] 상기 버퍼층을 AlN으로 형성함과 함께，Ⅲ족 질화물 화합물로 이루어지는 상기 반도체층을 GaN으로 형성하는 것을 특징으로 하는 [23]∼[29] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[31] 상기 기판에 사파이어를 이용하는 것을 특징으로 하는 [19]∼[30] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[32] 상기 [19]∼[31] 중 어느 하나에 기재된 제조 방법으로 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
[33] 상기 [32]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 이용되어 이루어지는 램프.
[발명의 효과]
본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 따르면, 상기 구성에 따라, 균일성이 양호한 결정막을, 스퍼터법에 의해 단시간에서 형성할 수 있다. 이에 의해, 결정성이 양호한 Ⅲ족 질화물 화합물 반도체층을, 안정적으로 형성하는 것이 가능하게 된다. 따라서, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 Ⅲ족 질화물 화합물 반도체 발광 소자가 얻어진다.
도 1은 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식 적으로 설명하는 도면으로서, 적층 반도체의 단면 구조를 도시하는 개략도.
도 2는 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면으로서, 평면 구조를 도시하는 개략도.
도 3은 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면으로서, 단면 구조를 도시하는 개략도.
도 4는 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자를 이용하여 구성한 램프를 모식적으로 설명하는 개략도.
도 5는 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면으로서, 단면 구조를 나타내는 투과형 전자 현미경(TEM) 사진.
도 6은 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면으로서, 도 5에 나타내는 TEM 사진을 모식화하여 도시하는 도면.
도 7은 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법의 일례를 모식적으로 설명하는 도면으로서, 요동식의 스퍼터 장치의 구조를 도시하는 개략도.
도 8은 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법의 일례를 모식적으로 설명하는 도면으로서, 회전식의 스퍼터 장치의 구조를 도시하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1: Ⅲ족 질화물 화합물 반도체 발광 소자
10: 적층 반도체
11: 기판
11a: 표면
12: 버퍼층
13: 기초층
14: n형 반도체층
15: 발광층
16: p형 반도체층
17: 투광성 정극
3: 램프
<제1 실시 형태>
이하에, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자와 램프의 일 실시 형태에 대하여, 도 1∼7을 적절히 참조하면서 설명한다.
본 실시 형태의 Ⅲ족 질화물 화합물 반도체 발광 소자(이하, 발광 소자라고 약칭하는 경우가 있음)의 제조 방법은, 기판 위에, 적어도 스퍼터법을 이용하여 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 성막하는 방법으로서，Ⅲ족 질화물 화합물 반도체로서 Ga를 함유하는 화합물을 이용하는 방법이다.
본 실시 형태의 제조 방법에 의해 얻어지는 발광 소자의 적층 구조를, 도 1에 예시하는 적층 반도체(10)를 이용하여 설명한다. 이 적층 반도체(10)는, 기판(11) 위에 Ⅲ족 질화물 화합물로 이루어지는 버퍼층(12)이 적층되고, 그 버퍼층(12) 위에, n형 반도체층(14), 발광층(15), 및 p형 반도체층(16)이 순차적으로 적층되어 이루어지는 반도체층(20)이 형성되어 있다.
그리고, 본 실시 형태의 적층 반도체(10)는, 도 2 및 도 3에 도시하는 예와 같이, p형 반도체층(16) 위에 투광성 정극(17)이 적층되고, 그 위에 정극 본딩 패드(18)가 형성됨과 함께，n형 반도체층(14)의 n형 컨택트층(14b)에 형성된 노출 영역(14d)에 부극(19)이 적층되어 이루어지는 발광 소자(1)를 구성할 수 있다.
[스퍼터법을 이용한 반도체층의 성막]
본 발명에 따른 발광 소자의 제조 방법은, 전술한 바와 같이, 적어도 스퍼터법을 이용하여 기판(11) 위에 반도체층(20)을 구성하는 층을 성막하는 방법이며, 본 실시 형태에서는, 반도체층(20) 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을, 스퍼터법에 의해 성막하는 방법으로 하고 있다.
결정성이 우수한 Ⅲ족 질화물 화합물 반도체를, 스퍼터법을 이용하여 기판 위에 성막하기 위해서는, 보다 에너지가 높은 반응종을 생성하여 기판 위에서의 마이그레이션을 활발하게 할 필요가 있기 때문에, 본 실시 형태에서는 이하에 상술하는 바와 같은 방법으로 하고 있다.
본 실시 형태의 제조 방법에서 이용하는 스퍼터법으로서는, RF(고주파) 스퍼터법, 또는 DC 스퍼터법을 이용함으로써, 스퍼터 타겟에 대하여 파워를 인가하는 것이 바람직하다.
또한, 일반적으로, 후술하는 리액티브 스퍼터법을 이용한 경우에는, 성막 레이트를 용이하게 컨트롤할 수 있는 점으로부터, RF 스퍼터법을 이용하는 것이 보다 바람직하다.
또한，DC 스퍼터법에서는, 리액티브 스퍼터법을 이용하는 경우, DC로 전계를 연속하여 건 상태로 하면 스퍼터 타겟이 차지 업하게 되어, 성막 레이트를 높게 하는 것이 곤란해지기 때문에, 펄스적으로 바이어스를 부여하는 펄스식 DC 스퍼터법으로 하는 것이 바람직하다.
또한, 반도체층을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다.
또한, 본 실시 형태에서는, 스퍼터법으로 반도체층을 성막할 때, 금속 타겟(47)에 대하여, 자장을 회전시키거나, 또는 자장을 요동시키는 것이 바람직하다.
특히, RF 스퍼터를 이용한 경우, 차지 업을 회피하는 방법으로서, 마그네트의 위치를 타겟(스퍼터 타겟) 내에서 이동시키면서 성막하는 것이 바람직하다.
구체적인 마그네트의 운동 방법은, 스퍼터 장치의 종류에 의해 적절히 선택 할 수 있고, 예를 들면, 마그네트를 요동시키거나, 또는 회전 운동시키거나 할 수 있다.
도 7에 예시하는 스퍼터 장치(40)에서는, 금속 타겟(스퍼터 타겟)(47)의 하 방(도 7의 하방)에 마그네트(42)가 배치되고, 그 마그네트(42)가 도시 생략된 구동 장치에 의해, 금속 타겟(47)의 하방에서, 타겟대(43)를 따라 요동한다. 챔버(41)에는 질소 가스, 및 아르곤 가스가 공급되고, 히터(44)에 부착된 기판(11) 위에, 스퍼터법에 의해 반도체층이 성막된다.
또한, 도 8에 예시하는 스퍼터 장치(50)에서는, 금속 타겟(47)의 하방(도 8의 하방)에, 타원형의 마그네트(52)가 배치되고, 이 마그네트(52)는, 금속 타겟(47)이 수용되는 원형의 타겟대(53)의 중심축(53a)을 회전축으로 하여, 금속 타겟(47)의 하방에서 회전한다(도 8 내의 화살표 R방향).
이 때, 마그네트(52)는, 그 마그네트(52)에 의해 발생하는 자장에 의해 플라즈마를 폐쇄한 상태에서 금속 타겟(47)의 하방에서 회전하므로, 플라즈마가 금속 타겟(47) 표면을 주회하는 듯한 모양으로 되어, 금속 타겟(47)을 고르게 사용할 수 있다. 또한, 금속 타겟(47) 표면이 반응 생성물에 의해 덮여지게 되는 것을 방지할 수 있으므로, 금속 타겟(47)으로부터 기판(11)에 대하여, 스퍼터 입자가 다양한 방향으로부터 튀어, 기판(11)에 효율적으로 부착된다고 하는 효과가 있다.
본 실시 형태에서는, 스퍼터법을 이용한 성막에서의 중요한 파라미터로서, 로 내의 압력, 질소 분압, 성막 레이트, 기판 온도나 바이어스 등을 들 수 있다.
본 실시 형태의 제조 방법에서는, 반도체층(20)을 성막할 때, 미리, 스퍼터 장치(40)의 챔버(41) 내의 진공도를 1.0×10-3Pa 이하로 한 후, 챔버(41) 내에 원료를 공급하여, 성막하는 것이 바람직하다.
상기 스퍼터 장치(40)의 챔버(41) 내에서의 진공도를 상기로 함으로써, 챔버(41) 내가 저압으로 되어, 챔버(41) 내의 불순물이 저감된 상태로 된다. 이 상태에서 챔버(41) 내에 원료를 공급하고, 반도체층(20)의 성막을 행함으로써, 불순물이 혼입하지 않고, 결정성이 양호한 반도체층(20)이 얻어진다.
또한, 스퍼터법으로 반도체층(20)을 성막할 때의 챔버(41) 내의 압력은, 0.3Pa 이상인 것이 바람직하다. 챔버(41) 내의 압력을 0.3Pa 미만으로 하면, 질소의 존재량이 지나치게 작아져, 스퍼터된 금속이 질화물로 되지 않는 상태에서 기판(11) 위에 부착될 우려가 있다. 또한, 챔버(41) 내의 압력의 상한은 특별히 한정되지 않지만, 플라즈마를 발생시킬 수 있을 정도의 압력으로 억제하는 것이 필요하다.
또한, 질소(N2)와 Ar의 유량에 대한 질소 유량의 비는, N2가 20% 이상 98% 이하의 범위인 것이 바람직하다. 이 범위를 하회하는 유량비이면, 스퍼터 금속이 금속인채로 기판에 부착되게 된다. 또한, 상기 범위를 상회하는 유량비이면, Ar의 양이 지나치게 적기 때문에 스퍼터 레이트가 저하하게 된다.
질소(N2)와 Ar의 유량에 대한 질소 유량의 비는, 특히 바람직하게는, 25% 이상 90% 이하의 범위이다.
본 실시 형태의 제조 방법에서는, 전술한 바와 같이, 스퍼터 장치의 챔버 내에서의 가스 내의 질소 농도를 높게 하고, 또한, 중량이 큰 기체인 Ar을 상기 유량비로 혼합하고 있다. 챔버 내의 가스가 질소뿐인 경우이면, 금속 타겟(47)을 두드 리는 힘이 약하기 때문에, 성막 레이트가 제한되게 되는 바, 본 실시 형태에서는, 중량이 큰 Ar과 상기 유량비로 혼합함으로써, 성막 레이트를 향상시킴과 함께, 기판(11) 위에서의 마이그레이션을 활발하게 할 수 있다.
본 실시 형태에서 이용하는 질소 원료로서는, 일반적으로 알려져 있는 질소화합물을 아무런 제한받는 일없이 이용할 수 있지만, 암모니아나 질소(N2)는 취급이 간단함과 함께, 비교적 저렴하여 입수 가능하기 때문에 바람직하다.
암모니아는 분해 효율이 양호하고, 높은 성장 속도로 성막하는 것이 가능하지만, 반응성이나 독성이 높기 때문에, 제해 설비나 가스 검지기가 필요해지고, 또한, 반응 장치에 사용하는 부재의 재료를 화학적으로 안정성이 높은 것으로 할 필요가 있다.
또한, 질소(N2)를 원료로서 이용한 경우에는, 장치로서는 간편한 것을 이용할 수 있지만, 높은 반응 속도는 얻어지지 않는다. 그러나, 질소를 전계나 열 등에 의해 분해하고 나서 장치에 도입하는 방법으로 하면, 암모니아보다는 낮지만 공업 생산적으로 이용 가능한 정도의 성막 속도를 얻을 수 있기 때문에, 장치 코스트와의 균형을 생각하면, 가장 적절한 질소원이다.
스퍼터법을 이용한 성막시의 성막 레이트는, 0.01nm/s∼10nm/s의 범위로 하는 것이 바람직하다. 성막 레이트가 0.01nm/s 미만이면, 성막 프로세스가 장시간으로 되게 되어, 공업 생산적으로 낭비가 커진다. 성막 레이트가 10nm/s를 초과하면, 양호한 막을 얻는 것이 곤란해진다.
본 실시 형태의 제조 방법에서는, 적어도 스퍼터법을 이용하여 반도체층(20) 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을 성막하므로, 성막 레이트를 높게 할 수 있고, 성막(제조) 시간을 단축하는 것이 가능하게 된다. 제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 들어가는 것을 최소한으로 억제할 수 있다.
기판(11)은, 습식의 전처리를 행하는 것이 바람직하다. 예를 들면, 실리콘으로 이루어지는 기판(11)에 대해서는, 잘 알려진 RCA 세정 방법 등을 행하고, 표면을 수소 종단시켜 둠으로써, 성막 프로세스가 안정된다.
또한, 기판(11)은, 반응기 내에 도입한 후, 버퍼층(12)을 형성하기 전에, 스퍼터법 등의 방법을 이용하여 전처리를 행할 수 있다. 구체적으로는, 기판(11)을 이나 N2의 플라즈마 내에 노출시킴으로써 표면을 가지런하게 할 수 있다. 예를 들면, Ar 가스나 N2 가스 등의 플라즈마를 기판(11) 표면에 작용시킴으로써, 기판(11) 표면에 부착된 유기물이나 산화물을 제거할 수 있다. 이 경우, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판(11)에 작용한다.
본 발명자들이 예의 실험, 검토를 행한 바, 성막시의 기판(11)의 온도는, 실온∼1200℃의 범위로 하는 것이 바람직하고, 300∼1000℃의 범위로 하는 것이 보다 바람직하고, 500∼800℃의 범위로 하는 것이 가장 바람직하다.
기판(11)의 온도가 상기 하한 미만이면, 기판(11) 위에서의 마이그레이션이 억제되고, 결정성이 좋은 Ⅲ족 질화물 화합물 반도체 결정을 성막할 수 없다. 기 판(11)의 온도가 상기 상한을 초과하면, Ⅲ족 질화물 화합물 반도체 결정이 분해될 우려가 있다.
또한, 본 발명에서 설명하는 실온이란, 공정의 환경 등에도 영향받는 온도이지만, 구체적인 온도로서는, 0∼30℃의 범위이다.
본 실시 형태의 제조 방법에서는, 스퍼터법에 의한 성막시의 기판(11)의 온도를 상기 범위로 하고, 기판 온도를 높게 함으로써, 기판(11)에 도달한 반응종(금속 타겟(47)으로부터 취출된 금속)의, 결정 표면에서의 운동을 활성화할 수 있다.
스퍼터법을 이용하여 혼정을 성막할 때에는, 타겟으로 되는 금속을 미리 금속 재료의 혼합물(반드시, 합금을 형성하고 있지 않아도 상관없음)로서 준비하는 방법도 있고, 또한, 서로 다른 재료로 이루어지는 2개의 타겟을 준비하여 동시에 스퍼터하는 방법으로 해도 된다.
예를 들면, 일정한 조성의 막을 성막하는 경우에는 혼합 재료의 타겟을 이용하고, 조성이 서로 다른 몇 종류의 막을 성막하는 경우에는 복수의 타겟을 챔버 내에 설치하면 된다.
본 실시 형태의 제조 방법에서는, 기판(11)과 금속 타겟(스퍼터 타겟)(47)을 대향하여 배치함과 함께, 기판(11)과 금속 타겟(47)과의 간격을 20∼100mm 범위로 하는 것이 바람직하고, 30∼50mm의 범위가 보다 바람직하다.
기판(11)과 금속 타겟(47)과의 간격을 상기 범위로 함으로써, 기판(11)에 대하여 보다 높은 에너지의 반응종이 공급되고, 기판 위에서의 마이그레이션이 활발해져, 결정성이 우수한 Ⅲ족 질화물 화합물 반도체를 성막하는 것이 가능하게 된 다.
본 실시 형태의 제조 방법에서는, 기판(11)과 금속 타겟(47)과의 위치 관계를 대면식으로 하는 것이 바람직하다.
전술한 바와 같이, 스퍼터 장치(40)의 챔버(41) 내에서, 기판(11)을 플라즈마 내에 배치한 구성으로 함으로써, 보다 높은 에너지가 기판(11)에 공급되므로, 기판(11) 위에서의 마이그레이션이 활발해져, 전위의 루프화가 용이하게 진행된다.
이에 의해, 결정성이 우수한 Ⅲ족 질화물 화합물 반도체를 성막할 수 있다.
본 실시 형태의 제조 방법에서는, 상기 조건하에서, 적어도 스퍼터법을 이용하여 반도체층(20) 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을 성막함으로써, 고바이어스, 또는 파워가 큰 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 기판(11)에 공급할 수 있으므로, 기판(11) 위에서 마이그레이션을 발생시켜서, 전위를 루프화시키는 것이 용이해진다. 이에 의해, 반도체층(20)을 구성하는 n형 반도체층(14)의 기초층(14a)은, 기판(11) 위에 성막된 기둥 형상 결정의 집합체인 버퍼층(12)의 결정성을 그대로 이어받는 일이 없다. 따라서, 성막 효율이 높고 생산성이 우수하고, 또한, 결정성이 우수한 Ⅲ족 질화물 화합물 반도체를 성막할 수 있다.
[발광 소자의 적층 구조]
이하, 전술한 바와 같이, 기판(11) 위에, 적어도 스퍼터법을 이용하여 반도체층(20)을 성막하는 본 실시 형태의 제조 방법으로 얻어지는 발광 소자(1)의 구성에 대하여 상술한다.
<기판>
본 실시 형태에서, 기판(11)에 이용할 수 있는 재료로서는, Ⅲ족 질화물 화합물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면, 특별히 한정되지 않고, 각종 재료를 선택하여 이용할 수 있다. 예를 들면, 사파이어, SiC, 실리콘, 산화 아연, 산화 마그네슘, 산화 망간, 산화 지르코늄, 산화 망간 아연철, 산화 마그네슘 알루미늄, 붕화 지르코늄, 산화 갈륨, 산화 인듐, 산화 리튬 갈륨, 산화 리튬 알루미늄, 산화 네오디뮴 갈륨, 산화 란탄 스트론튬 알루미늄 탄탈, 산화 스트론튬 티탄, 산화 티탄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다.
또한, 암모니아를 사용하지 않고 버퍼층을 성막함과 함께, 암모니아를 사용하는 방법으로 후술의 n형 반도체층을 구성하는 기초층을 성막하고, 또한, 상기 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 야기하는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 이용한 경우에는, 본 실시 형태의 버퍼층이 코트층으로서도 작용하므로, 기판의 화학적인 변질을 방지하는 점에서 효과적이다.
또한, 일반적으로, 스퍼터법은 기판의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해하게 되는 성질을 갖는 재료로 이루어지는 기판을 이용한 경우라도, 기판(11)에 데미지를 주지 않고 기판 위에의 각층의 성막이 가능하다.
<버퍼층>
본 실시 형태의 적층 반도체(10)는, 기판(11) 위에, 스퍼터법에 의해 Ⅲ족 질화물 화합물로 이루어지는 버퍼층(12)이 성막되어 있다. 버퍼층(12)은, 스퍼터 법에 의해, 예를 들면, 금속 원료와 V족 원소를 함유한 가스가 플라즈마로 활성화되어 반응함으로써 성막된다.
본 실시 형태의 Ⅲ족 질화물 화합물 반도체 발광 소자(1)의 적층 반도체(10)에서는, 기판(11) 위에 Ⅲ족 질화물 화합물 반도체 결정을 에피택셜 성장시킬 때, 기둥 형상 결정의 집합체로 이루어지는 버퍼층(12)을, Ⅲ족 금속 원료와 질소 원소를 함유하는 가스를 플라즈마에 의해 활성화하는 스퍼터법에 의해 성막하고, 그 위에, n형 반도체층(14)을 구성하는 기초층(14a), 및 n형 컨택트층(14b)을 스퍼터법으로 형성할 수 있다.
Ⅲ족 질화물 화합물 반도체의 결정은, 육방정계의 결정 구조를 갖고, 6각 기둥을 기본으로 한 집합 조직을 형성하기 쉽다. 특히, 플라즈마화한 금속 재료를 이용한 성막 방법에 의해 형성한 막은 기둥 형상 결정으로 되기 쉽다. 여기에서, 본 발명에서 설명하는 기둥 형상 결정이란, 인접하는 결정 입자와의 사이에 결정 입계를 형성하여 이격되어 있고, 자신은 종단면 형상으로서 기둥 형상으로 되어 있는 결정을 말한다.
도 5은, 후술하는 실시예 1에서의 Ⅲ족 질화물 화합물 반도체 적층 구조체의 단면의 투과형 전자 현미경(TEM) 사진이며, 도 6은, 도 5를 모식화한 도면이다. 버퍼층(12)은, 도 6 내에 실선으로 나타낸 바와 같은 경계에 의해 구획되어 있고, 경계와 경계 사이에 있는 개개의 결정 덩어리는 6각형의 기둥의 형상을 하고 있다. 본 발명에서는, 이러한 결정 형태를 기둥 형상 결정의 집합체라고 부른다. 또한, 도 5 및 도 6로부터 알 수 있는 바와 같이, 이러한 결정 형태는, 경계에 의해 구획 된 층이라고 할 수도 있지만, 본 발명에서는, 이러한 층도 포함시켜서 기둥 형상 결정의 집합체로서 설명한다.
상술한 바와 같은 기둥 형상 결정으로 이루어지는 버퍼층(12)이 기판(11) 위에 성막된 경우에는, 그 위에 성막되는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층은, 양호한 결정성을 갖는 결정막으로 된다.
버퍼층(12)은, 기판(11)의 표면(11a)의 적어도 60% 이상, 바람직하게는 80% 이상을 덮고 있을 필요가 있고, 90% 이상을 덮도록 형성되어 있는 것이 바람직하다.
또한, 버퍼층(12)은, 표면(11a)의 100%, 즉, 기판(11)의 표면(11a) 위를 간극 없이 덮도록 형성되어 있는 것이 가장 바람직하다.
버퍼층(12)이 기판(11)의 표면(11a)을 덮는 영역이 작아지면, 기판(11)이 크게 노출된 상태로 되고, 버퍼층(12) 위에 성막되는 기초층(14a)과 기판(11) 위에 직접 성막되는 기초층(14a)에서는 격자 상수가 서로 다르기 때문에, 균일한 결정으로 되지 않아, 힐록이나 피트를 생기게 한다.
또한, 버퍼층(12)이 기판(11)의 표면(11a)을 덮는 비율은, 도 5에 나타내는 바와 같은 단면 TEM 사진으로부터 측정할 수 있다. 특히, 버퍼층(12)과 기초층(14a)의 재료가 서로 다른 경우에는, EDS 등을 이용하여 기판(11)과 그 기판(11) 위의 층과의 계면을, 기판(11)의 표면과 평행하게 스캔함으로써, 버퍼층(12)이 형성되어 있지 않은 영역의 비를 어림할 수 있다.
또한, 본 실시 형태에서는, 전술한 바와 같이, 단면 TEM 사진으로부터 기 판(11)이 노출된 면적을 측정하고 있지만, 버퍼층(12)만을 성막한 시료를 준비하여, AFM 등의 방법에 의해 기판(11)이 노출된 면적을 측정하는 것도 가능하다.
또한, 기판(11) 위에 버퍼층(12)을 형성할 때, 도 1에 도시하는 예와 같이, 기판(11)의 표면(11a)만을 덮도록 형성해도 되지만, 기판(11)의 표면(11a) 및 측면을 덮도록 형성해도 된다. 또한, 기판(11)의 표면(11a), 측면 및 이면을 덮도록 하여 형성해도 된다.
버퍼층(12)은, 기둥 형상 결정의 집합체로 이루지는 것이, 버퍼 기능의 면으로부터 바람직하다.
Ⅲ족 질화물 화합물 반도체의 결정은, 육방정계의 결정 구조를 갖고, 6각 기둥을 기본으로 한 집합 조직을 형성하기 쉽다. 특히, 플라즈마화한 금속 재료를 이용하는 성막 방법에 의해 형성된 막은, 기둥 형상 결정으로 되기 쉽다.
이러한, 기둥 형상 결정으로 이루어지는 버퍼층(12)을 기판(11) 위에 성막한 경우, 버퍼층(12)의 버퍼 기능이 유효하게 작용하기 때문에, 그 위에 성막된 Ⅲ족 질화물 화합물 반도체는 양호한 결정성을 갖는 결정막으로 된다.
또한, 버퍼층(12)은, 상기 기둥 형상 결정의 각각의 그레인의 폭의 평균값이, 0.1∼100nm의 범위로 되어 있는 것이, 버퍼 기능의 면으로부터 바람직하고, 1∼70nm의 범위로 되어 있는 것이 보다 바람직하다.
Ⅲ족 질화물 화합물 반도체의 결정층의 결정성을 양호하게 하기 위해서는, 기둥 형상 결정의 각각의 결정의 그레인의 폭을 적정하게 제어할 필요가 있고, 구체적으로는, 상기 범위로 하는 것이 바람직하다.
각 기둥 형상 결정의 그레인의 폭은, 단면 TEM 관찰 등에 의해 용이하게 측정하는 것이 가능하다. 즉, 도 6에 도시하는 모식도에서의 각 기둥 형상 결정의 경계의 간격이, 각 기둥 형상 결정의 그레인의 폭이다. 또한, 도 5에 나타내는 TEM 사진에서도 알 수 있는 바와 같이, 각 기둥 형상 결정의 폭은 정밀하게 규정할 수 있는 것이 아니라, 어느 정도의 폭의 분포를 갖는다. 따라서, 각 기둥 형상 결정의 그레인의 폭이, 상기 범위로부터 벗어나는 결정이 예를 들면 수 % 정도 있었다고 하여도, 본 발명의 효과에 영향을 미치는 것은 아니다. 또한, 각 기둥 형상 결정의 그레인의 폭은, 90% 이상이 상기 범위에 들어가 있는 것이 바람직하다.
결정의 그레인은, 전술한 바와 같이, 대략 기둥 형상의 형상을 하고 있는 것이 바람직하고, 버퍼층(12)은, 기둥 형상의 그레인이 집합하여 층을 이루고 있는 것이 바람직하다.
여기에서, 전술한 그레인의 폭이란, 버퍼층(12)이 기둥 형상 그레인의 집합체인 경우에는, 결정의 계면과 계면의 거리를 말한다. 한편, 그레인이 섬 형상으로 점재하는 경우에는, 그레인의 폭이란, 결정 그레인이 기판면에 접하는 면의 가장 큰 부분의 대각선의 길이를 말한다.
버퍼층(12)의 막 두께는, 10∼500nm의 범위로 되어 있는 것이 바람직하고, 20∼100nm의 범위로 되어 있는 것이 보다 바람직하다.
버퍼층(12)의 막 두께가 10nm 미만이며, 전술한 바와 같은 버퍼 기능이 충분하지 않게 된다. 또한，500nm를 초과하는 막 두께로 버퍼층(12)을 형성한 경우, 코트층으로서의 기능에는 변화가 없음에도 불구하고, 성막 처리 시간이 길어져, 생 산성이 저하할 우려가 있다.
또한, 버퍼층(12)의 층 두께에 대하여도, 전술한 단면 TEM 사진에 의해, 용이하게 측정하는 것이 가능하다.
버퍼층(12)은, Al을 함유하는 조성으로 되어 있는 것이 바람직하고, AlN으로 이루어지는 구성으로 하는 것이 특히 바람직하다.
또한, 버퍼층(12)을 구성하는 재료로서는, 일반식 AlGaInN으로 나타내는 Ⅲ족 질화물 화합물 반도체이면, 어떤 재료라도 이용할 수 있다. 또한，V족으로서, As나 P가 함유되는 구성으로 해도 된다.
버퍼층(12)을, Al을 함유한 조성으로 한 경우, 그 중에서도, GaAlN으로 하는 것이 바람직하고, 이 때, Al의 조성이 50% 이상으로 되어 있는 것이 바람직하다.
또한, 버퍼층(12)은, AlN으로 이루어지는 구성으로 함으로써, 효율적으로 기둥 형상 결정 집합체로 할 수 있으므로，보다 바람직하다.
또한, 전술한 바와 같이, 버퍼층(12)은, 기판(11)의 표면(11a)에 부가하여, 측면(11b)을 덮도록 하여 형성해도 되고, 또한, 기판(11)의 이면(11c)을 덮도록 하여 형성해도 된다. 그러나, 종래의 성막 방법으로 버퍼층을 성막한 경우, 최대로 6회 내지 8회 정도의 성막 처리를 행할 필요가 있어, 장시간의 공정으로 되게 된다. 이 이외의 성막 방법으로서는, 기판을 유지하지 않고 챔버 내에 설치함으로써, 기판 전체면에 성막하는 방법도 생각되지만, 기판을 가열할 필요가 있는 경우에는 장치가 복잡해질 우려가 있다.
따라서, 예를 들면, 기판을 요동시키거나 또는 회전 운동시키거나 함으로써, 기판의 위치를, 성막 재료의 스퍼터 방향에 대하여 변경시키면서, 성막하는 방법이 생각된다. 이러한 방법으로 함으로써, 기판의 표면 및 측면을 한번의 공정으로 성막하는 것이 가능해지고, 다음으로 기판 이면에의 성막 공정을 행함으로써, 계 2회의 공정으로 기판 전체면을 덮는 것이 가능하게 된다.
또한, 성막 재료원이, 큰 면적의 발생원으로부터 생기는 구성으로 하고, 또한, 재료의 발생 위치를 이동시킴으로써, 기판을 이동시키지 않고 기판 전체면에 성막하는 방법으로 해도 된다. 이러한 방법으로서는, 전술한 바와 같이, 마그네트를 요동시키거나 또는 회전 운동시키거나 함으로써, 캐소드의 마그네트의 위치를 타겟 내에서 이동시키면서 성막하는, RF 스퍼터법을 들 수 있다. 또한, 이러한 RF 스퍼터법으로 성막을 행하는 경우, 기판측과 캐소드측의 양쪽을 이동시키는 방법으로 해도 된다. 또한, 재료의 발생원인 캐소드를 기판 근방에 배치함으로써, 발생하는 플라즈마를 기판에 대하여 빔 형상으로 공급하는 것이 아니라, 기판을 감싸도록 공급하는 구성으로 하면, 기판 표면 및 측면의 동시 성막이 가능하게 된다.
<반도체층>
도 1에 도시하는 바와 같이, 본 실시 형태의 적층 반도체(10)는, 기판(11) 위에, 상술한 바와 같은 버퍼층(12)을 개재하여, 질화물계 화합물 반도체로 이루어지고, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 구비하는 반도체층(20)이 적층되어 있다.
그리고, n형 반도체층(14)에는, 적어도 스퍼터법에 의해 성막되고, Ⅲ족 질화물 화합물 반도체로 이루어지는 기초층(14a) 및 n형 컨택트층(14b)이 구비되어 있고, 버퍼층(12) 위에 기초층(14a)이 적층되어 있다.
Ⅲ족 질화물 화합물 반도체로 이루어지는 기초층(14a) 위에는, 전술한 바와 같이, 도 1에 도시하는 적층 반도체(10)와 같은 기능성을 갖는 결정층이 적층된 구성으로 할 수 있다. 예를 들면, 발광 소자를 위한 반도체 적층 구조를 형성하는 경우, Si, Ge, Sn 등의 n형 도우펀트를 도프한 n형 도전성의 층이나, 마그네슘 등의 p형 도우펀트를 도프한 p형 도전성의 층 등을 적층하여 형성할 수 있다. 또한, 재료로서는, 발광층 등에는 InGaN을 이용할 수 있고, 클래드층 등에는 AlGaN을 이용할 수 있다. 이렇게, 기초층(14a) 위에, 더욱 기능을 갖게 한 Ⅲ족 질화물 반도체 결정층을 형성함으로써, 발광 다이오드나 레이저 다이오드, 혹은 전자 디바이스 등의 제작에 이용되는, 반도체 적층 구조를 갖는 웨이퍼를 제작할 수 있다.
이하에, 적층 반도체(10)에 대하여 상술한다.
질화물계 화합물 반도체로서는, 예를 들면 일반식 AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고 또한, X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 표현되는 질화 갈륨계 화합물 반도체가 다수 알려져 있고, 본 발명에서도, 그들 주지의 질화 갈륨계 화합물 반도체를 포함시켜서 일반식AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고 또한, X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 표현되는 질화 갈륨계 화합물 반도체를 아무런 제한 없이 이용할 수 있다.
질화 갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 Ⅲ족 원소를 함유 할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn, Be, P, As 및 B 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 함유되는 불순물, 및 원료, 반응관 재질에 함유되는 미량 불순물을 포함하는 경우도 있다.
이들 질화 갈륨계 화합물 반도체의 성장 방법은 특별히 한정되지 않고, 전술한 스퍼터법 외，MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이드 기상 성장법), MBE(분자선 에피택셜법) 등, 질화물 반도체를 성장시키는 것이 알려져 있는 모든 방법을 적용할 수 있다. 바람직한 성장 방법으로서는, 막 두께 제어성, 양산성의 관점으로부터 MOCVD법이다. MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N1), Ⅲ족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸 갈륨(TEG), Al원으로서 트리메틸 알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸 인듐(TMI) 또는 트리에틸 인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 이용된다. 또한, 도우펀트로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르마늄 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸 게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는, 원소 형상의 게르마늄도 도핑원으로서 이용할 수 있다. p형에는 Mg 원료로서는 예를 들면 비스시클로펜타디에닐 마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐 마그네슘(EtCp2Mg)을 이용한다.
「n형 반도체층」
n형 반도체층(14)은, 통상적으로, 상기 버퍼층(12) 위에 적층되고, 기초층(14a), n형 컨택트층(14b) 및 n형 클래드층(14c)으로 구성된다. 또한，n형 컨택트층은, 기초층, 및/또는, n형 클래드층을 겸하는 것이 가능하다.
<기초층>
본 실시 형태의 기초층(14a)은 Ⅲ족 질화물 화합물 반도체로 이루어지고, 전술한 바와 같은 스퍼터법에 의해 버퍼층(12) 위에 적층하여 성막된다.
기초층(14a)의 재료로서는, 반드시 기판(11) 위에 성막된 버퍼층(12)과 동일할 필요는 없고, 서로 다른 재료를 이용해도 상관없지만, AlxGa1-xN층(1)(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다.
본 발명자들이 실험한 바, 기초층(14a)에 이용하는 재료로서, Ga를 함유하는 Ⅲ족 질화물 화합물, 즉 GaN계 화합물 반도체가 바람직한 것이 분명해졌다.
상기 버퍼층(12)을 AlN으로 이루어지는 구성으로 한 경우, 기초층(14a)은, 기둥 형상 결정의 집합체인 버퍼층(12)의 결정성을 그대로 이어받지 않도록, 마이그레이션에 의해 전위를 루프화시킬 필요가 있다. 전위의 루프화를 발생하기 쉬운 재료로서는, Ga를 함유하는 GaN계 화합물 반도체를 들 수 있고, 특히, AlGaN, 또는 GaN이 바람직하다.
기초층(14a)의 막 두께는 0.1μm 이상이 바람직하고, 보다 바람직하게는 0.5 μm 이상이며, 1μm 이상이 가장 바람직하다. 이 막 두께 이상으로 한 쪽이 결정성이 양호한 AlxGa1-xN층이 얻어지기 쉽다.
기초층(14a)에는, 필요에 따라서, n형 불순물을 1×1017∼1×1019/cm3의 범위 내이면 도프해도 되지만, 언도프(<1×1017/cm3)로 할 수도 있고, 앤드 도프 쪽이 양호한 결정성의 유지라고 하는 점에서 바람직하다.
기판(11)이 도전성인 경우에는, 기초층(14a)에 도우펀트를 도프하여 도전성 으로 함으로써, 발광 소자의 상하에 전극을 형성할 수 있다. 한편, 기판(11)에 절연성의 재료를 이용하는 경우에는, 발광 소자의 동일한 면에 정극 및 부극의 각 전극이 형성된 칩 구조를 취하게 되므로, 기초층(14a)은 도프할 필요가 없고, 도프하지 않는 쪽이 결정성이 양호하게 되어, 바람직하다.
n형 불순물로서는, 특별히 한정되지 않지만, 예를 들면, Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
기판(11)에 도전성의 기판을 이용하는 경우에는, 전술한 바와 같이, 기초층(14a)을 도핑하고, 기초층(14a)의 층 구조를 세로 방향으로 전류가 흐르도록 함으로써, 발광 소자의 칩 양면에 전극을 형성하는 구조로 할 수 있다.
또한, 기판(11)에 절연성의 기판을 이용하는 경우에는, 발광 소자의 칩의 동일한 면에 전극이 형성되는 칩 구조를 채용하게 되므로, 기판(11) 위에 버퍼층(12)을 개재하여 적층되는 기초층(14a)은 도프하지 않는 결정으로 한 쪽이, 결정성이 양호하게 된다.
기초층(14a)을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다.
또한, 기초층(14a)을 스퍼터법에 의해 성막하는 경우에는, MOCVD법이나 MBE법 등과 비교하여, 장치를 간편한 구성으로 하는 것이 가능하게 된다.
기초층(14a)을 성막할 때의 기판(11)의 온도, 즉, 기초층(14a)의 성장 온도는, 800℃ 이상의 온도로 하는 것이 바람직하다. 이것은, 기초층(14a)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 생기기 쉬워져, 전위의 루프화가 용이하게 진행되기 때문이다. 또한, 기초층(14a)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 기초층(14a)을 성막할 때의 기판(11)의 온도가 상기 온도 범위 내이면, 결정성이 좋은 기초층(14a)이 얻어진다.
<n형 컨택트층>
본 실시 형태의 n형 컨택트층(14b)은 Ⅲ족 질화물 화합물 반도체로 이루어지고, 전술한 바와 같은 스퍼터법에 의해 기초층(14a) 위에 적층하여 성막된다.
n형 컨택트층(14b)으로서는, 기초층(14a)과 마찬가지로 AlxGa1-xN층(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한，n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 ∼1×1019/cm3, 바람직하게는 1×1018∼1×1019/cm3의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지, 크랙 발생의 억제, 양호한 결정성의 유지의 점에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들면, Si, Gc 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다. 성장 온도는 기초층과 마찬가지이다. 또한, 전술한 바와 같이, n형 컨택트층(14b)은, 기초층을 겸한 구성으로 할 수도 있다.
기초층(14a) 및 n형 컨택트층(14b)을 구성하는 질화 갈륨계 화합물 반도체는 동일 조성인 것이 바람직하고, 이들의 합계의 막 두께를 0.1∼20μm, 바람직하게는 0.5∼15μm, 더욱 바람직하게는 1∼12μm의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 반도체의 결정성이 양호하게 유지된다.
<n형 클래드층>
전술한 n형 컨택트층(14b)과 후술의 발광층(15) 사이에는, n형 클래드층(14c)을 형성하는 것이 바람직하다. n형 클래드층(14c)을 형성함으로써, n형 컨택트층(14b)의 최표면에 생긴 평탄성의 악화를 매립할 수 있다. n형 클래드층(14c)은, 종래 공지의 M0CVD법 등을 이용하여, AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수 회 적층한 초격자 구조로 해도 된다. GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14c)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 5∼ 500nm의 범위이며, 보다 바람직하게는 5∼100nm의 범위이다.
또한，n형 클래드층(14c)의 n형 도프 농도는 1×1017∼1×1020/cm3의 범위가 바람직하고, 보다 바람직하게는 1×1018∼1×1019/cm3의 범위이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 점에서 바람직하다.
「p형 반도체층」
p형 반도체층(16)은, 통상적으로，p형 클래드층(16a) 및 p형 컨택트층(16b)으로 구성되고, 종래 공지의 MOCVD법 등을 이용하여 성막할 수 있다. 또한，p형 컨택트층이 p형 클래드층을 겸하는 구성으로 하여도 된다.
<p형 클래드층>
p형 클래드층(16a)으로서는, 상세를 후술하는 발광층(15)의 밴드갭 에너지보다 커지는 조성이며, 발광층(15)에의 캐리어의 가둠을 할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는, AldGa1-dN(0<d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이, 이러한 AlGaN으로 이루어지면, 발광층(15)에의 캐리어의 가둠의 점에서 바람직하다. p형 클래드층(16a)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 1∼400nm이며, 보다 바람직하게는 5∼100nm이다. p형 클래드층(16a)의 p형 도프 농도는, 1×1018∼1×1021/cm3이 바람직하고, 보다 바람직하게는 1×1019∼1×1020/cm3이다. p형 도프 농도가 상기 범위이면, 결 정성을 저하시키지 않고 양호한 p형 결정이 얻어진다.
<p형 컨택트층>
p형 컨택트층(16b)으로서는, 적어도 AleGa1-eN(0≤e<0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 함유하여 이루어지는 질화 갈륨계 화합물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극(후술의 투광성 전극(17)을 참조)과의 양호한 오믹 접촉의 점에서 바람직하다.
또한，p형 도우펀트를 1×1018∼1×1021/cm3의 범위의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 크랙 발생의 방지, 양호한 결정성의 유지의 점에서 바람직하고, 보다 바람직하게는 5×1019∼5×1020/cm3의 범위이다.
p형 불순물로서는, 특별히 한정되지 않지만, 예를 들면, 바람직하게는 Mg을 들 수 있다.
p형 컨택트층(16b)의 막 두께는, 특별히 한정되지 않지만, 10∼500nm가 바람직하고, 보다 바람직하게는 50∼200nm이다. 막 두께가 이 범위이면, 발광 출력의 점에서 바람직하다.
<발광층>
발광층(15)은, n형 반도체층(14) 위에 적층됨과 함께 p형 반도체층(16)이 그 위에 적층되는 층이며, 종래 공지의 MOCVD법 등을 이용하여 성막할 수 있다. 또한, 발광층(15)은, 도 1에 도시하는 바와 같이, 질화 갈륨계 화합물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 질화 갈륨계 화합물 반도체로 이루어지는 웰층(15b)이 교대로 반복하여 적층되고, 또한, n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되는 순으로 적층하여 형성된다.
또한, 도 1에 도시하는 예에서는, 발광층(15)은, 6층의 장벽층(15a)과 5층의 웰층(15b)이 교대로 반복하여 적층되고, 발광층(15)의 최상층 및 최하층에 장벽층(15a)이 배치되고, 각 장벽층(15a) 사이에 웰층(15b)이 배치되는 구성으로 하고 있다.
장벽층(15a)으로서는, 예를 들면, 인듐을 함유한 질화 갈륨계 화합물 반도체로 이루어지는 웰층(15b)보다도 밴드갭 에너지가 큰 AlcGa1-cN(0≤c<0.3) 등의 질화 갈륨계 화합물 반도체를, 적절히 이용할 수 있다.
또한, 웰층(15b)에는, 인듐을 함유하는 질화 갈륨계 화합물 반도체로서, 예를 들면, Ga1-sInsN(0<s<0.4) 등의 질화 갈륨 인듐을 이용할 수 있다.
또한, 발광층(15) 전체의 막 두께로서는, 특별히 한정되지 않지만, 양자 효과가 얻어지는 정도의 막 두께, 즉 임계막 두께가 바람직하다. 예를 들면, 발광층(15)의 막 두께는, 1∼500nm의 범위인 것이 바람직하고, 100nm 전후의 막 두께이면 보다 바람직하다. 막 두께가 상기 범위이면, 발광 출력의 향상에 기여한다.
<투광성 정극>
투광성 정극(17)은, 전술한 바와 같이 하여 제작되는 적층 반도체(10)의 p형 반도체층(16) 위에 형성되는 투광성의 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고, ITO(In2O3-SnO2), AZnO(ZnO-Al2O3), IZnO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를, 이 기술 분야에서 잘 알려진 관용의 수단으로 형성할 수 있다.
또한, 그 제조도, 종래 공지의 구조를 비롯하여 어떠한 구조의 것도 아무런 제한 없이 이용할 수 있다.
투광성 정극(17)은, Mg 도프 p형 반도체층(16) 위의 거의 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 된다. 투광성 정극(17)을 형성한 후에, 합금화나 투명화를 목적으로 한 열 어닐링을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
<정극 본딩 패드 및 부극>
정극 본딩 패드(18)는, 전술한 투광성 정극(17) 위에 형성되는 전극이다.
정극 본딩 패드(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 이용한 각종 구조가 주지이며, 이들 주지의 재료, 구조의 것을 아무런 제한 없이 이용할 수 있다.
정극 본딩 패드(18)의 두께는, 100∼1000nm의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 쪽이, 본더빌리티가 높아지기 때문에, 정극 본딩 패드(18)의 두께는 300nm 이상으로 하는 것이 보다 바람직하다. 또한, 제조 코스트의 관점으로부터 500nm 이하로 하는 것이 바람직하다.
부극(19)은, 기판(11) 위에, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차적으로 적층된 반도체층에서, n형 반도체층(14)의 n형 컨택트층(14b)에 접하도록 형성된다.
이 때문에, 부극 본딩 패드(17)를 형성할 때에는, 발광층(15), p형 반도체층(16), 및 n형 반도체층(14)의 일부를 제거하여 n형 컨택트층(14b)의 노출 영역(14d)을 형성하고, 이 위에 부극(19)을 형성한다.
부극(19)의 재료로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 아무런 제한 없이 이용할 수 있고, 이 기술 분야에서 잘 알려진 관용의 수단으로 형성할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 따르면, 상기 구성에 의해, 균일성이 양호한 결정막을, 스퍼터법에 의해 단시간에 형성할 수 있다. 이에 의해, 결정성이 양호한 Ⅲ족 질화물 화합물 반도체층을, 안정적으로 형성하는 것이 가능하게 된다.
본 실시 형태의 제조 방법에서는, 상기 조건하에서, 적어도 스퍼터법을 이용하여 반도체층(20)을 구성하는 층 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을 성막함으로써, 고바이어스, 또는 파워가 큰 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 기판(11)에 공급할 수 있으므로, 기판(11) 위에서 마이그레이션을 발생시켜서, 전위를 루프화시키는 것이 용이해진다. 이에 의해，n형 반도체층(14)의 기초층(14a)은, 기판(11) 위에 성막된 기둥 형상 결정의 집합체인 버퍼층(12)의 결정성을 그대로 이어받는 일이 없다. 이에 의해, 결정성이 양호한 Ⅲ족 질화물 화합물로 이루어지는 반도체층을 성막할 수 있다.
또한, 본 실시 형태에서는, 적어도 스퍼터법을 이용하여 반도체층을 성막하므로, 성막 레이트를 높게 할 수 있어, 성막(제조) 시간을 단축하는 것이 가능하게 된다. 또한, 제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 들어가는 것을 최소한으로 억제할 수 있다.
따라서, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 Ⅲ족 질화물 화합물 반도체 발광 소자가 얻어진다.
[램프]
이상 설명한 바와 같은, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자와 형광체를 조합함으로써, 당업자 주지의 수단에 의해 램프를 구성할 수 있다. 종래부터, 발광 소자와 형광체와 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 이러한 기술을 아무런 제한받는 일없이 채용하는 것이 가능하다.
예를 들면, 형광체를 적정하게 선정함으로써, 발광 소자로부터 장파장의 발광을 얻는 것도 가능해지고, 또한, 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 섞음으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
또한, 램프로서는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드뷰형, 표시기에 이용되는 탑 뷰형 등, 어떤 용도에도 이용할 수 있다.
예를 들면, 도 4에 도시하는 예와 같이, 동일면 전극형의 Ⅲ족 질화물 화합물 반도체 발광 소자(1)를 포탄형으로 실장하는 경우에는, 2개의 프레임 중 한쪽 (도 4에서는 프레임(31))에 발광 소자(1)를 접착하고, 또한, 발광 소자(1)의 부극(도 3에 나타내는 부호 19 참조)을 와이어(34)로 프레임(32)에 접합하고, 발광 소자(1)의 정극 본딩 패드(도 3에 나타내는 부호 18 참조)를 와이어(33)로 프레임(31)에 접합한다 그리고, 투명한 수지로 이루어지는 몰드(5)로 발광 소자(1)의 주변을 몰드함으로써, 도 4에 도시하는 바와 같은 포탄형의 램프(3)를 작성할 수 있다.
또한, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자는, 전술한 발광 소자 외, 레이저 소자나 수광 소자 등의 광전기 변환 소자, 또는, HBT나 HEMT 등의 전자 디바이스 등에 이용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 적층 구조체의 소자 구조는, 이들 주지의 소자 구조를 비롯하여 아무런 제한을 받지 않는다.
실시예
다음으로, 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법을, 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[실시예 1]
도 1에, 본 실험예에서 제작한 Ⅲ족 질화물 화합물 반도체 발광 소자의 적층 반도체의 단면 모식도를 도시한다.
본 예에서는, 사파이어로 이루어지는 기판(11)의 c면 위에, 버퍼층(12)으로서 RF 스퍼터법을 이용하여 AlN으로 이루어지는 기둥 형상 결정의 집합체를 형성하고, 그 위에, 기초층(14a)으로서, RF 스퍼터법을 이용하여 GaN으로 이루어지는 층을 형성했다.
우선, 한 면만을 에피택셜 성장에 사용할 수 있을 정도로 경면 연마한 사파이어로 이루어지는 기판(11)을, 특히 습식 등의 전처리를 행하지 않고 스퍼터 장치 내에 도입했다. 여기에서, 스퍼터 장치로서는, 고주파식의 전원을 갖고, 또한, 타겟 내에서 마그네트의 위치를 움직일 수 있는 기구를 갖는 장치를 사용했다.
그리고, 스퍼터 장치 내에서 기판(11)을 750℃까지 가열하고, 질소 가스만을 15sccm의 유량으로 도입한 후, 챔버 내의 압력을 0.08Pa로 유지하고, 기판(11)측에 50W의 고주파 바이어스를 인가하고, 질소 플라즈마에 노출함으로써 기판(11) 표면을 세정했다.
다음으로, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 500℃까지 저하시켰다. 그리고, 기판(11)측에 0.5W/cm2의 고주파 바이어스를 인가함과 함께，1W/cm2의 파워를 금속 Al 타겟측에 인가하고, 로 내의 압력을 0.5Pa로 유지하고, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건하(가스 전체에서의 질소의 비는 75%)에서, 사파이어로 이루어지는 기판(11) 위에 AlN으로 이루어지는 버퍼층(12)을 성막했다. 성장 레이트는 0.12nm/s이었다.
타겟 내의 마그네트는, 기판(11)의 세정시, 및 성막시의 어느 경우에서도 회전시켰다.
그리고, 미리 측정한 성막 속도에 따라서, 규정된 시간의 처리를 행하고, 50nm 의 AlN(버퍼층(12))을 성막후, 플라즈마 동작을 정지하고, 기판(11)의 온도를 저하시켰다.
다음으로, 버퍼층(12)이 성막된 기판(11)을 스퍼터 장치로부터 취출하여 다른 스퍼터 장치에 반송하고, GaN층(Ⅲ족 질화물 반도체)이 성막된 시료를, 스퍼터 법을 이용하여 이하의 수순으로 제작했다. 여기에서, GaN층을 성막하는 스퍼터 장치로서는, 고주파식의 전원을 구비하고, 4각형의 Ga 타겟 내를 마그네트가 스위프 함으로써, 자장이 걸리는 위치를 움직일 수 있는 기구를 갖는 장치를 사용했다. 또한，Ga 타겟 내에는 냉매를 유통시키기 위한 배관을 설치하고, 배관 내를 20℃로 냉각한 냉매를 유통시켜, 열에 의한 Ga의 융해를 방지했다.
우선, 챔버 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 1000℃까지 승온시켜다. 그리고, 기판(11)측에 0.5W/cm2의 고주파 바이어스를 인가함과 함께，1W/cm2의 파워를 금속 Ga 타겟측에 인가하고, 챔버 내의 압력을 0.5Pa로 유지하면서, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 75%)으로, 사파이어로 이루어지는 기판(11) 위에 GaN으로 이루어지는 층을 성막했다. 이 때의 성장 속도는, 대략 1nm/s이었다. 그리고, 6μm의 GaN층을 성막한 후, 플라즈마를 일으키는 것을 정지했다.
다음으로, 마찬가지의 조건으로, 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN층을 성막했다. 성막의 각 조건은 언도프 GaN층과 마찬가지로 하여, 챔버 내에 설치한 Si 타겟을 향하여, 이온 총으로부터 방출한 이온을 조사하여 Si를 취출하여, Si를 도프했다.
이상의 공정에 의해, 사파이어로 이루어지는 기판(11) 위에, 기둥 형상 구조를 갖고，AlN으로 이루어지는 버퍼층(12)을 형성하고, 그 위에, 언도프로 6μm의 막 두께의 GaN층(기초층(14a))을 형성하고, 또한 그 위에, 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN층(n형 컨택트층(14b))을 형성하고, 실시예 1의 시료를 제작했다. 이 시료는, 표면이 무색 투명의 미러 형상을 나타냈다.
그리고, 상기 방법으로 얻어진 언도프 GaN층(기초층(14a))의 X선 로킹 커브(XRC)를, X선 측정기(패널리티컬사제; 4결정 X선 측정 장치, 코드 번호: X‘pert)를 이용하여 측정했다. 이 측정은, Cuβ선 X선 발생원을 광원으로서 이용하여, 대칭면인 (0002)면과 비대칭면인 (11-20)면에서 행하였다. 일반적으로, Ⅲ족 질화물 화합물 반도체의 경우, (0002)면의 XRC 스펙트럼 반값폭은 결정의 평탄성(모자이시티)의 지표로 되고, (11-20)면의 XRC 스펙트럼 반값폭은 전위 밀도(트위스트)의 지표로 된다. 이 측정의 결과, 본 발명의 제조 방법으로 제작한 언도프 GaN층은, (0002)면의 측정에서는 반값폭 180arcsec, (11-20)면에서는 반값폭300arcsec을 나타냈다.
[실시예 2]
본 예에서는, 실시예 1과 동일한 조건으로 성막한 6μm의 언도프 GaN 결정(기초층(14a)) 위에, 동일한 스퍼터 장치를 이용하여, Si를 도우펀트로 한 n형 컨택트층(14b)을 성막했다.
그리고, 시료를 MOCVD 로에 도입하고, 이 위의 각 층을 성막하고, 최종적으로, 도 1에 도시하는 바와 같은 Ⅲ족 질화물 화합물 반도체 발광 소자용의 에피택셜층 구조를 갖는 에피택셜 웨이퍼(적층 반도체(10))를 제작했다.
이 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 위에, 실시예 1과 마찬가지의 성장 방법에 의해, 기둥 형상 구조를 갖는 AlN으로 이루어지는 버퍼층(12)을 성막한 후, 기판(11)측으로부터 순서대로，6μm의 언도프 GaN으로 이루어지는 기초층(14a), 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN으로 이루어지는 n형 컨택트층(14b), 1×1018cm-3의 전자 농도를 갖는 20nm의 In0.1Ga0.9N형 클래드층(n형 클래드층(14c)), GaN 장벽층에 시작되어 GaN 장벽층으로 끝나는 적층 구조로서, 층 두께를 16nm로 한 GaN으로 이루어지는 6층의 장벽층(15a)과, 층 두께를 3nm로 한 논도프의 In0.2Ga0.8N으로 이루어지는 5층의 웰층(15b)이 교대로 적층되어 이루어지는 발광층(다중 양자웰 구조)(15), 5nm의 Mg을 도프한 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a), 및 막 두께 200nm의 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)을 구비한 p형 반도체층(16)을 적층한 구조를 갖는다.
이상과 같은 수순에 의해, 반도체 발광 소자용의 에피택셜층 구조를 갖는 에피택셜 웨이퍼를 제작했다. 여기에서, Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)은, p형 캐리어를 활성화하기 위한 어닐링 처리를 행하지 않아도 p형 특성을 나타냈다.
다음으로, 상술한 바와 같은 사파이어로 이루어지는 기판(11) 위에 에피택셜층 구조가 적층된 에피택셜 웨이퍼(도 1의 적층 반도체(10) 참조)를 이용하여, 반 도체 발광 소자의 일종인 발광 다이오드를 제작했다(도 2 및 3의 발광 소자(1)를 참조).
우선, 제작한 웨이퍼에 대하여, 공지의 포토리소그래피에 의해 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)의 표면 위에, ITO로 이루어지는 투광성 정극(17)과, 그 위에 정극 표면측으로부터 순서대로 Ti, Al, Au를 적층한 구조를 갖는 정극 본딩 패드(18)를 형성했다. 또한, 웨이퍼의 일부에 드라이 에칭을 실시하고, n형 컨택트층(14b) 위의 노출 영역(14d)을 노출시키고, 이 부분에 Ni, Al, Ti, 및 Au의 4층으로 이루어지는 부극(19)을 제작했다. 이들 공정에 의해, 웨이퍼 위에, 도 2 및 3에 도시하는 바와 같은 형상을 갖는 각 전극을 제작했다.
전술한 바와 같이 하여 p형 반도체층 및 n형 반도체층의 양쪽에 전극을 형성한 웨이퍼에 대하여, 기판(11)의 뒷측을 연삭 및 연마하여 미러 형상의 면으로서 350μm각의 정방형의 칩으로 절단하고, 각 전극이 위로 되도록 리드 프레임 위에 재치하고, 금선으로 리드 프레임에 결선함으로써, 반도체 발광 소자로 했다. 이 반도체 발광 소자(발광 다이오드)의 정극 본딩 패드(18) 및 부극(19)의 전극 사이에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 3.0V이었다. 또한，p측의 투광성 정극(17)을 통하여 발광 상태를 관찰한 바, 발광 파장은 470nm이며, 발광 출력은 15mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
[실시예 3]
본 예에서는, 사파이어로 이루어지는 기판의 c면 위에, 버퍼층으로서, 회전 캐소드식의 RF 스퍼터 장치를 이용하여 AlN의 기둥 형상 결정의 집합체를 형성하고, 그 위에, AlN으로 이루어지는 버퍼층을 성막한 것과 동일한 스퍼터 장치로 GaN층(기초층(14a)과 n형 컨택트층(14b))을 형성했다. 그리고, 그 위에 MOCVD법에 의해, 실시예 2와 마찬가지로 발광 소자 반도체 적층 구조를 형성했다.
버퍼층을 스퍼터할 때의 기판의 온도는 700℃로 하고, 기초층을 성막할 때의 기판의 온도는 900℃로 했다. 그 밖의 성막 조건은, 모두 실시예 2와 동일한 것으로 했다.
그리고, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼의 표면이 경면인 것을 확인할 수 있었다.
그리고, 단면 TEM법을 이용하여 상기 웨이퍼를 관찰하였다. RF 스퍼터에서 성막한 AlN층(버퍼층)은, 그레인의 폭이 50nm 정도인 기둥 형상 결정으로 되어 있는 것을 확인할 수 있었다. 또한, 버퍼층은 기판 전체면을 덮어서 형성되어 있었다.
다음으로, 전술한 바와 같이 하여 제작한 웨이퍼를, 실시예 2와 마찬가지로 하여 발광 다이오드 칩으로 했다. 전극 사이에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 3.1V이었다. 또한，p측의 투광성 전극을 통하여 발광을 관찰한 바, 발광 파장은 460nm이며, 발광 출력은 13mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
[실시예 4]
본 예에서는, Si(111) 기판 위에, 버퍼층으로서, 회전 캐소드식의 RF 스퍼터 장치를 이용하여 AlGaN의 기둥 형상 결정의 집합체를 형성하고, 그 위에, 기초층으로서, 실시예 1과 동일한 장치를 이용하여 Si를 도프한 AlGaN의 층을 형성하고, 또한 그 위에, 실시예 2와 마찬가지의 발광 소자 반도체 적층 구조를 형성했다. 여기에서, 버퍼층의 Al 조성은 70%로 하고, 기초층의 Al 조성은 15%로 했다. 또한, 스퍼터시의 기판의 온도는 500℃로 하고, 기초층의 성막 온도는 700℃로 했다. 그 밖의 성막 조건은, 실시예 1과 동일하다.
실시예 4에서는, 발광 소자 반도체 적층 구조를 성장시킨 후, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼 표면이 경면인 것을 확인할 수 있었다.
그리고, 단면 TEM법을 이용하여 상기 웨이퍼를 관찰했다. RF 스퍼터에서 성막한 GaAlN층(버퍼층)은, 그레인의 폭이 30nm 정도인 기둥 형상 결정으로 되어 있는 것을 확인할 수 있었다. 또한, 버퍼층은 기판 전체면을 덮어서 형성되어 있었다.
다음으로, 상기한 바와 같이 하여 제작한 웨이퍼를, 실시예 2와 마찬가지로 하여 발광 다이오드 칩으로 했다. 본 예에서는, 각 전극을, 반도체 적층 구조측과 기판측의 상하에 설치했다. 전극 사이에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 2.9V이었다.
또한，p측의 투광성 전극을 통하여 발광을 관찰한 바, 발광 파장은 460nm이며, 발광 출력은 10mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
[실시예 5]
본 예에서는, ZnO(0001) 기판 위에, 버퍼층으로서, RF 마그네트론 스퍼터법을 이용하여 GaN의 기둥 형상 결정의 집합체를 형성하고, 그 위에, 기초층으로서, 실시예 1과 동일한 장치를 이용하여, Ge를 도프한 AlGaN의 층을 형성하고, 또한 그 위에, 실시예 2와 마찬가지의 방법으로 발광 소자 반도체 적층 구조를 형성했다.
여기에서, 기초층의 Al 조성은 10%로 했다. 또한, 버퍼층의 스퍼터시의 기판의 온도는 실온으로 하고, 기초층의 성막시의 기판의 온도는 750℃로 했다. 또한, 본 예에서는, 525nm 부근의 녹색 LED의 제작을 시도했기 때문에, 발광층에 함유되는 In의 원료 유량을 증량했다.
실시예 5에서는, 발광 소자 반도체 적층 구조를 성장시킨 후, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼 표면이 경면인 것을 확인할 수 있었다.
그리고, 단면 TEM법을 이용하여 상기 웨이퍼를 관찰했다. GaN층은, 그레인의 폭이 5nm 정도인 기둥 형상 결정으로 되어 있는 것을 확인할 수 있었다. 또한, 버퍼층은 기판 전체면을 덮어 형성되어 있었다.
전술한 바와 같이 하여 제작한 웨이퍼를, 실시예 2와 마찬가지의 방법으로 발광 다이오드 칩으로 하고, 또한, 실시예 4와 마찬가지로, 각 전극을 적층 구조측과 기판측의 상하에 설치했다. 그리고, 전극 사이에 순방향 전류를 흘린 바, 전류20mA에서의 순방향 전압은 3.3V이었다. 또한，p측의 투광성 전극을 통하여 발광을 관찰한 바, 발광 파장은 525nm이며, 발광 출력은 10mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
이상의 결과에 의해, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자가, 생산성이 우수하고, 또한, 우수한 발광 특성을 구비하는 것이 명확하다.
<제2 실시 형태>
본 실시 형태에서는, 이하에 기재하는 사항 이외의 사항에 대해서는 상기 제1 실시 형태와 마찬가지이다.
본 실시 형태에서는, 스퍼터법을 이용한 성막에서의 중요한 파라미터로서, 바이어스, 타겟에 인가하는 파워, 기판 온도, 로 내의 압력, 질소 분압이나 성막 레이트 등을 들 수 있다.
본 실시 형태의 제조 방법에서는, 스퍼터법으로 반도체층을 성막할 때, 기판(11)에 인가하는 바이어스 값을 0.1W/cm2 이상으로 하는 것이 바람직하고, 0.2W/cm2 이상으로 하는 것이 보다 바람직하고, 0.5W/cm2 이상으로 하는 것이 가장 바람직하다.
기판(11)에 인가하는 바이어스 값을 상기로 함으로써, 고바이어스의 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 기판(11)에 공급할 수 있으므로, 기판(11) 위에서의 마이그레이션이 활발해져, 전위를 루프화시키는 것이 용이해진다.
또한, 본 실시 형태의 제조 방법에서는, 스퍼터법으로 반도체층을 성막할 때, 금속 타겟(스퍼터 타겟)(47)에 인가하는 파워를 0.1W/cm2∼100W/cm2의 범위로 하는 것이 바람직하고, 1W/cm2∼50W/cm2의 범위로 하는 것이 보다 바람직하고, 1.5W/cm2∼50W/cm2의 범위로 하는 것이 가장 바람직하다.
금속 타겟(47)에 인가하는 파워를 상기 범위로 함으로써, 큰 파워의 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 기판(11)에 공급할 수 있으므로, 기판(11) 위에서의 마이그레이션이 활발해져, 전위를 루프화시키는 것이 용이해진다.
<제3 실시 형태>
이하에 기재하는 사항 이외의 사항에 대해서는 상기 제1 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법은, 상기 반도체층을 성막할 때, 스퍼터에 이용하는 챔버(도 7의 부호 41 참조) 내에, 질소(N2) 및 아르곤(Ar)을 공급하여 스퍼터 하는 방법이다.
또한, 본 실시 형태의 제조 방법은, 상기 반도체층을 성막할 때, 상기 챔버 내의 압력을 10Pa 이하로 하는 방법이다.
또한, 본 실시 형태의 제조 방법은, 상기 반도체층을 성막할 때의, 상기 기판의 온도를 400℃ 이상 1300℃ 이하의 범위로 하는 방법이다.
또한, 본 실시 형태의 제조 방법은, 상기 반도체층을 성막할 때의 성막 속도를, 0.1∼10nm/sec의 범위로 하는 방법이다.
또한, 버퍼층(12)은, 기판(11)의 표면(11a)에 부가하여, 측면을 덮도록 하여 형성해도 되고, 또한, 기판(11)의 이면을 덮도록 하여 형성해도 된다.
부극(19)은, 기판(11) 위에, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차적으로 적층된 반도체층에서, n형 반도체층(14)의 n형 컨택트층(14b)에 접하도록 형성된다.
이 때문에, 부극(19)을 형성할 때에는, p형 반도체층(16), 발광층(15), 및 n형 반도체층(14)의 일부를 제거함으로써, n형 컨택트층(14b)의 노출 영역(14d)을 형성하고, 이 위에 부극(19)을 형성한다.
부극(19)의 재료로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 아무런 제한 없이 이용할 수 있고, 이 기술 분야에서 잘 알려진 관용의 수단으로 형성할 수 있다.
[발광 소자의 제조 방법]
이하에, 도 2 및 도 3에 도시하는 바와 같은 발광 소자(1)의 제조 방법의 일례에 대하여 설명한다.
본 발명에 따른 발광 소자의 제조 방법은, 전술한 바와 같이, 기판(11) 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 방법이다.
결정성이 우수한 Ⅲ족 질화물 화합물 반도체를, 스퍼터법을 이용하여 기판 위에 성막하기 위해서는, 보다 에너지가 높은 반응종을 생성하여 기판 위에서의 마이그레이션을 활발하게 할 필요가 있기 때문에, 본 실시 형태에서는 이하에 상술하는 바와 같은 방법으로 하고 있다.
<적층 반도체의 제조 방법>
본 실시 형태의 제조 방법에서는, 기판(11) 위에 Ⅲ족 질화물 화합물 반도체 결정을 에피택셜 성장시키고, 도 1에 도시하는 바와 같은 적층 반도체(10)를 형성할 때, 기판(11) 위에 버퍼층(12)을 성막하고, 그 위에, 반도체층(20)을 형성한다. 본 실시 형태에서는, 반도체층(20)을 구성하는 각 층 내, n형 반도체층(14)을 구성하는 기초층(14a), 및 n형 컨택트층(14b)을 스퍼터법으로 형성한다. 그리고, 그 위에, n형 반도체층(14)을 구성하는 n형 클래드층(14c), 발광층(15), p형 반도체층(16)을 구성하는 p형 클래드층(16a) 및 p형 컨택트층(16b)의 각층을, MOCVD법을 이용하여 형성한다.
「버퍼층의 형성」
버퍼층(12)을 기판(11) 위에 성막할 때, 기판(11)에는 습식의 전처리를 행하는 것이 바람직하다. 예를 들면, 실리콘으로 이루어지는 기판(11)에 대해서는, 잘 알려진 RCA 세정 방법 등을 행하고, 표면을 수소 종단시켜 둠으로써, 성막 프로세스가 안정된다.
또한, 기판(11)을 반응기 내에 도입한 후, 버퍼층(12)을 형성하기 전에, 스퍼터법 등의 방법을 이용하여 전처리를 행 할 수 있다. 구체적으로는, 기판(11)을 Ar이나 N2의 플라즈마 내에 노출시킴으로써 표면을 가지런하게 할 수 있다. 예를 들면, Ar 가스나 N2 가스 등의 플라즈마를 기판(11) 표면에 작용시킴으로써, 기판(11) 표면에 부착된 유기물이나 산화물을 제거할 수 있다. 이 경우, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판(11)에 작용한다.
기판(11) 표면의 전처리를 행한 후, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입하고, 기판(11)의 온도를 500℃ 정도까지 저하시킨다. 그리고, 기판(11)측에 고주파 바이어스를 인가함과 함께, 금속 Al로 이루어지는 Al 타겟측에 파워를 인가하고, 로 내의 압력을 일정하게 유지하면서, 기판(11) 위에 AlN으로 이루어지는 버퍼층(12)을 성막한다.
버퍼층(12)을 기판(11) 위에 성막하는 방법은, 특별히 한정되지 않고, 스퍼터법 외, 예를 들면, MOCVD법, 펄스 레이저 디포지션(PLD)법, 펄스 전자선 퇴적(PED)법 등을 들 수 있고, 적절히 선택하여 이용할 수 있지만, 스퍼터법이 가장 간편하고 양산에도 알맞기 때문에, 바람직한 방법이다. 또한，DC 스퍼터를 이용하는 경우, 타겟 표면의 차지 업을 초래하여, 성막 속도가 안정되지 않을 가능성이 있으므로, 펄스 DC 스퍼터법으로 하거나，RF 스퍼터법으로 하는 것이 바람직하다.
기판(11) 위에 성막하는 버퍼층(12)은, Al을 함유하는 조성으로 성막하는 것이 바람직하고, AlN을 함유하는 조성으로 성막하는 것이 특히 바람직하다. 또한, 버퍼층(12)에 이용하는 재료로서는, 일반식 AlGaInN으로 표현되는 Ⅲ족 질화물 화합물 반도체이면, 어떤 재료라도 이용할 수 있다. 또한，V족으로서, As나 P를 함 유하는 조성으로서 성막해도 된다.
버퍼층(12)을, Al을 함유한 조성으로 한 경우, 그 중에서도, GaAlN으로 하는 것이 바람직하고, 이 때, Al의 조성을 50% 이상으로 하는 것이 바람직하다.
또한, 버퍼층(12)을 AlN으로 성막함으로써, 효율적으로 기둥 형상 결정 집합체로 할 수 있으므로，보다 바람직하다.
또한, 전술한 바와 같이, 버퍼층(12)은, 기판(11)의 표면(11a)에 부가하여, 측면을 덮도록 하여 형성해도 되고, 또한, 기판(11)의 이면을 덮도록 하여 형성해도 된다.
그러나, 종래의 성막 방법으로 버퍼층을 성막한 경우, 최대로 6회 내지 8회정도의 성막 처리를 행할 필요가 있어, 장시간의 공정으로 되게 된다. 이 이외의 성막 방법으로서는, 기판을 유지하지 않고 챔버 내에 설치함으로써, 기판 전체면에 성막하는 방법도 생각되지만, 기판을 가열할 필요가 있는 경우에는 장치가 복잡해질 우려가 있다.
따라서, 예를 들면, 기판을 요동시키거나 또는 회전 운동시키거나 함으로써, 기판의 위치를, 성막 재료의 스퍼터 방향에 대하여 변경시키면서, 성막하는 방법이 생각된다. 이러한 방법으로 함으로써, 기판의 표면 및 측면을 한번의 공정으로 성막하는 것이 가능해지고, 다음으로 기판 이면에의 성막 공정을 행함으로써, 계 2회의 공정으로 기판 전체면을 덮는 것이 가능하게 된다.
또한, 성막 재료원(타겟)이, 큰 면적의 발생원으로부터 생기는 구성으로 하고, 또한, 재료의 발생 위치를 이동시킴으로써, 기판을 이동시키지 않고 기판 전체 면에 성막하는 방법으로 해도 된다. 이러한 방법으로서는, 전술한 바와 같이, 마그네트를 요동시키거나 또는 회전 운동시키거나 함으로써, 캐소드의 마그네트의 위치를 타겟 내에서 이동시키면서 성막하는, RF 스퍼터법을 들 수 있다.
또한, 이러한 RF 스퍼터법으로 성막을 행하는 경우, 기판측과 캐소드측의 양쪽을 이동시키는 방법으로 해도 된다. 또한, 재료의 발생원인 캐소드를 기판 근방에 배치함으로써, 발생하는 플라즈마를 기판에 대하여 빔 형상으로 공급하는 것이 아니라, 기판을 감싸도록 공급하는 구성으로 하면, 기판 표면 및 측면의 동시 성막이 가능하게 된다.
「반도체층의 형성」
버퍼층(12) 위에는, n형 반도체층(14), 발광층(15), p형 반도체층(16)을 이 순으로 적층함으로써, 반도체층(20)을 형성한다. 본 실시 형태의 제조 방법에서는, 전술한 바와 같이, 반도체층(20)을 구성하는 각 층 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을, 스퍼터법을 이용하여 성막하고, 또한，n형 클래드층(14c), 발광층(15) 및 p형 반도체층(16)을, MOCVD법을 이용하여 성막한다.
질화 갈륨계 화합물 반도체의 성장 방법으로서는, 스퍼터법, MOCVD(유기 금속 화학 기상 성장법) HVPE(하이드라이드 기상 성장법), MBE(분자선 에피택셜법) 등을 들 수 있지만, 막 두께 제어성이나 양산성의 점에서는 MOCVD법이 바람직하다. MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), Ⅲ족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(rEG), Al원으로서 트리메틸 알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 이용된다. 또한, 도우펀트로서는, n형에는 Si원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge원료로서 게르마늄 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는, 원소 형상의 게르마늄도 도핑원으로서 이용할 수 있다. p형에는 Mg 원료로서는, 예를 들면 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 이용한다.
<기초층 및 n형 컨택트층의 형성>
본 실시 형태의 반도체층(20)을 형성할 때, 우선，n형 반도체층(14)의 기초층(14a)을, 스퍼터법에 의해 버퍼층(12) 위에 적층하여 성막한다. 또한, 기초층(14a) 위에, 또한 n형 컨택트층(14b)을 스퍼터법에 의해 적층하여 성막한다.
본 실시 형태의 제조 방법에서는, 기초층(14a) 및 n형 컨택트층(14b)을 성막할 때, 스퍼터에 이용하는 챔버 내에, 질소 및 아르곤을 공급하여 스퍼터하는 공정으로 하고 있다.
본 실시 형태의 제조 방법에서는, 예를 들면, 도 7에 도시하는 바와 같은 스퍼터 장치(40)를 이용하여, 기초층(14a) 및 n형 컨택트층(14b)을 성막할 수 있다. 도시예의 스퍼터 장치(40)는, 스퍼터 타겟(47)의 하방(도 7의 하방)에 마그네트(42)가 배치되고, 그 마그네트(42)가 도시 생략된 구동 장치에 의해, 스퍼터 타겟(47)의 하방에서, 타겟대(43)를 따라 요동한다. 챔버(41)에는 질소 가스 및 아르곤 가스가 공급되고, 히터(44)에 부착된 기판(11) 위에, 스퍼터법에 의해 반도체층이 성막된다.
도 7에 예시하는 스퍼터 장치(40)를 이용한 경우의, 기초층(14a) 및 n형 컨택트층(14b)을 성막하는 방법에 대하여, 이하에 설명한다.
우선，챔버(41) 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 1000℃ 정도까지 승온시키고, 기판(11)측에 고주파 바이어스를 인가함과 함께, 금속 Ga로 이루어지는 스퍼터 타겟(47)측에 파워를 인가하고, 챔버 내의 압력을 0.5Pa로 유지하면서, 기판(11) 위에 언도프 GaN으로 이루어지는 기초층(14a)을 성막한다.
다음으로, 기초층(14a)과 마찬가지의 스퍼터 조건으로, Si 도프 GaN으로 이루어지는 n형 컨택트층(14b)을 성막한다. 이 때, 챔버(41) 내에 설치한 도시 생략된 타겟을 향하여 이온 총으로부터 이온을 조사함으로써, Si 타겟으로부터 Si를 취출하여 GaN에 도프한다. 이러한 공정에 의해, 버퍼층(12) 위에, 언도프 CaN으로 이루어지는 기초층(14a)을 형성하고, 또한 그 위에, Si 도프 GaN으로 이루어지는 n형 컨택트층(14b)을 형성한다.
본 실시 형태의 제조 방법에서 이용하는 스퍼터법으로서는, RF(고주파) 스퍼터법, 또는 DC 스퍼터법을 이용함으로써, 스퍼터 타겟에 대하여 파워를 인가하는 것이 바람직하다.
또한, 일반적으로, 후술하는 리액티브 스퍼터법을 이용한 경우에는, 성막 레이트를 용이하게 컨트롤할 수 있기 때문에, RF 스퍼터법을 이용하는 것이 보다 바람직하다.
또한，DC 스퍼터법에서는, 리액티브 스퍼터법을 이용하는 경우, DC로 전계를 연속하여 건 상태로 하면 스퍼터 타겟이 차지 업하게 되어, 성막 레이트를 높게 하는 것이 곤란해지기 때문에, 펄스적으로 바이어스를 부여하는 펄스식 DC 스퍼터법으로 하는 것이 바람직하다.
또한, 반도체층(본 실시 형태에서는 기초층(14a) 및 n형 컨택트층(14b))을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다.
또한, 스퍼터법으로 반도체층을 성막할 때, 도 7에 도시하는 스퍼터 장치(40)와 같이, 스퍼터 타겟(47)에 대하여, 자장을 회전시키거나, 또는 자장을 요동시키는 것이 바람직하다.
특히, RF 스퍼터를 이용한 경우, 균일한 막 두께를 얻는 방법으로서, 마그네트의 위치를 타겟(스퍼터 타겟) 내에서 이동시키면서 성막하는 것이 바람직하다. 구체적인 마그네트의 운동 방법은, 스퍼터 장치의 종류에 의해 적절히 선택 할 수 있고, 예를 들면, 마그네트를 요동시키거나, 또는 회전 운동시키거나 할 수 있다.
또한, 스퍼터법을 이용하여 혼정을 성막할 때에는, 타겟으로 되는 금속을 미리 금속 재료의 혼합물(반드시, 합금을 형성하고 있지 않아도 상관없음)로서 제작하는 방법도 있고, 또한, 서로 다른 재료로 이루어지는 2개의 타겟을 준비하여 동시에 스퍼터하는 방법으로 해도 된다. 예를 들면, 일정한 조성의 막을 성막하는 경우에는 혼합 재료의 타겟을 이용하고, 조성이 서로 다른 몇 종류의 막을 성막하는 경우에는 복수의 타겟을 챔버 내에 설치하면 된다.
기초층(14a) 및 n형 컨택트층(14b)을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다. 또한, 기초층(14a) 및 n형 컨택트층(14b)을 스퍼터법에 의해 성막하는 경우에는, MOCVD법이나 MBE법 등과 비교하여, 장치를 간편한 구성으로 하는 것이 가능하게 된다.
본 실시 형태의 제조 방법에서는, 질소(N2)와 아르곤(Ar)의 유량에 대한 N2 유량의 비가 20% 이상 98% 이하의 범위인 것이 바람직하다. 이 범위를 하회하는 N2 유량비이면, 스퍼터 금속이 금속인채로 기판에 부착되게 된다. 또한, 상기 범위를 상회하는 유량비이면, Ar의 양이 지나치게 적기 때문에 스퍼터 레이트가 저하하게 된다.
N2와 Ar의 유량에 대한 질소 유량의 비는, 특히 바람직하게는, 25% 이상 90% 이하의 범위이다.
본 실시 형태의 제조 방법에서는, 전술한 바와 같이, 스퍼터 장치의 챔버 내에서의 가스 내의 N2 농도를 높게 하고, 또한, 중량이 큰 기체인 Ar을 상기 유량비로 혼합하고 있다. 챔버 내의 가스가 N2뿐인 경우이면, 금속 타겟(47)을 두드리는 힘이 약하기 때문에, 성막 레이트가 제한되게 되는 바, 본 실시 형태에서는, 중량이 큰 Ar과 상기 유량비로 혼합함으로써, 성막 레이트를 향상시킴과 함께, 기판(11) 위에서의 마이그레이션을 활발하게 할 수 있다.
본 실시 형태에서 이용하는 질소 원료로서는, 일반적으로 알려져 있는 질소화합물을 아무런 제한받는 일없이 이용할 수 있지만, 암모니아나 N2 가스는 취급이 간단함과 함께, 비교적 저렴하여 입수 가능하기 때문에 바람직하다.
암모니아는 분해 효율이 양호하고, 높은 성장 속도로 성막하는 것이 가능하지만, 반응성이나 독성이 높기 때문에, 제해 설비나 가스 검지기가 필요하게 되고, 또한, 반응 장치에 사용하는 부재의 재료를 화학적으로 안정성이 높은 것으로 할 필요가 있다.
또한，N2 가스를 원료로서 이용한 경우에는, 장치로서는 간편한 것을 이용할 수 있지만, 높은 반응 속도는 얻어지지 않는다. 그러나, 질소 가스를 전계나 열 등에 의해 분해하고 나서 장치에 도입하는 방법으로 하면, 암모니아보다는 낮지만 공업 생산적으로 이용 가능한 정도의 성막 속도를 얻을 수 있기 때문에, 장치 코스트와의 균형을 생각하면, 가장 적절한 질소원이다.
본 실시 형태의 제조 방법에서는, 기초층(14a) 및 n형 컨택트층(14b)을 성막 할 때, 챔버(41) 내의 압력을 10Pa 이하로 하는 것이 바람직하고, 또한，5Pa 이하로 하는 것이 보다 바람직하고, 1Pa 이하로 하는 것이 가장 바람직하다. 챔버(41) 내의 압력이 상기 범위이면, 결정성이 양호한 기초층(14a) 및 n형 컨택트층(14b)을 고효율로 성막할 수 있다. 챔버(41) 내의 압력이 10Pa를 초과하면, 결정성이 양호한 기초층(14a) 및 n형 컨택트층(14b)이 얻어지지 않게 될 우려가 있다.
또한, 스퍼터법으로 반도체층을 성막할 때의 챔버(41) 내의 압력은, 0.3Pa 이상인 것이 바람직하다. 챔버(41) 내의 압력을 0.3Pa 미만으로 하면, 질소의 존재량이 지나치게 작아져, 스퍼터된 금속이 질화물로 되지 않는 상태에서 기판(11) 위에 부착될 우려가 있다.
본 발명자들이 예의 실험, 검토를 행한 바, 반도체층을 스퍼터로 성막할 때의 기판(11)의 온도는, 400∼1300℃의 범위로 하는 것이 바람직한 것이 분명해졌다. 이것은, 기초층(14a) 및 n형 컨택트층(14b)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 생기기 쉬워져, 전위의 루프화가 용이하게 진행되기 때문이다. 또한, 기초층(14a) 및 n형 컨택트층(14b)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1300℃ 미만으로 하는 것이 바람직하다.
기판(11)의 온도가 상기 온도 범위 내로 하여 스퍼터를 행함으로써, 결정성이 좋은 기초층(14a) 및 n형 컨택트층(14b)이 얻어진다.
본 실시 형태의 제조 방법에서는, 스퍼터법에 의한 반도체층 성막시의, 기판(11)의 온도를 상기 범위로 하고, 기판 온도를 높게 함으로써, 기판(11)에 도달 한 반응종(금속 타겟(47)으로부터 취출된 금속)의, 결정 표면에서의 운동을 활성화할 수 있다.
또한, 본 실시 형태의 제조 방법은, 스퍼터법에 의해 반도체층을 성막할 때의 성막 속도를, 0.1∼10nm/sec의 범위로 하는 것이 바람직하다.
성막 레이트가 0.1nm/s 미만이면, 성막 프로세스가 장시간으로 되게 되어, 공업 생산적으로 낭비가 커진다. 또한, 성막 레이트가 10nm/s를 초과하면, 양호한 막을 얻는 것이 곤란해진다.
본 실시 형태의 제조 방법에 따르면, 상기 조건하에서, 스퍼터법을 이용하여, 챔버 내에 질소 및 아르곤을 공급하고, 반도체층(20) 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을 성막함으로써, 고바이어스, 또는 파워가 큰 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 버퍼층(12)의 표면에 공급할 수 있으므로, 버퍼층(12) 위에서 마이그레이션을 발생시켜서, 전위를 루프화시키는 것이 용이해진다. 이에 의해, 반도체층(20)을 구성하는 n형 반도체층(14)의 기초층(14a)은, 기판(11) 위에 성막된 기둥 형상 결정의 집합체인 버퍼층(12)의 결정성을 그대로 이어받는 일이 없다. 따라서, 성막 효율이 높고 생산성이 우수하고, 또한, 결정성이 우수한 Ⅲ족 질화물 화합물 반도체를 성막할 수 있다.
또한, 본 실시 형태의 제조 방법에서는, 스퍼터법을 이용하여, 챔버 내에 질소 및 아르곤을 공급하고, 기초층(14a) 및 n형 컨택트층(14b)을 성막하므로, MOCVD법에 비하여, 성막 레이트를 높게 할 수 있어, 성막(제조) 시간을 단축하는 것이 가능하게 된다.
제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 들어가는 것을 최소한으로 억제할 수 있다.
<n형 클래드층의 형성>
본 실시 형태에서는, 스퍼터법에 의해 성막된 n형 컨택트층(14b) 위에, M0CVD법을 이용하여 n형 클래드층(14c)을 성막한다.
이 때, 전술한 바와 같이 하여 얻어진, 버퍼층(12), 기초층(14a), n형 컨택트층(14b)이 이 순으로 적층된 기판(11)을 MOCVD 로에 도입하고, n형 컨택트층(14b) 위에, 종래 공지의 방법에 의해, In0.1Ga0.9N으로 이루어지는 n형 클래드층(14c)을 성막할 수 있다.
<발광층의 형성>
n형 클래드층(14c) 위에는, 발광층(15)을 MOCVD법에 의해 형성한다.
본 실시 형태에서 형성하는, 도 1에 예시하는 바와 같은 발광층(15)은, GaN장벽층에 시작되어 GaN 장벽층으로 끝나는 적층 구조를 갖고 있어, GaN으로 이루어지는 6층의 장벽층(15a)과, 논도프의 In0.2Ga0.8N으로 이루어지는 5층의 웰층(15b)을 교대로 적층하여 형성한다.
또한, 본 실시 형태의 제조 방법에서는, n형 클래드층(14c)의 성막에 이용하는 MOCVD 로와 동일한 것을 사용함으로써, 종래 공지의 MOCVD법으로 발광층(15)을 성막할 수 있다.
<p형 클래드층 및 p형 컨택트층의 형성>
발광층(15) 위, 즉, 발광층(15)의 최상층으로 되는 장벽층(15a) 위에는, p형 클래드층(16a) 및 p형 컨택트층(16b)으로 이루어지는 p형 반도체층(16)을 MOCVD법에 의해 형성한다.
본 실시 형태에서는, 우선，Mg을 도프한 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a)을 발광층(15)(최상층의 장벽층(15a)) 위에 형성하고, 또한 그 위에, Mg을 도프한 Al0.02Ca0.98N으로 이루어지는 p형 컨택트층(16b)을 형성한다.
본 실시 형태의 제조 방법에서는, n형 클래드층(14c) 및 발광층(15)의 성막에 이용하는 MOCVD 로와 동일한 것을 사용함으로써, 종래 공지의 MOCVD법으로 p형 반도체층(16)을 성막할 수 있다.
<투광성 정극의 형성>
전술한 바와 같은 방법에 의해, 기판(11) 위에, 버퍼층(12) 및 반도체층이 적층된 적층 반도체(10)의 p형 컨택트층(16b) 위에, ITO로 이루어지는 투광성 정극(17)을 형성한다.
투광성 정극(17)의 형성 방법으로서는, 특별히 한정되지 않고, 이 기술 분야에서 잘 알려진 관용의 수단으로 형성할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 비롯하여 어떠한 구조의 것도 아무런 제한 없이 이용할 수 있다.
또한, 본 실시 형태의 투광성 정극(17)은, ITO(In2O3-SnO2)를 이용하여 형성하고 있지만, 이것에는 한정되지 않고, 예를 들면, AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를 이용하여 형성할 수 있다.
또한, 투광성 정극(17)을 형성한 후, 합금화나 투명화를 목적으로 한 열 어닐링을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
<정극 및 부극의 형성>
적층 반도체(10) 위에 형성된 투광성 정극(17) 위에, 또한, 정극 본딩 패드(18)를 형성한다.
이 정극 본딩 패드(18)는, 예를 들면, 투광성 정극(17)의 표면측으로부터 순서대로，Ti, Al, Au의 각 재료를, 종래 공지의 방법으로 적층함으로써 형성할 수 있다.
또한, 부극(19)을 형성할 때에는, 우선, 기판(11) 위에 형성된 p형 반도체층(16), 발광층(15), 및 n형 반도체층(14)의 일부를 드라이 에칭 등의 방법에 의해 제거함으로써, n형 컨택트층(14b)의 노출 영역(14d)을 형성한다(도 2 및 도 3 참조).
그리고, 이 노출 영역(14d) 위에, 예를 들면, 노출 영역(14d) 표면측으로부터 순서대로，Ni, Al, Ti, 및 Au의 각 재료를, 종래 공지의 방법으로 적층함으로써, 4층 구조의 부극(19)을 형성할 수 있다.
그리고, 전술한 바와 같이 하여, 적층 반도체(10) 위에, 투광성 정극(17), 정극 본딩 패드(18) 및 부극(19)을 형성한 웨이퍼를, 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 한 후, 예를 들면, 350μm각의 정방형으로 절단함으 로써, 발광 소자 칩(발광 소자(1))으로 할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 따르면, 상기 구성에 의해, 균일성이 양호한 결정막을, 스퍼터법에 의해 단시간에 형성할 수 있다. 이에 의해, 결정성이 양호한 Ⅲ족 질화물 화합물 반도체층을, 안정적으로 형성하는 것이 가능하게 된다.
본 실시 형태의 제조 방법에서는, 상기 조건하에서, Ga를 함유하는 Ⅲ족 질화물 화합물로 이루어지는 반도체층(20)을 구성하는 층 내, n형 반도체층(14)을 구성하는 기초층(14a) 및 n형 컨택트층(14b)을 성막할 때, 챔버(41) 내에, 질소 및 아르곤을 공급하여 스퍼터함으로써, 고바이어스, 또는 파워가 큰 반응종을 생성하고, 또한, 이 반응종을 높은 운동 에너지로 기판(11)에 공급할 수 있으므로, 버퍼층(12) 위에서 마이그레이션을 발생시켜, 전위를 루프화시키는 것이 용이해진다. 이에 의해，n형 반도체층(14)의 기초층(14a)은, 기판(11) 위에 성막된 기둥 형상 결정의 집합체인 버퍼층(12)의 결정성을 그대로 이어받는 일이 없다. 이에 의해, 결정성이 양호한 Ⅲ족 질화물 화합물로 이루어지는 반도체층을 성막할 수 있다.
또한, 본 실시 형태에서는, 전술한 바와 같이, 챔버(41) 내에, 질소 및 아르곤을 공급하여 스퍼터함으로써, 기초층(14a) 및 n형 컨택트층(14b)을 성막하므로, 반도체층(20)의 성막 레이트를 높게 할 수 있어, 성막(제조) 시간을 단축하는 것이 가능하게 된다. 또한, 제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 들어가는 것을 최소한으로 억제할 수 있다.
따라서, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 Ⅲ족 질화물 화합물 반도체 발광 소자가 얻어진다.
[램프]
이상 설명한 바와 같은, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자와 형광체를 조합함으로써, 당업자 주지의 수단에 의해 램프를 구성할 수 있다. 종래부터, 발광 소자와 형광체와 조합함으로써 발광 색을 바꾸는 기술이 알려져 있고, 이러한 기술을 아무런 제한받는 일없이 채용하는 것이 가능하다.
예를 들면, 형광체를 적정하게 선정함으로써, 발광 소자로부터 장파장의 발광을 얻는 것도 가능해지고, 또한, 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 섞음으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
또한，램프로서는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드뷰형, 표시기에 이용되는 탑 뷰 등, 어떤 용도에도 이용할 수 있다.
예를 들면, 도 4에 도시하는 예와 같이, 동일면 전극형의 Ⅲ족 질화물 화합물 반도체 발광 소자(1)를 포탄형으로 실장하는 경우에는, 2개의 프레임 중 한쪽(도 4에서는 프레임(31))에 발광 소자(1)를 접착하고, 또한, 발광 소자(1)의 부극(도 3에 나타내는 부호 19 참조)을 와이어(34)로 프레임(32)에 접합하고, 발광 소자(1)의 정극 본딩 패드(도 3에 나타내는 부호 18 참조)를 와이어(33)로 프레임(31)에 접합한다. 그리고, 투명한 수지로 이루어지는 몰드(35)로 발광 소자(1)의 주변을 몰드함으로써, 도 4에 도시하는 바와 같은 포탄형의 램프(3)를 작성할 수 있다.
또한, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자는, 전술한 발광 소자 외, 레이저 소자나 수광 소자 등의 광전기 변환 소자, 또는, HBT나 HEMT 등의 전자 디바이스 등에 이용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자의 적층 구조체의 소자 구조는, 이들 주지의 소자 구조를 비롯하여 아무런 제한을 받지 않는다.
다음으로, 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법을, 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[실시예 6]
도 1에, 본 실험예에서 제작한 Ⅲ족 질화물 화합물 반도체 발광 소자의 적층 반도체의 단면 모식도를 도시한다.
본 예에서는, 사파이어로 이루어지는 기판(11)의 c면 위에, 버퍼층(12)으로서 RF 스퍼터법을 이용하여 AlN으로 이루어지는 기둥 형상 결정의 집합체를 형성하고, 그 위에, 기초층(14a) 및 n형 컨택트층(14b)으로서, RF 스퍼터법을 이용하여 GaN으로 이루어지는 층을 형성했다.
우선, 한 면만을 에피택셜 성장에 사용할 수 있을 정도로 경면 연마한 사파이어로 이루어지는 기판(11)을, 특히 습식 등의 전처리를 행하지 않고 스퍼터 장치 내에 도입했다. 여기에서, 스퍼터 장치로서는, 고주파식의 전원을 갖고, 또한, 타겟 내에서 마그네트의 위치를 움직일 수 있는 기구를 갖는 장치를 사용했다.
그리고, 스퍼터 장치 내에서 기판(11)을 750℃까지 가열하고, 질소 가스만을 15sccm의 유량으로 도입한 후, 챔버 내의 압력을 0.08Pa로 유지하고, 기판(11)측에 50W의 고주파 바이어스를 인가하고, 질소 플라즈마에 노출됨으로써 기판(11) 표면을 세정했다.
다음으로, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 500℃까지 저하시켰다. 그리고, 기판(11)측에 0.5W/cm2의 고주파 바이어스를 인가함과 함께，1W/cm2의 파워를 금속 Al 타겟측에 인가하고, 로 내의 압력을 0.5Pa로 유지하고, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건하(가스 전체에서의 질소의 비는 75%)에서, 사파이어로 이루어지는 기판(11) 위에 AlN으로 이루어지는 버퍼층(12)을 성막했다.
타겟 내의 마그네트는, 기판(11)의 세정시, 및 성막시의 어느 경우에서도 회전시켰다.
그리고, 미리 측정한 성막 속도(0.12nm/s)에 따라서 규정한 시간의 처리를 행하고, 50nm의 AlN(버퍼층(12))을 성막한 후, 플라즈마 동작을 정지하고, 기판(11)의 온도를 저하시켰다.
다음으로, 버퍼층(12)이 성막된 기판(11)을 스퍼터 장치로부터 취출하여 다른 스퍼터 장치에 반송하고, GaN층(Ⅲ족 질화물 반도체)이 성막된 시료를, 스퍼터법을 이용하여 이하의 수순으로 제작했다. 여기에서, GaN층을 성막하는 스퍼터 장치로서는, 고주파식의 전원을 구비하고, 4각형의 Ga 타겟 내를 마그네트가 스위프함으로써, 자장이 걸리는 위치를 움직일 수 있는 기구를 갖는 장치를 사용했다. 또한，Ga 타겟 내에는 냉매를 유통시키기 위한 배관을 설치하고, 배관내를 20℃로 냉각한 냉매를 유통시켜서, 열에 의한 Ga의 융해를 방지했다.
우선, 챔버 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 1000℃까지 승온시켰다. 그리고, 기판(11)측에 0.5W/cm2의 고주파 바이어스를 인가함과 함께, 1W/cm2의 파워를 금속 Ga 타겟측에 인가하고, 챔버 내의 압력을 0.5Pa로 유지하면서, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 75%)으로, 기판(11) 위에 GaN으로 이루어지는층(기초층(14a))을 성막했다. 이 때의 성장 속도는, 대략 1nm/s이었다. 그리고, 6μm의 GaN층을 성막한 후, 플라즈마를 일으키는 것을 정지했다.
다음으로, 마찬가지의 조건으로, 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN층(n형 컨택트층(14b))을 성막했다. 성막의 각 조건은 언도프 GaN층과 마찬가지로 하여, 챔버 내에 설치한 Si 타겟을 향하여, 이온 총으로부터 방출한 이온을 조사하여 Si를 취출하고, Si를 도프했다.
이상의 공정에 의해, 사파이어로 이루어지는 기판(11) 위에, 기둥 형상 구조를 갖고 AlN으로 이루어지는 버퍼층(12)을 형성하고, 그 위에, 언도프로 6μm의 막 두께의 GaN층(기초층(14a))을 형성하고, 또한 그 위에, 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN층(n형 컨택트층(14b))을 형성하여, 실시예 6의 시료를 제작했다. 이 시료는, 표면이 무색 투명한 미러 형상을 나타냈다.
그리고, 상기 방법으로 얻어진 언도프 GaN층(기초층(14a))의 X선 로킹 커 브(XRC)를, X선 측정기(패널리티컬사제; 4결정 X선 측정 장치, 코드 번호:X‘pert)를 이용하여 측정했다. 이 측정은, Cuβ선 X선 발생원을 광원으로서 이용하여, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다. 일반적으로, Ⅲ족 질화물 화합물 반도체의 경우, (0002)면의 XRC 스펙트럼 반값폭은 결정의 평탄성(모자이시티)의 지표로 되고, (10-10)면의 XRC 스펙트럼 반값폭은 전위 밀도(트위스트)의 지표로 된다. 이 측정의 결과, 본 발명의 제조 방법으로 제작한 언도프 GaN층은, (0002)면의 측정에서는 반값폭 80arcsec, (10-10)면에서는 반값폭 250arcsec을 나타냈다.
[실시예 7]
본 예에서는, 실시예 6과 동일한 조건으로 성막한 6μm의 언도프 GaN 결정(기초층(14a)) 위에, 동일한 스퍼터 장치를 이용하여, Si를 도우펀트로 한 n형 컨택트층(14b)을 성막했다.
그리고, 시료를 MOCVD 로에 도입하고, 이 위의 각층을 성막하고, 최종적으로, 도 1에 도시하는 바와 같은 Ⅲ족 질화물 화합물 반도체 발광 소자용의 에피택셜층 구조를 갖는 에피택셜 웨이퍼(적층 반도체(10))를 제작했다.
이 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 위에, 실시예 1과 마찬가지의 성장 방법에 의해, 기둥 형상 구조를 갖는 AlN으로 이루어지는 버퍼층(12)을 성막한 후, 기판(11)측으로부터 순서대로，6μm의 언도프 GaN으로 이루어지는 기초층(14a), 1×1019cm-3의 전자 농도를 갖는 2μm의 Si 도프 GaN으 로 이루어지는 n형 컨택트층(14b), 1×1018cm-3의 전자 농도를 갖는 20nm의 In0.1Ga0.9N형 클래드층(n형 클래드층(14c)), GaN 장벽층에 시작되어 GaN 장벽층으로 끝나는 적층 구조로서, 층 두께를 16nm로 한 GaN으로 이루어지는 6층의 장벽층(15a)과, 층 두께를 3nm로 한 논도프의 In0.2Ga0.8N으로 이루어지는 5층의 웰층(15b)이 교대로 적층되어 이루어지는 발광층(다중양자웰 구조)(15), 5nm의 Mg을 도프한 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a), 및 막 두께 200nm의 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)을 구비한 p형 반도체층(16)을 적층한 구조를 갖는다.
이상과 같은 수순에 의해, 반도체 발광 소자용의 에피택셜층 구조를 갖는 에피택셜 웨이퍼를 제작했다. 여기에서, Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)은, p형 캐리어를 활성화하기 위한 어닐링 처리를 행하지 않아도 p형 특성을 나타냈다.
다음으로, 상술한 바와 같은 사파이어로 이루어지는 기판(11) 위에 에피택셜층 구조가 적층된 에피택셜 웨이퍼(도 1의 적층 반도체(10) 참조)를 이용하여, 반도체 발광 소자의 일종인 발광 다이오드를 제작했다(도 2 및 3의 발광 소자(1)를 참조).
우선, 제작한 웨이퍼에 대하여, 공지의 포토리소그래피에 의해 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 컨택트층(16b)의 표면 위에, ITO로 이루어지는 투 광성 정극(17)과, 그 위에 정극 표면측으로부터 순서대로 Ti, Al, Au를 적층한 구조를 갖는 정극 본딩 패드(18)를 형성했다. 또한, 웨이퍼의 일부에 드라이 에칭을 실시하고, n형 컨택트층(14b) 위의 노출 영역(14d)을 노출시켜서, 이 부분에 Ni, Al, Ti, 및 Au의 4층으로 이루어지는 부극(19)을 제작했다. 이들 공정에 의해, 웨이퍼 위에, 도 2 및 3에 도시하는 바와 같은 형상을 갖는 각 전극을 제작했다.
전술한 바와 같이 하여 p형 반도체층 및 n형 반도체층의 양쪽에 전극을 형성한 웨이퍼에 대하여, 기판(11)의 뒷측을 연삭 및 연마하여 미러 형상의 면으로서 350μm각의 정방형의 칩으로 절단하고, 각 전극이 위로 되도록 리드 프레임 위에 재치하고, 금선으로 리드 프레임에 결선함으로써, 반도체 발광 소자로 했다. 이 반도체 발광 소자(발광 다이오드)의 정극 본딩 패드(18) 및 부극(19)의 전극 사이에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 3.0V이었다. 또한，p측의 투광성 정극(17)을 통하여 발광 상태를 관찰한 바, 발광 파장은 470nm이며, 발광 출력은 15mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
또한, 실시예 7에서는, 전술한 성막 처리의 전체 공정에 필요로 하는 시간이 8시간으로 되었다.
[비교예 1]
본 예에서는, 사파이어로 이루어지는 기판의 c면 위에, 버퍼층으로서, 회전 캐소드식의 RF 스퍼터 장치를 이용함과 함께 기판의 온도를 700℃로 하여 AlN의 기둥 형상 결정의 집합체를 형성하고, 또한，챔버 내에 공급하는 가스를 질소만으로 함과 함께 기판 온도를 900℃로 하여 기초층을 성막한 점을 제외하고, 실시예 6 및 7과 마찬가지의 조건으로, 기초층(14a) 및 n형 컨택트층(14b)을 스퍼터에 의해 형성했다. 그리고, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼의 표면이 경면으로 되어 있는 것이 육안으로 확인되었다.
다음으로, 상기 n형 컨택트층(14b) 위에, MOCVD법에 의해, 실시예 7과 마찬가지로 하여 발광 소자 반도체 적층 구조를 형성했다.
다음으로, 전술한 바와 같이 하여 제작한 웨이퍼를, 실시예 2와 마찬가지로 하여 발광 다이오드 칩으로 했다. 전극 사이에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 3.5V이었다. 또한，p측의 투광성 전극을 통하여 발광을 관찰한 바, 발광 파장은 470nm이며, 발광 출력은 9mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
그러나, 비교예 1에서는, 성막 속도가, 실시예 6의 1/3 정도의 속도로 되는 것이 확인되었다. 또한, 비교예 1에서는, 성막 처리의 전체 공정에 필요로 하는 시간이 14시간으로 되고, 실시예 7에 비하여 공정 시간이 길어지는 결과로 되었다.
[비교예 2]
본 예에서는, 스퍼터 장치의 챔버 내의 압력을 15Pa로 한 점을 제외하고, 실시예 6 및 7과 마찬가지로 하여, 버퍼층(12) 위에, 스퍼터법에 의해 기초층(14a) 및 n형 컨택트층(14b)을 성막했다. 그리고, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼의 표면이 백탁하고 있어, 발광 소자 구조를 성막할 수 없었다.
[비교예 3]
본 예에서는, 기판(11)의 온도를 200℃로 한 점을 제외하고, 실시예 6 및 7과 마찬가지로 하여, 버퍼층(12) 위에, 스퍼터법에 의해 기초층(14a) 및 n형 컨택트층(14b)을 성막했다. 그리고, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼의 표면이 백탁하고 있어, 발광 소자 구조를 성막할 수 없었다.
[비교예 4]
본 예에서는, 성막 속도를 20nm/sec로 한 점을 제외하고, 실시예 6 및 7과 마찬가지로 하여, 버퍼층(12) 위에, 스퍼터법에 의해 기초층(14a) 및 n형 컨택트층(14b)을 성막했다. 그리고, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼의 표면이 백탁하고 있어, 발광 소자 구조를 성막할 수 없었다.
[실시예 8]
본 예에서는, ZnO(0001) 기판 위에, 버퍼층으로서, RF 마그네트론 스퍼터법을 이용하여 GaN의 기둥 형상 결정의 집합체를 형성하고, 그 위에, 실시예 6과 동일한 장치를 이용하여, Ge를 도프한 AlGaN으로 이루어지는 기초층을 형성하고, 기초층 위에, Si를 도프한 AlGaN으로 이루어지는 n형 컨택트층을 형성했다. 그리고, 또한 그 위에, 실시예 7과 마찬가지의 방법에 의해, MOCVD법으로 발광 소자 반도체 적층 구조를 형성했다. 여기에서, 기초층의 Al 조성은 10%로 하고, 또한, 버퍼층의 스퍼터시의 기판의 온도는 실온으로 하고, 기초층의 성막시의 기판의 온도는 750℃로 했다. 또한, 본예에서는, 525nm 부근의 녹색 LED의 제작을 시도했기 때문에, 발광층에 함유되는 In의 원료 유량을 증량했다.
실시예 8에서는, 발광 소자 반도체 적층 구조를 성장시킨 후, 반응 장치로부터 웨이퍼를 취출한 바, 웨이퍼 표면이 경면인 것을 확인할 수 있었다.
전술한 바와 같이 하여 제작한 웨이퍼를, 실시예 7과 마찬가지의 방법으로 발광 다이오드 칩으로 했다. 그리고, 전극 사이에 순방향 전류를 흘린 바, 전류20mA에서의 순방향 전압은 3.0V이었다. 또한，p측의 투광성 전극을 통하여 발광을 관찰한 바, 발광 파장은 525nm이며, 발광 출력은 8mW를 나타냈다. 이러한 발광 다이오드의 발광 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여, 변동 없이 얻어졌다.
이상의 결과에 의해, 본 발명에 따른 Ⅲ족 질화물 화합물 반도체 발광 소자가, 생산성이 우수하고, 또한, 우수한 발광 특성을 구비하는 것이 명확하다.
본 발명에서 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자는, 양호한 결정성을 갖는 Ⅲ족 질화물 화합물 반도체 결정으로 이루어지는 표면층을 갖고 있다.
따라서, 우수한 발광 특성을 갖는 발광 다이오드, 레이저 다이오드, 혹은 전자 디바이스 등의 반도체 소자를 제작하는 것이 가능하게 된다.

Claims (53)

  1. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 기판과 스퍼터 타겟을 대향하여 배치함과 함께, 상기 기판과 상기 스퍼터 타겟과의 간격을 20∼100mm의 범위로 한 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  2. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때에 스퍼터 타겟에 인가하는 파워를, 고주파 방식, 또는 펄스 DC 방식에 의해 인가하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  3. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때, 미리, 스퍼터에 이용하는 챔버 내의 진공도를 1.0×10-3Pa 이하로 한 후, 상기 챔버 내에 원료를 공급하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  4. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 기판과 스퍼터 타겟과의 위치 관계를 대면식으로 한 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  5. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때, 스퍼터 타겟에 대하여, 자장을 회전시키거나, 또는 자장을 요동시키는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 상기 반도체층을 성막하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 질화물 원료로서 질소를 이용하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판과 상기 반도체층 사이에, 기둥 형상 결정으로 이루어지는 버퍼층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 버퍼층을, 스퍼터법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 버퍼층을, Ⅲ족 원소로서 Al을 함유하는 Ⅲ족 질화물 화합물로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 버퍼층을, AlN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 버퍼층을, 상기 기판의 표면의 적어도 90% 이상을 덮도록 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 버퍼층을 구성하는 기둥 형상 결정의 폭이 0.1 ∼100nm의 범위인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 버퍼층의 막 두께가 10∼500nm의 범위인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 버퍼층을 AlN으로 형성함과 함께，Ⅲ족 질화물 화합물로 이루어지는 상기 반도체층을 GaN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 기판에 사파이어를 이용하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  17. 제1항 내지 제16항 중 어느 한 항의 제조 방법으로 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
  18. 제17항의 Ⅲ족 질화물 화합물 반도체 발광 소자가 이용되어 이루어지는 램프.
  19. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 스퍼터법으로 성막할 때에, 상기 기판에 인가하는 바이어스 값을 0.1W/cm2 이상으로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  20. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서, 상기 반도체층을 스퍼터법으로 성막할 때에, 스퍼터 타겟에 인가하는 파워를 0.1W/cm2∼100W/cm2의 범위로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  21. 제19항 또는 제20항에 있어서,
    질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 상기 반도체층을 성막하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 질화물 원료로서 질소를 이용한 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 기판과 상기 반도체층 사이에, 기둥 형상 결정으로 이루어지는 버퍼층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  24. 제23항에 있어서,
    상기 버퍼층을, 스퍼터법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화 합물 반도체 발광 소자의 제조 방법.
  25. 제23항 또는 제24항에 있어서,
    상기 버퍼층을, Al을 함유하는 Ⅲ족 질화물 화합물로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  26. 제25항에 있어서,
    상기 버퍼층을, AlN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  27. 제23항 내지 제26항 중 어느 한 항에 있어서,
    상기 버퍼층을, 상기 기판의 표면의 적어도 90% 이상을 덮도록 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  28. 제23항 내지 제27항 중 어느 한 항에 있어서,
    상기 버퍼층을 구성하는 기둥 형상 결정의 폭이 0.1 ∼100nm의 범위인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서,
    상기 버퍼층의 막 두께가 10∼500nm의 범위인 것을 특징으로 하는 Ⅲ족 질화 물 화합물 반도체 발광 소자의 제조 방법.
  30. 제23항 내지 제29항 중 어느 한 항에 있어서,
    상기 버퍼층을 AlN으로 형성함과 함께，Ⅲ족 질화물 화합물로 이루어지는 상기 반도체층을 GaN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  31. 제19항 내지 제30항 중 어느 한 항에 있어서,
    상기 기판에 사파이어를 이용하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  32. 제19항 내지 제32항 중 어느 한 항의 제조 방법으로 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
  33. 제32항의 Ⅲ족 질화물 화합물 반도체 발광 소자가 이용되어 이루어지는 램프.
  34. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때, 스퍼터에 이용하는 챔버 내에, 질소 및 아르곤을 공급하여 스퍼터하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  35. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때, 스퍼터에 이용하는 챔버 내의 압력을 10Pa 이하로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  36. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때의, 상기 기판의 온도를 400℃ 이상 1300℃ 이하의 범위로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  37. 기판 위에, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체로 이루어지는 반도체층을 스퍼터법에 의해 성막하는 공정을 포함하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법으로서,
    상기 반도체층을 성막할 때의 성막 속도를, 0.1∼10nm/sec의 범위로 하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  38. 제34항 내지 제37항 중 어느 한 항에 있어서,
    상기 기판 위에, 상기 반도체층으로서, 적어도 n형 반도체층, 발광층, p형 반도체층의 각층을 순차적으로 적층하여 성막하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  39. 제34항 내지 제38항 중 어느 한 항에 있어서,
    질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 상기 반도체층을 성막하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  40. 제39항에 있어서,
    상기 질화물 원료로서 질소를 이용하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  41. 제34항 내지 제40항 중 어느 한 항에 있어서,
    상기 기판과 상기 반도체층 사이에, 기둥 형상 결정으로 이루어지는 버퍼층을 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방 법.
  42. 제41항에 있어서,
    상기 버퍼층을, 스퍼터법으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  43. 제41항 또는 제42항에 있어서,
    상기 버퍼층을, Ⅲ족 원소로서 Al을 함유하는 Ⅲ족 질화물 화합물로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  44. 제43항에 있어서,
    상기 버퍼층을, AlN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  45. 제41항 내지 제44항 중 어느 한 항에 있어서,
    상기 버퍼층을, 상기 기판의 표면의 적어도 90% 이상을 덮도록 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  46. 제41항 내지 제45항 중 어느 한 항에 있어서,
    상기 버퍼층을 구성하는 기둥 형상 결정의 폭이 0.1∼100nm의 범위인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  47. 제41항 내지 제46항 중 어느 한 항에 있어서,
    상기 버퍼층의 막 두께가 10∼500nm의 범위인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  48. 제41항 내지 제47항 중 어느 한 항에 있어서,
    상기 버퍼층을 AlN으로 형성함과 함께，Ⅲ족 질화물 화합물로 이루어지는 상기 반도체층을 GaN으로 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  49. 제41항 내지 제48항 중 어느 한 항에 있어서,
    상기 n형 반도체층에 구비된 기초층을, 상기 버퍼층 위에 적층하여 형성하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  50. 제49항에 있어서,
    상기 기초층의 막 두께가 0.1μm 이상인 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  51. 제34항 내지 제50항 중 어느 한 항에 있어서,
    상기 기판에 사파이어를 이용하는 것을 특징으로 하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  52. 제34항 내지 제51항 중 어느 한 항의 제조 방법으로 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
  53. 제52항의 Ⅲ족 질화물 화합물 반도체 발광 소자가 이용되어 이루어지는 램프.
KR1020097002962A 2006-08-18 2007-08-15 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자와 램프 KR20090048590A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478420B2 (en) 2012-06-15 2016-10-25 Evatec Ag Method for depositing a group III nitride semiconductor film

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090040357A (ko) * 2006-09-29 2009-04-23 쇼와 덴코 가부시키가이샤 Ⅲ족 질화물 화합물 반도체 적층 구조체의 성막방법
JP2009123718A (ja) * 2007-01-16 2009-06-04 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
JP5049659B2 (ja) * 2007-06-11 2012-10-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5272390B2 (ja) * 2007-11-29 2013-08-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
US8502259B2 (en) 2008-01-11 2013-08-06 Industrial Technology Research Institute Light emitting device
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
JP5192869B2 (ja) * 2008-03-25 2013-05-08 財団法人神奈川科学技術アカデミー 半導体基板の製造方法
JP2009295753A (ja) 2008-06-04 2009-12-17 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
TWI393268B (zh) * 2008-12-26 2013-04-11 Ind Tech Res Inst 發光元件
JP5310604B2 (ja) 2010-03-05 2013-10-09 豊田合成株式会社 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
KR101053111B1 (ko) * 2011-02-28 2011-08-01 박건 실리콘 기판을 이용한 질화물계 발광소자 및 그 제조 방법
DE102011108080B4 (de) * 2011-07-21 2015-08-20 Otto-Von-Guericke-Universität Magdeburg Gruppe-III-Nitrid-basierte Schichtenfolge, deren Verwendung und Verfahren ihrer Herstellung
DE102011114671A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102011114670A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP5815848B2 (ja) * 2012-04-17 2015-11-17 京セラ株式会社 光電変換装置の製造方法
KR101650353B1 (ko) 2012-06-26 2016-08-23 캐논 아네르바 가부시키가이샤 에피택셜막 형성 방법, 스퍼터링 장치, 반도체 발광 소자의 제조 방법, 반도체 발광 소자, 및 조명 장치
KR101657915B1 (ko) * 2012-08-31 2016-09-19 에바텍 어드벤스드 테크놀로지스 아크티엔게젤샤프트 질화 알루미늄층의 증착 방법
JP5698321B2 (ja) * 2013-08-09 2015-04-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6043482A (ja) 1983-08-20 1985-03-08 Fujitsu Ltd スパツタリング装置
JPS60173829A (ja) 1984-02-14 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の成長方法
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
US5290393A (en) 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JPH1161404A (ja) 1997-08-21 1999-03-05 Hitachi Ltd 静電吸着装置及びその製造方法並びにそれを用いた加工装置
JP3749383B2 (ja) * 1998-08-25 2006-02-22 株式会社昭和真空 スパッタ装置における膜厚分布制御方法とその装置
JP3700492B2 (ja) 1999-09-21 2005-09-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4613373B2 (ja) 1999-07-19 2011-01-19 ソニー株式会社 Ｉｉｉ族ナイトライド化合物半導体薄膜の形成方法および半導体素子の製造方法
JP3809464B2 (ja) 1999-12-14 2006-08-16 独立行政法人理化学研究所 半導体層の形成方法
JP3882483B2 (ja) 2000-02-01 2007-02-14 三菱化学メディア株式会社 光記録媒体の製造方法
JP2001254167A (ja) 2000-03-10 2001-09-18 Ricoh Co Ltd スパッタ装置の防着面清掃方法及び防着板
JP4296462B2 (ja) 2000-11-27 2009-07-15 東洋紡績株式会社 透明導電性フィルム、透明導電性シートおよびタッチパネル
JP3994623B2 (ja) 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
KR100675927B1 (ko) 2000-11-21 2007-02-01 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시소자 제조 방법
US6784085B2 (en) * 2000-11-30 2004-08-31 North Carolina State University MIIIN based materials and methods and apparatus for producing same
KR100621532B1 (ko) 2003-01-22 2006-09-14 캐논 가부시끼가이샤 소결체 및 이것을 이용한 막형성방법
JP2005210017A (ja) 2004-01-26 2005-08-04 Yoshinori Oyama 光起電力素子
JP2005277374A (ja) 2004-02-26 2005-10-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
JP4833616B2 (ja) 2004-09-13 2011-12-07 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法
JP2006223260A (ja) 2005-02-21 2006-08-31 Ikuo Shinoda 植樹ブロック
JP2006223261A (ja) 2005-02-21 2006-08-31 Yanmar Co Ltd コンバイン
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Cited By (1)

* Cited by examiner, † Cited by third party
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