KR20080103609A - 저온 로딩 및 소성 - Google Patents

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KR20080103609A
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조 피. 이탈리아노
지안킹 웬
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에이에스엠 아메리카, 인코포레이티드
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Abstract

원래 위치에서의 증착에 앞서 반도체 표면으로부터 불순물을 제거하기 위해 저온에서의 신속한 소성을 위한 방법이 제공된다. 유리하게는 단시간 저온 프로세스가 매우 적은 열적 경비를 소모하므로, 상기 프로세스는 얕은 접합을 갖는 최신의 고밀도 회로에 적합하다. 또한, 특히 소성에 앞서 저온 플라즈마 세정 및 저온 웨이퍼 로딩과 조합한 저온 소성하고, 소성 후 종래 에피택셜 증착보다 낮은 온도에서 증착함으로써 스루풋이 크게 향상된다. 상기 프로세스는 반도체 표면 위에 실리콘 함유층의 에피택셜 증착을 가능하게 하고, 특히 실리콘 게르마늄 베이스층 위에 에피택셜 증착을 가능하게 한다. 저온 소성을 이용함으로써 실리콘 게르마늄의 변형된 결정 구조를 이완시키지 않고 추가 에피택셜 증착을 용이하게 하도록 실리콘 게르마늄 베이스층이 세정될 수 있다.
반도체 기판, 실리콘-게르마늄 합금, 에피택셜 증착, 이미터, 이형접합 쌍극 트랜지스터, 반응 쳄버

Description

저온 로딩 및 소성 {LOW TEMPERATURE LOAD AND BAKE}
본 발명은 반도체 기판 상에 층을 형성하기 전의 세정에 관한 것으로, 보다 구체적으로는 단일 웨이퍼 화학 기상 증착(chemical vapor deposition; CVD) 또는 원자 레벨 증착(atomic level deposition; ALD) 쳄버 내에서의 소성 단계 및 후속하는 원래 위치에서의 에피택셜 증착에 관한 것이다.
반응기라 칭하는 고온 오븐은 반도체 기판 상에 집적 회로와 같은 매우 미세한 치수의 구조체를 형성하는 데 사용된다. 반응기 쳄버 내부의 웨이퍼 지지체 상에 실리콘 웨이퍼(이전에 그 표면 또는 내부에 형성된 구조체를 포함할 수도 있고 포함하지 않을 수도 있는)와 같은 기판을 1개 이상 올려 놓는다. 웨이퍼와 지지체 모두를 원하는 온도까지 가열한다. 일반적 웨이퍼 처리 단계에서, 반응 가스를 가열된 웨이퍼 위로 통과시켜 웨이퍼 상에 반응 물질의 얇은 층이 화학 기상 증착(CVD)되도록 한다. 얻어지는 층의 고품질을 보장하기 위해서는 여러 가지 공정 조건, 특히 온도의 균일성 및 반응 가스 분포를 주의 깊게 제어해야 한다.
증착, 도핑, 포토리소그래피 및 에칭으로 이어지는 일련의 단계를 통해, 출발 물질 및 후속되는 층들은 집적 회로로 변환되어, 웨이퍼의 크기와 회로의 복잡 성에 따라 하나의 층으로 수십 개 내지 수천 개 또는 심지어 수백 개의 집적 소자가 생산된다.
복수의 웨이퍼를 처리할 수 있도록 반도체 산업에서는 전통적으로 배치(batch) 처리 장치가 사용되어 왔으며, 따라서 경제적으로 웨이퍼당 낮은 처리 시간과 비용을 제공한다. 그러나 최근의 소형화 및 그에 따른 회로 밀도의 발전이 반도체 처리에서의 결점에 대한 허용공차를 낮추었다. 따라서 증착 조건의 제어를 개선하기 위해 단일 웨이퍼 처리 반응기가 개발되었다.
여러 가지 프로세스 파라미터 중, 단일 웨이퍼 처리에서 웨이퍼에 가로질러 온도 및 가스 유동의 분포가 크게 향상되었다. 그러나 프로세스 제어의 개선에 대한 반대급부로서, 처리 시간은 배치 시스템에서보다 훨씬 중요해졌다. 처리 시간에 가산되는 매초는 동일한 단일 웨이퍼 처리를 통해 한번에 하나씩 순차로 처리되는 웨이퍼의 수로 승산(乘算)되어야 한다. 역으로 말하면, 웨이퍼 스루풋(throughput)의 모든 개선은 유의적 제조비 절감으로 바뀔 수 있다.
프로세스 제어가 특히 결정적이고 단일 웨이퍼 처리가 특히 유용한 프로세스 중 하나는 에피택셜층의 형성이다. 증착된 층이 그 밑의 실리콘 웨이퍼와 동일한 결정학적 구조를 가질 경우, 그것을 에피택셜층이라 칭한다. 증착 조건의 세심한 제어를 통해, 증착되는 물질이 밑의 결정 구조에 따라 침전하도록 반응 가스를 가열된 기판 위로 통과시키고, 이로써 증착 물질은 성장층으로 연장된다. 가장 낮은 수준의 디바이스는 트랜지스터를 비롯하여 단결정 반도체 기판 위에 형성된 에피택셜층을 종종 포함한다.
에피택셜 증착 전 계면의 청결도(cleanliness)
에피택셜층은 디바이스 동작에 영향을 줄 수 있는 오염이 없는 순수한 결정 구조를 유지하는 것이 중요하다. 에피택셜 증착에 앞서 밑에 있는 기판의 순도 및 결정 구조가 얻어지는 에피택셜층에 큰 영향을 미친다. 자연적으로 형성되는 "천연 산화물" 및 탄소 오염물과 같은 기판 표면에 있는 오염물이 상층이 형성될 때 그 각각의 결정 구조 및 결과적으로 전기적 성질을 간섭함으로써 다결정층을 초래한다. 또한 에피택셜 증착 이외의 많은 상황에서는 산화물 없는 표면이 바람직하다는 것을 알아야 한다.
일반적으로 웨이퍼는 증착에 앞서 "APM" 세정(clean)으로 알려진 수산화암모늄과 과산화수소의 혼합물로 세정된다. 가장 보편적인 세정 방법은 한 가지 형태 이상의 RCA 세정 절차를 포함한다. RCA Standard-clean-1(SC-1) 절차는 APM 용액과 약 70℃의 온도로 가열된 물을 사용한다. SC-1 절차는 필름을 용해하고 I족 및 II족 금속을 제거한다. I족 및 II족 금속은 SC-1 용액 중 반응물과의 복합체 형성을 통해 제거된다. RCA Standard-clean-2(SC-2) 절차는 과산화수소, 염산 및 약 70℃의 온도로 가열된 물을 사용한다. SC-2 절차는 SC-1 절차에 의해 제거되지 않는 금속을 제거한다.
에피택셜 SiGe 스택의 경우와 같이 산화물 없는 표면이 요구될 경우, ARM 세정에 의해 남겨진 산화물층을 식각하여 제거하고 이론적으로 수소 터미네이션(termination)을 얻기 위해 실리콘 웨이퍼는 일반적으로 플루오르산 수용액 중에 침지되거나, HF 증기 처리된다. RCA 세정 및 플루오르산 처리에 대해서는 여러 가 지 변형이 있다. 세정 후, 웨이퍼는 추가 처리가 실행되기 전에 일반적으로 소정 시간 동안 저장된다. 이전에 산화물 없는 실리콘 웨이퍼 표면이 공기 또는 수분에 노출되면 거의 즉시 천연 산화물이 형성되는 경향이 있다. 또한, 세정 후에 실리콘 웨이퍼 표면 상에서 실리콘-플루오르 결합 및 실리콘-탄소 결합이 종종 관찰된다. 표면 상의 플루오르 및 탄소 오염은 열적 경비(thermal budget) 및/또는 웨이퍼 표면에 성장시키거나 증착시키고자 하는 층의 품질에 불리할 수 있다.
실리콘 웨이퍼가 마지막 세정 단계로서 플루오르산에 침지될 경우("HF 최종(HF last)" 단계로도 알려져 있음) 실리콘 표면은 일반적으로 주로 Si-H 결합을 통해 기판에 부착되는 대부분 수소의 단일층으로 터미네이션을 이룬다. 수소 터미네이션 표면은 미처리 실리콘보다 산화에 대해 내성이 크다. 원할 경우, 수소 터미네이션은 약 500℃ 이상의 온도에서 제어될 수 있다. 그러나, 종래의 HF 최종 처리 후 실리콘 웨이퍼의 표면은 통상 본래의 산화물층이 제거된 후 약 20분 이내에 재산화(reoxidize)되기 시작하여, 실리콘 웨이퍼 표면 상에 새로운 5Å∼7Å 두께의 산화물층을 급속히 형성한다. 탄소 또는 플루오르 터미네이션은 후속하는 처리에 앞서 오염 또는 그 터미네이션 제거의 어려움과 같은 다른 문제를 야기하겠지만, 재산화를 보다 양호하게 방지할 수 있다. HF 최종 단계 후 재산화 문제는 많은 실리콘 디바이스를 높은 스루풋으로 제조하는 데 불리했지만, 특히 실리콘 게르마늄 베이스의 상부에 에피택셜 실리콘 이미터를 형성하는 데 장애가 되었다.
따라서, 화학 기상 증착에 앞서 기판 표면을 정제하는 방법 및 증착층 형성 후 증착층의 순도를 유지하는 방법에 대한 요구가 있다.
그러한 방법은 시스템 비용이나 웨이퍼 스루풋을 감소시키지 않고 단일 웨이퍼, 에피택셜 실리콘 증착 쳄버와 상용성을 갖는 것이 바람직하다. 몇 가지 배열에서는 이들 방법이 SiGe 함금 및 후속하는 에피택셜층에 대한 열적 경비를 고갈시키지 않아야 한다. 또한 SiGe 베이스층의 두께 및 게르마늄 농도의 증가를 허용하는 방법에 대한 요구가 있다. 이러한 요구 및 기타 요구는 본 발명 내에서의 여러 가지 실시예에 의해 충족된다.
본 발명의 한 양태에 따르면, 산화되기 쉬운 노출된 반도체 영역을 갖는 반도체 기판을 처리하는 방법으로서, 상기 방법은 550℃ 미만의 온도에서 화학 기상 증착 반응 쳄버 내의 기판 지지체 상에 기판을 로딩(loading)하고; 환원 분위기 내에서 상기 기판을 45초 미만 동안 소성(baking)시키고; 상기 소성 후 상기 기판의 온도를 안정화시키고; 상기 온도를 안정화시킨 후 화학 기상 증착에 의해 상기 반도체 영역 바로 위에 층을 증착함으로써 제공된다.
본 발명의 또 다른 양태에 따르면, 반도체 기판 상의 화학 기상 증착을 위한 시스템으로서, 냉각벽(cold wall) 반응 쳄버; 상기 반응 쳄버에 연결된 플라즈마 소스; 상기 반응 쳄버 내에 수용된 서셉터(susceptor); 하나의 기판을 상기 반응 쳄버 내외로 이송하도록 구성된 로봇; 복수의 가열 부재; 및 반응 쳄버의 저온 플라즈마 세정, 상기 기판의 로딩, 및 후속하는 증착을 제어하도록 프로그램된 컴퓨터를 포함하는 시스템이 제공된다.
본 발명의 제3의 양태는, 반도체 기판 상의 화학 기상 증착을 위한 시스템으로서, 플라즈마 소스; 서셉터; 수소 터미네이티드(hydrogen-terminated) 기판을 상기 반응 쳄버 내외로 이송하도록 구성된 로봇; 복수의 가열 부재; 및 상기 반응 쳄버의 저온 플라즈마 세정, 상기 기판의 로딩, 및 후속하는 증착을 제어하도록 프로그램된 컴퓨터를 포함하는 시스템이 제공된다.
본 발명의 또 다른 양태에 따르면, 실리콘-게르마늄층 상에 에피택셜 실리콘 함유층을 성장시키는 방법이 제공된다. 상기 방법은 실리콘 게르마늄층을 갖는 반도체 기판을 반응 쳄버 내 및 상기 쳄버 내에 수용된 서셉터 상에 삽입하는 단계를 포함한다. 상기 기판은 소성 단계를 거친 다음 상기 실리콘 게르마늄층 정상부에 실리콘 함유층을 에피택셜 방식으로 형성한다.
본 발명의 또 다른 양태에 따르면, 반도체 처리를 위한 방법이 제공된다. 노출된 반도체 표면을 갖는 기판을 반응 쳄버에 삽입한다. 상기 반도체 표면으로부터 산화물을 제거하기 위해 약 45초 미만의 시간 동안 소성 단계가 행해진다. 이어서 상기 단결정 실리콘 게르마늄층 위에 에피택셜층이 성장된다.
본 발명에 따르면, 화학 기상 증착에 앞서 기판 표면을 정제하는 방법 및 증착층 형성 후 증착층의 순도를 유지하는 방법이 제공된다.
본 발명의 바람직한 실시예를 단일 기판 반응 쳄버인 상황 하에 설명하지만, 숙련된 기술자는 본 명세서에서 교시되는 원리 및 이점이 다른 형태의 증착 반응기에도 적용될 것임을 이해할 것이다. 또한, 본 명세서에 일련의 프로세스 단계들을 설명하지만, 당업자는 기재된 일부의 단계 없이도 기재된 특정 단계들을 활용할 수 있음을 인식할 것이다.
원래 위치에서의 증착 이전에 반도체 표면으로부터 불순물을 제거하기 위한 저온의 급속 소성을 위한 시스템 및 방법이 제공된다. 유리하게, 단시간, 저온 프로세스는 매우 적은 열적 경비를 소모하기 때문에 그러한 프로세스가 예비제조형 얕은 접합(shallow junction) 및 에피택셜 SiGe 합금을 구비한 발전된 고밀도 회로에 적합하다. 또한, 저온 소성, 특히 소성 전 저온 플라즈마 세정 및 저온 웨이퍼 로딩과 조합한 저온 소성, 그리고 종래 에피택셜 증착보다 낮은 온도에서 소성한 후의 증착에 의해 스루풋은 크게 향상된다. 본 발명에 대한 바람직한 실시예가 주로 화학 기상 증착(CVD)을 참고하여 예시되지만, 당업자는 원자층 증착(ALD)도 적합하다는 것을 이해할 것이다.
바람직한 실시예에서, 예를 들면 HF 최종 프로세스에 의해 남겨진 수소 터미네이션의 경우 약 500∼550℃ 이하와 같이, 보호성 터미네이션(예; 수소)이 탈착하는 온도보다 낮은 온도에서 공전(idle)하는 기판 지지체 상에 기판을 로딩한다. 이어서 수소 소성은 30초 미만, 예시적 실시예의 경우 15초 동안 온도의 스파이크(spike)일 수 있고, 다음에 상기 온도는 후속하는 원래 위치에서의 CVD 프로세스 에 적합한 온도에서 신속히 안정화된다. 예를 들면, 선택적 에피택시(epitaxy), 에피택셜 또는 다결정성 SiGe, 및 옥시니트라이드 증착 등이 모두 약 550℃ 내지 800℃ 범위의 비교적 저온에서 실행될 수 있다. 소성 및 증착이 일어날 수 있는 온도를 낮춤으로써, 하나의 공정이 공정들 사이에 필요로 하는 냉각 시간이 짧아서, 결과적으로 반응 쳄버의 스루풋은 증가된다. 서셉터는 웨이퍼들 사이에서 500℃ 미만에서 공전하기 때문에, 쳄버는 저온 플라즈마로 세정될 수 있다. 이점은 이형접합 쌍극 트랜지스터(heterojunction bipolar transistors; HBTs)의 형성에 특히 유리하고, 그 중에도 실리콘-게르마늄 및 에피택셜 실리콘으로 이루어지는 HBT에 유리하다. 마지막으로, 본 발명은 SiGe 베이스를 세정하여 일체의 산화물이나 탄소를 제거할 수 있는 방법 및 베이스의 과다한 열적 경비 또는 격자 구조 내부로의 변위(dislocation)를 도입함이 없이 실리콘 함유 이미터를 SiGe 베이스 상부에 에피택셜 방식으로 성장시킬 수 있는 방법을 제공한다.
바람직한 반응기 구현예
단일 기판, 수평 방향 흐름 냉각벽(cold-wall) 반응기와 결부하여 바람직한 실시예를 제시한다. 단일 웨이퍼(single wafer), 처리 도구(processing tool)는 일반적으로 이제까지의 배치 시스템보다 큰 프로세스 제어 및 균일성을 나타내지만 그것은 스루풋의 희생 하에 이루어지는 것으로, 한 번에 하나 또는 기껏해야 소수의 기판만을 처리할 수 있기 때문이다. 예시된 단일 패스(single-pass) 수평 방향 흐름 설계 또한 적은 체류 시간으로 반응 가스의 층류(laminar flow)를 가능하게 하며, 그에 따라 반응물 상호간의 반응 및 쳄버 표면과의 반응을 최소화하면서 순 차적 처리를 용이하게 한다. 따라서, 다른 이점들 중에서 그러한 층류는 상호 반응을 일으킬 수 있는 반응물의 순차적 흐름을 가능하게 한다. 피해야 할 반응으로는 매우 발열성이거나 폭발성인 반응 및 쳄버의 입자 오염물을 생성하는 반응이 포함된다. 부가적으로, 상기 쳄버는 서셉터 상에 기판을 로딩한 후 공기 및 수분을 쳄버로부터 퍼징(purging)하는 단계와 같이, 단계들 사이에 쳄버의 신속한 퍼징을 용이하게 한다.
도 1은 바람직한 실시예에 따라 구성된 것으로, 본 명세서에 기재된 방법이 특별한 활용성을 갖는 수정 프로세스 쳄버 또는 반응 쳄버(12)를 포함하는 화학 기상 증착(CVD) 반응기(10)를 나타낸다. 본래 한 번에 하나의 단일 기판 상에 실리콘의 에피택셜 증착을 최적화하도록 설계되었지만, 본 발명자들은 다수의 상이한 재료의 CVD에 활용될 수 있는 우수한 프로세싱 제어를 발견했다. 또한 예시된 반응기(10)는 동일한 쳄버(12) 내에서 안전하고 청결하게 다중 처리 단계를 순차적으로 완수할 수 있다. 반응기(10)의 기본적 구성은 미국 아리조나주 피닉스 소재 ASM America, Inc.사로부터 상품명 EpsilonTM으로 판매되는 것을 이용할 수 있다.
쳄버(12) 내의 열 에너지를 수정 쳄버(12)의 벽에 의한 뚜렷한 흡수 없이 제공하기 위해 쳄버(12) 외부에 복수의 방사열 소스(radiant heat source)가 지원된다. 바람직한 실시예는 반도체 웨이퍼 처리를 위한 "냉각벽" CVD 반응기와 관련하여 설명되지만, 여기에 설명되는 처리 방법은 유도형(inductive) 또는 저항형(resistive) 가열을 이용하는 시스템과 같이 다른 가열/냉각 시스템과 결부되는 활용을 가짐을 이해할 것이다. 또한, 본 발명에 대한 바람직한 실시예가 주로 화학 기상 증착(CVD)을 참고로 예시되지만, 당업자는 원자층 증착(ALD)도 적합하다는 것을 이해할 것이다.
예시된 방사열 소스는 긴 튜브형 방사 가열 부재(13)로 이루어진 상측 가열 어셈블리를 포함한다. 상측 가열 부재들(13)은 간격을 두고 평행한 관계를 이루며 또한 밑에 있는 반응 쳄버(12)를 통한 반응 가스 유통 경로와 실질적으로 평행한 상태로 배치되는 것이 바람직하다. 하부의 가열 어셈블리는 바람직하게 상측 가열 부재(13)에 횡단하여 배향되는 반응 쳄버(12) 밑의 유사한 긴 튜브형 방사 가열 부재(14)를 포함한다. 바람직하게, 방사열의 일부는 상측 및 하측 랩프(13, 14) 각각의 상하에 있는 거친 거울형 반사판(도시되지 않음)에 의해 쳄버(12) 내부로 확산되어 반사된다. 부가적으로, 복수의 스폿 램브(spot lamp)(15)가 반응 쳄버(12)의 저면을 통해 연장되는 냉각된 지지 구조체에 의해 발생되는 히트 싱크 효과를 상쇄하기 위해 기판 지지 구조체(이하에 설명됨)의 밑면에 집중된 열을 공급한다.
긴 튜브형 가열 부재(13, 14) 각각은 요오드와 같은 할로겐 가스를 함유하는 투명한 수정 엔빌로프를 가진 고출력 텅스텐 필라멘트 램프인 것이 바람직하다. 그러한 램프는 감지될 정도의 흡수가 없는 반응 쳄버(12)의 벽을 통해 투과되는 풀스펙트럼 방사열 에너지를 생성한다. 반도체 처리 장치 분야에 공지되어 있는 바와 같이, 다양한 램프(13, 14, 15)의 파워는 온도 센서에 응답하여 독립적으로 또는 그룹을 이룬 영역으로 제어될 수 있다.
예시된 실시예에서, 긴 튜브형 방사 가열 부재(13, 14)가 바람직한데, 그 이 유는 이들 부재가 비교적 신속하게 가열 및 냉각될 수 있는 바람직한 성질을 가지기 때문이다. 상측 가열 부재(13) 및 하측 가열 부재(14)가 독립적으로 제어될 수 있는 것이 바람직하다. 그러나, 당업자에게 명백한 바와 같이 이와 다른 가열원의 구현예가 이용될 수 있다.
실리콘 웨이퍼(16)를 포함하는 기판은 바람직하게 반응 쳄버(12) 내에서 기판 지지 구조체(18) 상에 지지되는 것으로 나타나 있다. 여기서, 도시된 실시예의 기판이 단결정 실리콘 웨이퍼이지만, "기판"이라는 용어는 하나의 층이 증착되는 임의의 표면을 광범위하게 칭한다는 것이 이해될 것이다. 또한 여기에 설명되는 원리 및 이점은, 비제한적으로, 평판 디스플레이에 이용되는 것과 같은 유리 기판을 포함하는 여러 가지 다른 형태의 기판 위에 층을 증착하는 데 동일하게 잘 적용된다.
예시된 지지 구조체(18)는 웨이퍼(16)가 놓이는 기판 홀더(20) 및 지지 스파이더(support spider)(22)를 포함한다. 스파이더(22)는 쳄버 하측 벽에 매달린 튜브(26)를 통해 하방향으로 연장되는 샤프트(24)에 장착된다. 바람직하게, 튜브(26)는 공정 진행 중에 유동할 수 있는 퍼지 가스 또는 세척 가스의 소스와 연통하여 프로세스 가스가 쳄버(12)의 하부로 누출되는 것을 막는다.
바람직한 냉각벽 반응기(10)의 기판 홀더(20)는 방사열 에너지를 위한 서셉터이다. 일반적 서셉터는 SiC 또는 SiC-코팅 흑연을 포함하고, 도시된 실시예에서는 서셉터(20)가 200mm 웨이퍼를 약 1mm 미만의 여유를 가지고 맞추어지는 크기의 포켓(pocket)을 포함한다. 다른 배열에서, 서셉터는 다른 크기의 웨이퍼를 지지하 도록 설계될 수 있다(예; 치수 조정된 포켓). 여기에 설명된 프로세스의 특정 양태는 낮은 질량 서셉터와 상용성을 갖지만, 일부 양태는 표준 서셉터, 즉 지지하도록 설계된 웨이퍼보다 훨씬 더 질량이 많은 서셉터에 대해 특히 유리하다. 그러한 표준 서셉터는 지지할 웨이퍼(16)의 열적 질량(thermal mass)의 약 3배 이상, 보다 바람직하게는 약 5배 이상의 열적 질량을 가지는 것이 바람직하고, 도시된 예에서 서셉터(20)는 웨이퍼(16)의 열적 질량의 7 내지 8배의 열적 질량을 갖는다.
복수의 온도 센서가 웨이퍼(16)에 근접하여 배치된다. 온도 센서는 광학적 고온계(optical pyrometer) 또는 열전대와 같은 임의의 다양한 형태를 가질 수 있다. 온도 센서의 수와 위치는 바람직한 온도 제어기에 대한 이하의 설명을 참조하여 이해되는 바와 같이 온도 균일성을 증진하도록 선택된다. 그러나 온도 센서는 웨이퍼에 근접한 위치의 온도를 직접 또는 간접적으로 감지하는 것이 바람직하다.
예시된 실시예에서, 온도 센서는 임의의 적합한 방식으로 웨이퍼 홀더(20) 하부에 매달린 제1 또는 중앙 열전대(28)를 포함하는 열전대를 포함한다. 반응기(10)는 또한 웨이퍼(16)에 근접하게, 리딩(leading) 에지 즉 전방 열전대(29), 트레일링(trailing) 에지 즉 후방 열전대(30) 및 측면 열전대(도시되지 않음)을 포함하는 복수의 2차 또는 주변 열전대를 더 포함한다. 주변 열전대 각각은 기판 홀더(20) 및 웨이퍼(16)를 둘러싸는 슬립 링(slip ring)(32) 내에 수용된다. 중앙 및 주변 열전대 각각은 열전대의 판독에 감응하여 다양한 가열 부재(13, 14, 15)의 파워를 설정하는 온도 제어기에 접속된다.
주변 열전대를 수용하는 것에 부가하여 슬립 링(32)은 에지 부근의 영역에서 체적에 대한 표면적의 비율이 큰 것에 기인하여 발생한다고 알려져 있는 현상인, 웨이퍼 에지에서의 더욱 큰 열 손실 또는 흡수 방향으로의 경향을 보상하도록 고온 처리 과정중에 방사열을 흡수 및 방출한다. 에지 손실을 최소화함으로써 슬립 링(32)은 웨이퍼(16)에 걸쳐 방사상 온도 불균일의 위험성을 감축할 수 있다. 슬립 링(32)은 임의의 적합한 수단에 의해 매달릴 수 있다. 예를 들면, 예시된 슬립 링(32)은 전방 쳄버 분할체(36) 및 후방 쳄버 분할체(38)에 의지하는 엘보(34) 상에 놓인다. 분할체(36, 38)는 수정으로 형성되는 것이 바람직하다. 일부 배열에서는 하류 분할체(38)가 생략될 수 있다.
예시된 반응 쳄버(12)는 반응 가스 및 캐리어 가스를 주입하기 위한 입구 포트(40)를 포함하고, 웨이퍼(16)는 또한 이를 통하여 접수될 수 있다. 출구 포트(42)는 쳄버(12)의 반대측에 있으며, 입구(40)와 출구(42) 사이에 웨이퍼 지지 구조체(18)가 위치한다.
입구 컴포넌트(50)는 입구 포트(40)를 둘러싸도록 반응 쳄버(12)에 맞추어지고, 웨이퍼(16)가 통과하여 삽입될 수 있는 수평 방향으로 긴 슬롯(52)을 포함한다. 대체로 수직인 입구(54)는 이하에서 더욱 구체적으로 설명할 리모트 소스로부터 가스를 받아 들이고, 상기 가스를 슬롯(52) 및 입구 포트(40)와 연통시킨다. 입구(54)는 참고로서 본 명세서에 포함되는 Hawkins 등에 허여된 미국특허 제5,221,556호 또는 1996년 4월 25일자 출원된 미국특허 출원 제08/637,616호의 도면 21∼26에 관하여 기재된 바와 같은 가스 분사장치(injector)를 포함할 수 있다. 그러한 분사장치는 단일 웨이퍼 반응기용 가스 유동의 균일성을 극대화하도록 설계 된다.
출구 컴포넌트(56)는 유사하게 배출 개구부(58)가 출구 포트(42)와 정렬되어 배출 도관(59)로 인도하도록 프로세스 쳄버(12)에 장착된다. 다음에는 상기 도관(59)이 쳄버(12)를 통해 프로세스 가스를 도입하기 위한 적합한 진공 수단(도시되지 않음)과 연통할 수 있다. 바람직한 실시예에서, 프로세스 가스는 반응기 쳄버(12) 및 하류 스크러버(scrubber)(도시되지 않음)를 통해 도입된다. 쳄버(12)를 통해 프로세스 가스를 도입하는 것을 보조하고 저압 처리를 위해 쳄버를 배기시키기 위해 펌프 또는 팬이 포함되는 것이 바람직하다.
반응기(10)는 또한 바람직하게 쳄버(10)로부터 상류에 위치한 여기된 부류(excited species)의 발생기(60)를 포함한다. 예시된 실시예에서의 여기된 부류 발생기(60)는 마그네트론 파워 발생기 및 가스 라인에 연한 애플리케이터를 구비하는 원격 플라즈마 발생기를 포함한다. 예시적인 원격 플라즈마 발생기는 독일 뮌헨 소재 Rapid Reactive Radicals Technology(R3T)사로부터 상품명 TR-850으로 판매되는 것을 이용할 수 있다. 예시된 실시예에서, 마그네트론으로부터의 마이크로파 에너지는 가스 라인에 연한 애플리케이터 내의 유동 가스에 커플링된다. 플라즈마 소스 가스(63)는 여기된 부류 발생기(60)의 상류에 위치한다. 당업계에 공지된 바와 같이, 플라즈마 소스 가스(63)는 반응물 부류의 형태 및 휘발성에 따라 반응물, 캐리어 가스, 가스 탱크, 발포기(bubbler) 등을 포함할 수 있다. 각각의 가스 라인에는 여기된 부류 발생기(60)에 도입되어 반응 쳄버(12)에 유입된 캐리어 및 반응물 부류의 상대적 양을 선택할 수 있게 하는 별도의 질량 유동 제어기(mass flow controller; MFC) 및 밸브가 제공될 수 있다. 다른 배열에서 상기 여기된 부류는 프로세스 쳄버 내에서 발생될 수 있음을 이해할 것이다. 그러나 이하에 설명하는 바람직한 프로세스는 여기된 부류를 사용하지 않고 열적 CVD의 부류를 사용한다.
웨이퍼는 주변 환경으로부터 격리된 핸들링 쳄버(도시되지 않음)로부터 픽업 장치에 의해 슬롯(52)을 통해 전달되는 것이 바람직하다. 핸들링 쳄버와 프로세싱 쳄버(12)는 표준 수직형 슬릿 밸브 또는 참고로서 본 명세서에 포함되는 미국특허 제4,828,224호에 기재된 형태와 같은 게이트 밸브(도시되지 않음)에 의해 분리되는 것이 바람직하다.
예를 들면 200mm 웨이퍼 처리용으로 설계된 단일 웨이퍼 프로세스 쳄버(12)의 전체 체적 용량은 바람직하게는 약 30리터 미만, 더욱 바람직하게는 약 20리터 미만, 가장 바람직하게는 약 10리터 미만이다. 예시된 쳄버(12)의 용량은 약 7.5리터이다. 그러나 예시된 쳄버(12)는 분할기(36, 38), 웨이퍼 홀더(20), 링(32), 및 튜브(26)로부터 흐르는 퍼지 가스에 의해 분할되기 때문에, 프로세스 가스가 유통되는 유효 체적은 전체 체적의 약 절반이다(예시된 실시예에서는 약 3.77리터). 물론, 단일 웨이퍼 프로세스 쳄버(12)의 체적은 그 쳄버(12)가 수납하도록 설계된 웨이퍼의 크기에 따라 다를 수 있음이 이해될 것이다. 예를 들면, 예시된 형태이되 300mm 웨이퍼용인 단일 웨이퍼 프로세싱 쳄버(12)는 바람직하게 약 100리터 미만, 더욱 바람직하게는 약 60리터 미만, 가장 바람직하게는 약 30리터 미만의 용량을 갖는다. 하나의 300mm 웨이퍼 프로세싱 쳄버는 약 24리터의 총체적을 가지며, 유효 프로세스 가스 용량은 약 11.83리터이다.
도 2에도 나타낸 바와 같이, 반응기(10)는 수소 가스(H2)의 소스를 추가로 포함한다. 당업계에 공지되어 있는 바와 같이, 수소는 낮은 비점으로 인해 매우 높은 순도를 제공할 수 있고 실리콘 증착과 상용성이 있기 때문에 유용한 캐리어 가스이자 퍼지 가스이다. H2는 또한 층의 형성 이전에 바람직한 수소 소성에서의 환원제로서 사용된다. 다른 배열에서, H2는 또한 천연 산화물 세정을 위해 또는 다른 목적에서 수소(H) 라디칼을 생성하도록 여기된 부류 발생기(60)를 통해 흐를 수 있다.
예시된 반응기(10)는 또한 질소 가스(N2)의 소스를 포함한다. 당업계에 공지되어 있는 바와 같이, N2는 종종 반도체 제조에서 캐리어 가스 또는 퍼지 가스로서 H2 대신에 사용된다. 질소 가스는 비교적 불활성이며 많은 집적 재료 및 프로세스 유체와 상용성이 있다. 다른 가능한 캐리어 가스로는 헬륨(He)이나 아르곤(Ar)과 같은 희(希) 가스가 포함된다.
액체 반응물 소스(74)도 제시되어 있다. 액체 소스(74)는 발포기 내에, 예를 들면, 액체 디클로로실란(DCS), 트리클로로실란(TCS) 또는 더 고위의 실란 소스, 및 발포기로부터 반응 쳄버(12)로 증기상 반응물을 발포시키고 운반하기 위한 가스 라인을 포함할 수 있다. 발포기는 대안적으로(또는 부가적으로) 금속 소스로서 액체 Ta(OC2H5)5를 수용할 수 있고, 한편 캐리어 가스 소스(75)는 액체 소스(74) 를 통해 H2(도시됨) 또는 다른 캐리어 가스를 발포시켜 금속유기 전구체(metallorganic precursor)를 가스 형태로 반응 쳄버(12)에 운반하는 역할을 한다.
소망스럽게, 반응기(10)는 또한 도펀트 소스(예; 도시된 포스핀(76), 아르신(78) 및 디보란(80) 소스) 및 반응기 벽과 다른 내부 컴포넌트를 세정하기 위한 에천트(etchant)(예; HCl 소스(82) 또는 여기된 부류 발생기(60)에 공급하기 위한 플라즈마 소스 가스(63)로서 제공되는 NF3/Cl2 혼합물)와 같은 다른 소스 가스를 포함할 것이다. 바람직한 실시예에 따라 헤테로에피택시(heteroepitaxy) 필름의 증착용으로, 또한 게르마늄(84)(예; 게르만 또는 GeH4)의 소스 및 탄소(85)(예; SiH(CH3)3 소스, Si(CH3)4 소스 또는 CH4 소스)가 도핑 또는 SiGe 및 SiC 필름의 형성을 위해 제공된다.
또한 실란 소스(86)도 제공된다. 당업계에 공지되어 있는 바와 같이, 모노실란(SiH4), DCS 및 TCS를 포함한 실란은 폴리-SiGe, SiC, 질화실리콘, 금속 실리사이드, 및 외래의 또는 고유의 실리콘(증착 파라미터에 따라, 다결정성, 비정질 또는 에피택셜)의 증착과 같은 CVD 적용을 위한 통상의 휘발성 실리콘 소스이다. 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10)과 같이 상대적으로 보편성이 적은 소스도 가능하다. 모노실란(SiH4)이 예시되어 있다.
부가적으로 예시된 소스 가스는 CVD 및 질화 어닐링 단계에 유용한 휘발성 질소 소스의 역할을 하는 암모니아(NH3) 소스(70)를 포함한다. 그러나, 당업자는 도시된 가스 소스가 단지 예시적일 뿐이며 청구하는 발명의 모든 실시예에 필요한 것은 아님을 이해할 것이다. 또한, 다른 가스 소스도 예시된 가스 소스를 대체하거나 그렇지 않으면 다른 실시예에서 첨가될 수 있다.
가스 소스 각각은 부수적인 안전 및 제어 밸브를 구비하고 또한 가스 패널에 결합되는 질량 유동 제어기("MFC")를 거쳐 입구(54)(도 1)를 통해 반응기 쳄버(12)에 연결될 수 있다. 프로세스 가스는 중앙 제어기 내에 프로그램되고 분사장치를 통해 프로세스 쳄버(12) 내에 분배되는 방향에 따라 입구(54)(도 1)에 연통된다. 프로세스 쳄버(12)를 통과한 후, 미반응 프로세스 가스 및 가스상 반응 부산물은 대기중에 배출되기 전에 환경상 위험한 증기를 응축하도록 스크러버(88)(도 2)에 배출된다.
전술한 종래의 가스 소스 및 액체 발포기에 부가하여, 바람직한 반응기(10)는 반응 쳄버(12)로부터 멀리 떨어져 있거나 상류에 위치한 여기된 부류 발생기(60)를 포함한다. 예시된 발생기(60)는 마이크로파 에너지를 애플리케이터 내에 흐르는 가스에 커플링하고, 여기서 가스는 반응물 소스(63)로부터 반응물 전구체를 포함한다. 이하에 설명하는 프로세스에 대해 플라즈마 소스 가스(63)는 플루오르의 소스(예; NF3, F2 또는 B2F6), 염소의 소스(예; Cl2), 기타 할라이드 소스 및/또는 플라즈마를 지지하는 것을 보조하기 위한 캐리어 가스의 소스(예; N2, He 또는 Ar)를 포함한다. 플라즈마는 애플리케이터 내에서 점화되고 여기된 부류는 쳄 버(12) 방향으로 운반된다. 바람직하게, 발생기(60)에 의해 발생된 여기된 부류 중, 지나치게 반응성인 이온 부류는 쳄버(12) 내에 들어가기 전에 실질적으로 재결합된다. 반면, F, Cl, N 또는 O와 같이 전기적으로 중성인 여기된 부류는 대부분 존속하여 쳄버(12)에 들어가서 적절히 반응한다. 이하의 일반적 프로세스 설명으로부터 명백한 바와 같이, 원격 플라즈마-생성 여기된 부류는 본 명세서에 기재된 저온 소성과 결부하여 사용될 때 저온 쳄버 세정 및 부수적인 높은 웨이퍼 스루풋을 용이하게 한다.
도 3을 참조하면, 웨이퍼(16)가 온도 제어기(90)에 각각 접속된 복수의 온도 센서와 관련하여 도시되어 있다. 단일 온도 제어기(90)로 개략적으로 예시되어 있지만, 바람직한 실시예는 4개의 개별적 온도 센서에서 직접 온도를 제어하기 위해 4개의 독립적 온도 제어기를 활용한다. 그러나 당업자는, Waard 등에 의한 미국특허 제6,207,936호, 발명의 명칭 "MODEL-BASED PREDICTIVE CONTROL OF THERMAL PROCESSING"에 기재된 바와 같이, 본 발명이 임의 수의 온도 제어기를 구비한 반응기에 적용될 수 있음을 이해할 것이다. 그러한 온도 제어기는 센서의 감응 시간에 의해 제한 받지 않고 온도 센서의 온도를 예측 방식으로 제어할 수 있다.
그러나, 바람직한 온도 제어기(90)는 독립적 온도 센서에 따른 독립적 PID 제어기를 포함한다. 바람직한 실시예에서, 온도 센서는 온도 측정 분야에 공지되어 있는 바와 같이 접합을 형성하는 한 쌍의 와이어를 가로지르는 전압을 측정함으로써 간접적으로 온도를 측정하는 열전대(28-31)를 포함한다. 비례식, 적분식 및 미분식 조건들은 반응기 기술자에 의해 PID 제어기 각각에 대해 설정된다. 그러한 제어기는 미국 매사추세츠주 폭스보로 소재 The Foxboro Company로부터 상품명 761 CNA Single Station Micro-controller로 구할 수 있다. 또한, 상측 가열 부재(13) 및 하측 가열 부재(14, 15)도 독립적으로 전원 공급된다.
숙련된 기술자가 이해하는 바와 같이, 반응기(10)는 중앙 연산부, PIC 제어기(90)를 제어하기 위한 프로그래밍을 기억하는 메모리 기억 장치, 및 질량 유동 제어기를 구비하는 컴퓨터(도시되지 않음)를 포함한다. 따라서, 본 명세서에 기재된 게이트 밸브 개/폐, 로봇 방식 웨이퍼 전송, 온도 램핑 및 가스 유동의 시퀀스가 주어진 프로세스 "처방(recipe)"에 대해 컴퓨터 내에 프로그램된다.
외부(ex-situ) 웨이퍼 세정
상기 "배경기술" 항목에서 언급한 바와 같이, 기판 표면의 순도는 그 위에 증착되는 층의 품질, 특히 에피택셜 방식으로 증착되는 층의 품질에 결정적 영향을 줄 수 있다. 반도체 기판의 통상적 오염원은 천연 산화물로서, 이것은 대기중에 노출됨에 따라 보호되지 않은 실리콘 표면 상에 자연적으로 형성된다. 또한 탄소 오염물도 웨이퍼 공급자로부터 접수하는 반도체 웨이퍼의 표면에서 발견되는 경향이 있다.
그러한 노출 및 오염은 판매자로부터 제조 설비까지 웨이퍼를 수송할 때, 그리고 설비 내에서 처리 장치 또는 도구들 중에서 웨이퍼를 수송하는 가운데 불가피한 것이다. 예를 들면, 폴리싱된 실리콘 웨이퍼는 독립적 공급자에 의해 일반적으로 제공된다. 또 다른 부류의 공급자는 종종 웨이퍼를 입수하여 에피택셜층을 적용하고 이들 웨이퍼를 제조 설비에 공급한다. 동일한 설비에서 에피택셜층 및 추 후의 제조 단계가 실행될 때에도, 웨이퍼는 설비의 상이한 부분 내에서의 처리 단계들 사이의 대기중 오염물 및 플라스틱 취급 장치에 종종 노출된다.
따라서, 도 4를 참조하면, 웨이퍼는 CVD 반응기에 로딩되기 전에 외부 배스(bath)에서 세정되는 것이 가장 바람직하다. 일부 배열에서, 도 4의 세정 공정 중 일부 또는 전부가, CVD 반응기를 구비한 공통 전송 쳄버 주위에 집결시킨 프로세스 도구 상에서 실행될 수 있다. 도 4의 프로세스는, 참고로서 본 명세서에 결합되며, 2001년 3월 26일자 출원되고 본 출원의 양수인에게 양도된 공통 게류중인 미국특허 출원번호 제09/817,770호, 발명의 명칭 "STABLE, OXIDE-FREE SILICON SURFACE PREPARATION"의 특별히 최적화된 세정 프로세스를 가장 바람직하게 이용한다. 이하의 조건은 '770 출원의 바람직한 실시예로부터 인용한 것이다. 그러나 숙련된 기술자는 본 명세서의 저온 소성 단계가 다른 세정 프로세스에 따라 도입될 수도 있음을 이해할 것이다.
최초에, 증착하고자 하는 실리콘 함유 표면(예; 노출된 실리콘 웨이퍼 또는 SiGe 베이스가 표면에 형성된 웨이퍼)을 가진 기판을 수산화암모늄/과산화수소 혼합물(APM)로 세정한다(단계 100). 바람직한 실시예의 수산화암모늄/과산화수소 세정(100)에서는 800㎖ 내지 1,000㎖의 30% 과산화수소, 300㎖ 내지 600㎖의 29% 수산화암모늄 및 11갈론(41리터)의 물을 사용한다. 따라서, 총 배스 농도는 바람직하게 수산화암모늄 체적의 0.50% 내지 0.80%, 더욱 바람직하게는 수산화암모늄의 0.58% 내지 0.73%이다. 총 배스 농도는 바람직하게 약 0.10% 내지 0.50% 과산화수소, 더욱 바람직하게는 약 0.21% 내지 0.42% 과산화수소이다. 상기 용액을 바람직 하게는 약 20℃ 내지 50℃, 더욱 바람직하게는 30℃ 내지 40℃의 온도로 유지시킨다. 바람직한 실시예에서, 웨이퍼를 상기 용액 중에 약 5분 내지 15분간 유지시킨다. 도 4의 단계 (100)의 전술한 APM 용액은 RCA 세정 프로세스의 SC-1 용액과 유사할 수 있다.
APM 세정 단계(100)는 화학적 산화물을 성장시키는 공정에서 실리콘 웨이퍼로부터 입자, 표면 결함 및 I족과 II족 금속을 제거한다. APM 세정은 개방형 용기 식각조(etch bath) 또는 다른 적당한 용기에서 행해질 수 있다. 개방형 용기 식각조는 상업적으로 구입할 수 있다. 미국 아리조나주 피닉스 소재 Mark & Associates사로부터 상업적으로 구입할 수 있는 M&A Recirculating Etch Bath는 APM 세정 단계(100)에 사용하기 적합한 개방형 용기 식각조의 일례이다. 또한, APM 세정 단계(100)는 개방형 용기 식각조에 한정되지 않는다.
도 4에 나타낸 바와 같이 묽은 플루오르화수소(dHF)산 에칭 단계(110)는 APM 세정 단계(100) 후에 실행된다. 산화물층은 APM 세정 단계(100) 후의 실리콘 웨이퍼 표면 상에 존재한다. 묽은 플루오르화수소산 에칭 단계(110)는 실리콘 웨이퍼로부터 상기 산화물층을 제거한다.
플루오르화수소(dHF)산 에칭 단계(110)용 묽은 플루오르화수소산은 바람직하게 약 0.5중량% 내지 1.0중량% 플루오르화수소, 더욱 바람직하게는 0.5중량% HF의 농도를 갖는다. 에칭 단계(110)를 위해 묽은 플루오르화수소산의 사용은 실리콘 웨이퍼 표면 상의 오염을 최소화한다. 묽은 플루오르화수소산은 실리콘 웨이퍼 표면 상의 입자를 최소화하고 수소 터미네이션을 강화하기 위해 약 35℃ 내지 60℃의 온도, 더욱 바람직하게는 약 50℃로 가열되는 것이 바람직하다. 가열된 묽은 플루오르화수소산 에칭은 또한 실리콘 웨이퍼의 전표면 상에 균일한 산화물 에칭 속도를 제공한다. 실리콘 웨이퍼가 묽은 플루오르화수소산 에칭에 노출되는 시간은 바람직하게 약 20초 내지 2분, 더욱 바람직하게는 약 40초 내지 60초, 가장 바람직하게는 약 60초이다. 예시적인 절차에서, 실리콘 웨이퍼는 약 0.5중량%의 플루오르화수소 농도를 갖는 묽은 플루오르화수소산으로 약 50℃의 온도에서 약 60초 동안 에칭된다.
기판을 수계 또는 습식 HF 배스에 침지하는 것이 바람직하지만, 숙련된 기술자는 다른 배열에서 HF 증기를 사용할 수도 있음을 이해할 것이다. 식각조에서 묽은 플루오르화수소산을 형성하는 데 사용되는 초순수(ultrapure water)는 높은 비저항을 가지며, 이는 금속 레벨이 낮다는 것을 나타낸다. 식각조에서 묽은 플루오르화수소산을 형성하는 데 사용되는 물은 25℃에서 약 15MΩ-cm 이상의 비저항을 갖는 것이 바람직하고, 가장 바람직하게는 최소한 약 18MΩ-cm의 비저항을 갖는다. 총 유기 탄소(total organic carbon; TOC) 및 용해된 실리카도 10ppb 미만의 수준으로 최소화되는 것이 바람직하다.
식각조 내의 묽은 플루오르화수소산을 형성하는 데 사용되는 플루오르화수소산은 입자 및 용해 금속의 수준이 낮은 기가비트급(gigabit grade)(1조 분의 1 수준의 불순물) 플루오르화수소산으로, 미국 아리조나주 템페 소재 Alameda Chemical사(전화: 480-785-4685) 제품 Part No. 107101의 49% 용액을 상업적으로 구입할 수 있다.
바람직한 실시예에서, 묽은 플루오르화수소산 에칭 단계(110)와 후속하는 원래 위치에서의 린스 단계(120) 모두를 진행하는 동안 고순도 질소 퍼지 커튼(purge curtain)을 공기/액체 계면에 사용한다. 고순도 질소는 사용 시점에서 0.003㎛보다 큰 입자를 제거하는 필터를 통해 여과한다. 질소가 실리콘 웨이퍼에 접촉하기 전에 질소를 이온화함으로써 입자를 최소화한다. 이온화 장치는 예를 들면 Verteq SRDTM 시스템의 일부이다. 고순도 질소는 입자의 중성도(neutrality) 및 실리콘 웨이퍼 상의 안정한 표면 터미네이션을 높여준다.
단계 (110)에서 묽은 플루오르화수소산으로 실리콘 웨이퍼를 에칭한 후, 도 4의 원래 위치에서의 린스 단계(120)에서, 에칭된 실리콘 표면을 최대의 수소 부동태화(passivation)를 위해 초순수를 사용하여 식각조 내 원래 위치에서 실리콘 웨이퍼를 행군다. 원래 위치에서의 린스 단계(120)에서 사용되는 초순수는 안정한 수소 터미네이션 및 입자 중성도를 유지하기 위해 식각조에서 묽은 플루오르화수소산의 형성을 위해 사용되는 초순수와 동일한 순도를 갖는 것이 바람직하다. 에칭된 실리콘 웨이퍼는 이전의 에칭 단계에 유래하는 모든 HF산 및 입자를 제거하기에 충분한 시간 동안 초순수로 행구는 것이 바람직하며, 그 시간은 물론 식각조의 체적에 좌우된다.
식각조 내 원래 위치에서 실리콘 웨이퍼를 행굼으로써 오염물의 양이 최소화된다. 또한, 원래 위치에서의 린스 단계(120)는 웨이퍼를 린스조(rinse bath) 속으로 이송하는 단계를 배제한다. 실리콘 웨이퍼의 오염은 린스조로 이송하는 동안 일어날 수 있다. 예시된 실시예에서, 원래 위치에서의 린스 단계(120)는 실온 근방의 온도(일반적으로 20℃∼25℃, 또는 약 23℃)에서 행해진다. 원래 위치에서의 린스는 단계적 및 이동식 세정인 것이 바람직하다. 예시적인 원래 위치에서의 린스 단계(120)는 초순수를 사용하여 실온에서 약 15분간 식각조 내 원래 위치에서의 린스를 포함한다.
실리콘 웨이퍼를 초순수로 행군 후, 도 4의 스핀 건조(spin-dry) 단계(130)에서 웨이퍼를 건조한다. 다양한 스핀 건조 장치가 건조 단계(130)용으로 적합하지만, 미국 캘리포니아주 산타 애나 소재 Verteq, Inc.로부터 상업적으로 구입할 수 있는 Verteq 1800이 스핀/린스 건조기의 일례이다. 실리콘 웨이퍼는 원래 위치에서의 린스 단계(120)에서 린스 후 스핀/린스 건조기로 이송된다. 스핀-온리(spin-only) 건조 단계(130)에서, 실리콘 웨이퍼는 고온 상태에서 스핀 건조되고, 이온화 질소는 약 15slm 내지 25slm의 속도로 건조기 속으로 유입된다. 가열된 질소 가스는 60℃ 내지 80℃의 온도인 것이 바람직하고, 더욱 바람직하게는 60℃ 내지 80℃, 가장 바람직하게는 약 70℃이다. 기계의 린스 사이클을 이용하지 않고 건조 사이클만이, 바람직하게는 400rpm 내지 600rpm으로 실행된다. 질소 기류는 필터를 통과하며, 이 필터는 건조기에 들어 가기 전에 0.003㎛보다 큰 입자를 제거한다. 드라이 온리 스핀 건조 단계(130)는 실리콘 웨이퍼가 건조될 때까지, 일반적으로 베어(bare) 실리콘 웨이퍼에 대해 약 240초 동안, 패턴 형성 웨이퍼에 대해 약 480초 동안 실행된다. 드라이 온리 스핀 건조 단계(130)는 입자 중성도 및 실리콘 웨이퍼 상의 안정한 표면 터미네이션을 높여준다.
예시적인 드라이 온리 스핀 건조 단계(130)는 500rpm으로 베어 실리콘 웨이퍼에 대해 240초 동안 또는 패턴 형성 실리콘 웨이퍼에 대해 480초 동안 히터가 on이고 정전방지(antistatic) 옵션(이온화)이 on인 상태에서 실행된다.
유리하게는, 여기에 설명된 프로세스는 약 20분 이내에 산화반응을 초래하는 종래의 세정 공정과 대조적으로, 클린룸 조건 하에 수일간 안정하게 유지될 수 있는 낮은 입자물질 카운트 및 수소 터미네이션을 제공한다. 그러나 종래의 세정을 이하에 설명하는 프로세스와 함께 이용할 수 있다; 이 경우 그러한 세정 또는 최소한 HF 최종 처리를 도 5의 프로세스 시작 직전에 실행하는 것이 바람직하다.
저온 소성, 증착 및 쳄버 세정
이제 도 5를 참조하면, 도 4의 프로세스가 단계 (200)으로 예시되고 바람직한 CVD 쳄버 내에 웨이퍼를 로딩하는 단계(220) 이전에 일어난다.
실리콘 소스 가스로부터의 잔사(residue)는 일반적으로 증착 후 반응 쳄버(12)(도 1)의 표면 상에 남는다. 과거에 그러한 잔사는 증착 단계들 사이에 단순한 HCl 증기 에칭 단계로 제거되었다. 자주 세정하지 않으면 잔사는 정상적 조작을 위해서는 방사열이 통과해야 하는 수정 반응기 벽을 흐리게 할 수 있다. 그러나 에칭 단계 전에 잔사를 산화 단계에 노출시키면, 잔사를 경화시키게 되어 더욱 장애가 되거나 비용이 드는 세정 단계를 필요로 한다. 예를 들면 코팅된 표면을 외부적으로 산 세척하는 것은 반응기 컴포넌트의 외부 세정을 행하는 동안 반응기 정지 시간에 따른 비용은 말할 것도 없고 프로세스 쳄버를 해체하는 데 많은 비용이 들어간다.
쳄버에 웨이퍼가 없이 비어 있는 동안, 쳄버 벽 및 다른 컴포넌트로부터의 부착물을 제거하기 위해 저온 플라즈마 세정 프로세스(210)을 이용할 수 있다. 세정 프로세스(210)는 매 증착 사이클 후(웨이퍼들 사이)에 행해질 수 있고, 또는 웨이퍼를 몇 개씩 처리한 후 행해질 수 있다. 세정 프로세스(210)는 원격 여기된 부류 발생기(60)(도 2)에서 활성화된 할라이드 소스 가스(특히 NF3 및/또는 CF6)를 사용하는 것이 바람직하다. 세정 프로세스는 바람직하게 약 550℃ 미만, 더욱 바람직하게 약 500℃ 미만, 가장 바람직하게는 약 450℃에서 행해진다. 플라즈마 쳄버 세정 단계(210)에 이어서 반응물은 쳄버로부터 퍼징되고 게이트 밸브가 열린다.
이하의 설명으로부터 알 수 있는 바와 같이, 웨이퍼의 저온 로딩(220) 및 저온 소성 단계(240)에 의해 쳄버 세정(210)을 행하는 동안 플라즈마 에너지에 의해 제공되는 저온을 충분히 이용할 수 있게 된다. 후속하는 저온 소성(240)에 의해 용이해지는 저온 로딩 프로세스(220)가 없으면, 쳄버 온도는 더 높은 소성 온도까지 좌우간 승온되어야 한다.
플라즈마 쳄버 세정(210) 후, 웨이퍼는 프로세스 쳄버 속으로, 웨이퍼 지지체 또는 서셉터(20)(도 1) 상에 로딩된다(220). 바람직한 실시예에서, 서셉터(20)는 웨이퍼 상의 보호성 터미네이션이 탈착되는 온도 미만에서 웨이퍼 처리 사이에 "아이들(idle)" 상태에 있다. 예를 들면, 수소 터미네이션을 남기는 HF 최종 프로세스에 이어서, 서셉터(20)는 550℃ 미만, 바람직하게는 약 500℃ 미만, 및 예시된 실시예에서는 약 450℃에서 아이들링한다. 따라서, 서셉터(20)는 예시된 실시예에 서 로딩(220) 도중 선행 플라즈마 세정(210)의 온도로 유지된다.
유리하게는, 쳄버 게이트 밸브가 닫히고 기판을 로딩하는 동안 게이트 밸브를 통해 도입됐을 수 있는 모든 대기중 오염물을 쳄버 퍼징(230)이 제거하기 시작할 때까지 저온 로딩(220)은 웨이퍼 표면 상의 수소 터미네이션을 대부분 유지시킨다. 퍼징은 임의의 적합한 퍼지 가스를 사용하여 실시할 수 있지만, 수소 가스를 사용하여 행하는 것이 가장 바람직하다. H2는 입구 포트(40)로부터 출구 포트(42)로 유동되고 또한 매달린 튜브(26)를 통해 웨이퍼 홀더(20)(도 1 참조)의 밑면으로 유동되는 것이 바람직하다. 예시적인 H2 유속은 약 20∼45slm 이내이다.
이 단계에서 웨이퍼 온도가 낮기 때문에, 수소 터미네이션이 실질적으로 손실되기 전에 쳄버로부터 공기 및 수분이 제거되어 웨이퍼 표면의 산화가 최소로 일어난다. 부가적으로, 저온 로딩(220)은 웨이퍼 "컬(curl)"의 도래를 감소시킴으로써 웨이퍼, 웨이퍼 핸들링 로봇 말단 작동기(end effector) 및 서셉터에 대한 손상을 감소시킨다. 웨이퍼 컬은 상대적으로 냉각된 웨이퍼를 훨씬 고온의 웨이퍼 지지체와 접촉시킬 때의 열 충격으로부터 초래되는 잘 알려진 현상이다. 또한 저온 플라즈마 세정(210)과 저온 소성(240)(이하에 설명됨)을 조합하여 저온 로딩은 웨이퍼 스루풋을 현저히 향상시킬 수 있다.
퍼징(230) 후, 저온 소성(240)이 실행된다. 쳄버를 퍼징(230)할 때까지 보호성 터미네이션을 유지하였으므로, 제거해야 하는 오염물이 비교적 적고, 따라서 소성 단계는 종래의 소성 단계처럼 높은 온도일 필요가 없고 또한 긴 시간을 필요 로 하지 않는다. 또한, 온도 상승 시점에 쳄버 내에 산소 및 수분이 거의 없기 때문에 자연적 산화물 문제를 악화할 우려 없이 매우 급속한 온도 상승이 행해질 수 있다. 따라서 저온 소성(240)은 약 45초 미만 동안에 웨이퍼 온도를 급상승시키는 단계를 포함하는 것이 바람직하고, 약 30초 미만이 더욱 바람직하고 약 20초 미만이 가장 바람직하다. 200mm 웨이퍼를 사용한 예시적인 실시예에서, 후속하는 증착을 위한 온도를 안정화하기 전에 단지 약 15초 동안에 온도의 급상승이 진행된다. 숙련된 기술자는 본 명세서의 설명에 비추어 볼 때 온도 상승 시간은 상이한 웨이퍼 크기 및 램프 파워에 대해 조절될 수 있음을 용이하게 이해할 것이다.
이러한 저온 소성(240)은 매우 낮은 수준의 산소 및 탄소 오염물을 표면에 남기는 것이 유리하다. SIMS 분석 기법을 이용한 실험 결과 실리콘 표면과 후속하여 증착된 층 사이의 계면에서 1018원자/㎤의 산소가 나타난다. 이러한 결과는 바람직하게 소성 프로세스에 할라이드 에칭 부류를 첨가하지 않고 매우 낮은 열적 경비(낮은 온도 및 적은 시간)를 소모하여 달성된다. 원할 경우, 일부 배열에서는 저온 소성 프로세스(240)에 HCl을 첨가하면 금속 불순물도 제거될 수 있다.
예시한 바와 같이, 저온 소성(240)에 뒤이어 이하에서 보다 구체적으로 설명하는 저온 증착(250)이 원래 위치에서 행해진다. 증착(250)을 설명하기 위해 사용하는 "저온"이라는 용어는 종래의 에피택셜 실리콘 증착 온도 이하의 온도에서 행해지는 프로세스를 의미한다. 따라서 웨이퍼는 소성 단계 이후에 추가로 가열될 필요가 없고 일반적으로 강하될 필요가 있다.
따라서, 상기 조건 하에 스루풋을 극대화하기 위해서는 저온 소성(240)을 증착(250)에 소망되는 온도로 안정화시키기 위한 시간을 최소화하는 방식으로 행해진다. 따라서, 급속한 온도 상승은 하측 램프(14)(도 1 참조)에 제공되는 파워에 상대적으로 상측 램프(13)(도 1 참조)에 바이어스 파워(biased power)를 제공함으로써 행해진다. 예를 들면, 예시적인 소성(240)에서, 상측 램프에 제공되는 파워는 하측 램프 파워에 대한 상측 램프 파워의 "중간(neutral)" 아날로그 비율보다 약 25% 높은 것이 바람직하고, 약 50% 높은 것이 더욱 바람직하다. 여기서 "중간"이라 함은 동일한 웨이퍼(16) 온도 및 서셉터(20) 온도를 얻도록 최적화된 비율을 의미한다. 예시적 반응기(10)에서의 예시적 램프에 대한 중립을 50% 초과하는 아날로그 비율에서 상측 램프(13)는 풀 파워(full power) 상태이다. 이로써 웨이퍼는 저온 소성(240)을 행하는 동안 신속히 가열되지만, 질량이 더 큰 서셉트(20)는 그 만큼 빨리 가열되지 않으며, 따라서 온도를 떨어뜨리고 이어서 증착 온도로 안정화시키는 데 많은 시간을 필요로 하지 않는다.
실험에서, 중앙 열전대(28)(도 1)는 상부 램프에 대한 15초 파워 스파이크 동안 단지 약 684℃의 피크 온도에 도달하는 것으로 나타났다. 다소 느리게 반응하며 웨이퍼로부터 이격한 중앙 열전대(28)는 상기 급속한 스파이크 동안 웨이퍼의 실제 온도를 나타내지 않는다; 즉, 웨이퍼의 실제 피크 온도는 약 700℃ 내지 900℃, 바람직하게는 약 750℃ 내지 800℃이다. 그러나 웨이퍼 온도는 이 피크 온도에서 안정화되지 않고; 파워가 상부 램프(13)(도 1) 방향으로 바이어스되고 웨이퍼 온도가 일정하게 상방향으로 급상승되는 저온 소성 단계 후, 온도 제어기는 즉시 웨이퍼를 증착 온도에 안정화시키도록 조절된다. 그러나, 기판 홀더(20)는 바람직하게 750℃ 미만, 더욱 바람직하게는 725℃ 미만, 그리고 예시적인 실시예에서는 약 700℃ 미만의 온도에 도달한다.
언급한 바와 같이, 증착(250)은 표준 에피택셜 실리콘 프로세스보다 낮은 온도에서 행해진다. 바람직하게 웨이퍼 온도는 약 450℃ 내지 950℃, 더욱 바람직하게는 약 550℃ 내지 800℃, 가장 바람직하게는 약 600℃ 내지 700℃이다. 소성(240)의 낮은 극대 온도 및 신속성에 부분적으로 기인하여, 온도는 급상승 이후 바람직하게는 1분 미만에, 더욱 바람직하게는 소성(240) 후 약 45초 미만에 원하는 증착 온도에서 안정화된다. 예시적 프로세스에서, 650℃에서의 온도 안정성은 소성 단계(240)를 포함하여 45초 내에 도달된다. 대조적으로, 이 시스템에 대한 온도를 통상적 소성 온도인 900℃로부터 650℃까지 낮추는 데에는 소성 시간을 포함하지 않고 보통 약 2분 걸린다.
클린 실리콘 표면 상의 저온 증착(250)은 다수의 가능한 프로세스 중 하나일 수 있다. 예를 들면, 선택적 에피택셜 실리콘 증착은 약 650℃ 내지 1000℃에서 행해진다. 그러한 프로세스는 높여진(elevated) 소스/드레인 영역 또는 높여진 이미터를 요하는 회로 설계에 특히 유용하다. SiGe 증착은 약 625℃ 내지 725℃에서 행하는 것이 바람직하다. SiGe 베이스 상의 에피택셜 실리콘 증착 또는 실리콘 옥시니트라이드(SiOxNy)의 CVD도 또한 유사한 범위, 예를 들면 약 650℃에서 행할 수 있다. 숙련된 기술자는 그러한 소성 후(post-bake) 저온 증착 프로세스에 적합한 전구체 및 조건을 용이하게 이해할 것이다.
증착(250)에 이어서, 웨이퍼(16) 및 서셉터(20)의 온도는 게이트 밸브가 열려 있는 상태에서 방치하여 아이들링 온도(idling temperature)까지 냉각시키고, 웨이퍼(16)를 제거하고, 게이트 밸브를 닫고, 플라즈마 쳄버 세정(210)을 다시 시작한다. SiGe 베이스가 웨이퍼(16) 상에 증착된 경우에, 웨이퍼(16)에 대한 부가적 처리는 웨이퍼(16)가 실리콘 이미터의 에피택셜 성장을 위해 반송되기 전에 행해질 수 있다. 대안적으로, 다음에 또 하나의 웨이퍼가 도입되고 저온에서 서셉터(20) 상에 로딩되고(220), 상기 프로세스가 반복된다.
바람직한 실시예에서, 처방이 반응기(10)의 프로세서에 입력되고, 온도 제어기(도시되지 않음)는 가열 부재 파워 할당을 결정하기 위한 목표 온도로 프로그램된다. 앞선 설명에 대한 하나의 예로서, 저온 소성을 행하기 위해 다음과 같은 예시적 처방이 제공된다: 제1 단계로, 플라즈마 쳄버 세정을 행한다. 제2 단계로, 온도 제어기를 350℃에 설정하고 수소를 10slm의 유량으로 쳄버에 공급하면서 웨이퍼(16)를 프로세스 쳄버(12) 내에 웨이퍼 지지체 즉 서셉터(20) 상에 로딩한다. 제3 단계로, 쳄버(12)를 밀봉하고 온도 제어기를 450℃로 설정한 상태에서 수소 가스를 20slm의 유량으로 프로세스 쳄버에 공급한다. 제4 단계로, 쳄버(12)를 0.8기압까지 감압되도록 펌핑한다. 제5 단계로, 온도 제어기를 1100℃로 설정하고 대응하여 최대 파워를 가열 부재에 인가하고, 15초간 소성을 행한다. 중요한 점은 온도 제어기가 1100℃를 달성하고자 추구하지만, 쳄버 및 기판 모두의 온도가 실제로 상기 온도에 접근하지 못하고 일반적으로 700℃ 내지 900℃ 범위에 머문다는 점이 다. 제6 단계로, 온도 제어기를 680℃로 설정한 상태에서 역충전(backfill) 단계를 실행하고 수소 유량을 45slm으로 증가시키고 압력을 1기압으로 올린다. 이후에 전술한 바와 같이 증착이 행해진다.
에피택셜층 및 이형접합 쌍극 트랜지스터의 형성에 고유한 문제들
당업계에 알려진 바와 같이, 에피택셜층은 본래의 실리콘 또는 도핑된 실리콘, 실리콘 게르마늄 또는 다른 반도체 재료로 형성될 수 있다. 최근에 에피택셜 실리콘-게르마늄 베이스 및 에피택셜 실리콘 이미터와 함께 집적 소자의 이점은 점차 명백해졌다. 특히, 그러한 재료는 고주파수 적용에 사용하기에 매우 바람직하고, 이형접합 쌍극 트랜지스터의 형성에 특히 중요하다.
이형접합 쌍극 트랜지스터(HBT)는 이미터가 에피택셜 실리콘으로 형성될 수 있고 베이스가 에피택셜 실리콘-게르마늄 합금으로 이루어질 수 있는 고주파수 트랜지스터이다. 실리콘-게르마늄 합금(종종 실리콘-게르마늄으로 간단히 표현됨)은 밴드 갭이 실리콘보다 좁다. 공통 쌍극자 트랜지스터의 수직 방향 치수가 축소됨에 따라 SiGe HBT의 물성은 더욱 바람직하게 된다.
이형접합 쌍극 트랜지스터의 베이스용으로 실리콘-게르마늄을 사용함으로써 이미터로부터 베이스로의 캐리어 분사의 효율성을 높일 수 있다. 결과적으로, 실리콘-게르마늄 베이스 내의 불순물 농도가 종래의 실리콘 베이스의 경우보다 1차수 크기 이상 더 높을 경우에도 커런트 게인(current gain) "g"는 충분한 수준에 달한다. 실리콘-게르마늄을 사용하여, 베이스 내의 도핑 레벨을 충분히 높이고 베이스 폭을 감소시킴으로써 높은 빈도로 고성능을 실현할 수 있다. 또한, 컷오프(cut- off) 주파수를 개선할 가능성이 있고(이미터-베이스 확산 시간을 단축함), 결과적으로 실리콘-게르마늄 베이스 내 게르마늄 프로파일을 분류함으로써 고주파 특성을 더욱 높일 수 있다. 발전된 실리콘-게르마늄 쌍극자 상보적 금속-산화물-반도체(BiCMOS) 기술은 이형접합 쌍극 트랜지스터에서 실리콘-게르마늄 베이스를 사용한다. 고주파(예를 들면 다중 GHz) 체제에서는 GaAs 및 InP와 같은 종래의 컴파운드 반도체가 현재 고속 유선 및 무선 통신용 시장을 지배한다. 실리콘-게르마늄 BiCMOS는 파워 증폭기와 같은 장치 내 GaAs에 필적하는 성능을 약속할 뿐 아니라, 이형접합 쌍극 트랜지스터를 표준 CMOS와 집적화하여 소위 "칩 상의 시스템(system on a chip)"을 산출함으로써 실질적인 비용 절감을 가져 온다.
SiGe 베이스층의 한 가지 단점은 SiGe 베이스층 상에 결점이 없는 에피택셜 이미터층을 형성하기 어려운 점이다. 일반적으로 쳄버 내의 메모리 효과로 인한 프로세스들 사이에 있을 수 있는 일체의 교차 오염을 최소화하기 위해서 SiGe 베이스층은 밑에 있는 컬렉터층과 위에 있는 이미터층을 형성하는 프로세스로부터 상이한 쳄버에서 형성된다. 불행하게도 이것은 산화물 및 다른 오염물이 SiGe층의 상부 표면에 영향을 미칠 기회를 제공한다. 종래의 프로세스 하에서 고온 소성은 SiGe 베이스층의 결정 구조를 과도하게 이완시킨다. 숙련된 기술자는 SiGe층이 허용할 수 있는 열적 경비는 그것이 준안정층(metastable layer)으로서 형성되는지 여부에 좌우된다는 것을 이해할 것이다. 따라서, SiGe 베이스층 위에 에피택셜 증착을 얻기 위해서는 통상 SiGe층이 형성된 후 오염을 회피하도록 주의를 기울여야 한다. SiGe 위의 에피택셜층이 중단 없이 완전한 HBT 구조체가 성장되는 반응 쳄 버 내에서 제조되었지만, 이것이 대부분의 집적화 스킴(integration scheme)에 대해 실제적인 것은 아니다. 따라서, 민감한 컬렉터-베이스 또는 베이스-이미터 계면은 선택적으로 성장시킨 에피택셜 베이스 및 폴리실리콘 이미터를 사용하는 장치와 달리, 결코 공기나 다른 프로세스 환경에 노출되지 않는다. 종래 기술의 구체적 설명에 대해서는 1997년 11월 20일자 Electronics Letters, 2050-2052쪽에 게재된 Gruhle 및 Mahner의 "Low 1/f noise SiGe HBTs with application to low phase noise microwave oscillators."를 참조할 수 있다. 또한 2001년 8월자 IEEE BCTM 1.1 19-24쪽에 게재된 Gruhle의 "Prospects for 200 GHz on Silicon with SiGe Heterojunction Bipolar Transistors."를 참조할 수 있다.
현재, SiGe HBT를 제조하고자 할 때 고려해야 하는 네 가지 주요 과제가 있다; 첫째로, 에피택셜 증착 이전의 계면의 청결도(cleanliness); 둘째로, 에피택셜 이미터 성장에 필요한 열적 경비 및 격자 구조 보존; 세째로, 베이스 내 게르마늄의 농도; 네째로, 베이스의 두께가 그것이다. 이들 과제 각각은 본 발명의 실시예를 통해 검토된다.
에피택셜 증착 전 계면의 청결도
실리콘 게르마늄 베이스가 실리콘 기판 상에 성장된 후, 상기 SiGe 베이스의 상부에 에피택셜 방식으로 실리콘 함유 이미터를 성장시키는 것이 바람직할 것이다. 프로세스 교차 오염을 피하기 위해, 하나의 반응 쳄버 내에서 실리콘 기판 상에 SiGe 베이스를 증착시키는 것이 바람직하고, 연후에 상기 반응 쳄버로부터 웨이퍼는 제거되어 실리콘 이미터가 성장되기 전에 추가 처리될 수 있다. 베이스와 이 미터의 증착 사이의 기간 동안 SiGe 베이스 표면에 산화물 및 탄소 오염물이 확장되고, 그 결과 실리콘 이미터의 에피택셜 성장이 방해 받는다. 실리콘 게르마늄 베이스 상에 매우 작은 오염물이라도 에피택셜 이미터의 형성을 저해할 수 있다. 에피택셜 증착의 달성과는 별도로, 트랜지스터 게이트 유전체 형성과 같은 다른 프로세스는 필름 형성에 앞서 청결한 표면을 요구한다.
열적 경비 및 격자 구조
기판이 적절히 세정된 후에도, 기판 상에 고품위의 실리콘-게르마늄 필름을 증착하고 유지사는 것은 주된 과제로 남았다. 게르마늄이 실리콘의 격자 상수보다 약 4% 큰 격자 상수를 가지는 것은 잘 알려져 있다. 실리콘-게르마늄이 실리콘 기판 상에 성장되면, 실리콘-게르마늄은 실리콘-게르마늄 합금과 실리콘 기판 사이의 격자 부정합에 기인한 압축 변형을 받게 된다. 기판의 온도가 올라감에 다라 불일치 변형의 에너지가 증가하여 변위가 합금 필름 내에 생성되는 것이 에너지 면에서 바람직하게 된다. 이러한 변위는 장치 성능, 특히 쌍극성 장치에 대해 불리하여 높은 전류 누설 및 낮은 전위차로 유도한다. 또한, 베이스층에서의 결정 변위는 이미터층까지 전파되어 에피택셜 이미터의 형성을 방해한다. 이 효과는 실리콘 게르마늄 베이스 상의 에피택셜 이미터의 광범위한 채택을 막아 왔으며, 제조자로 하여금 이미트의 본성이 다결정인 장치를 주로 생산하지 않을 수 없게 했다. 따라서, 그러한 변위를 최소화하는 실리콘-게르마늄 베이스 상의 에피택셜 이미터를 형성하는 방법에 대한 특별한 요구가 있다.
HF 최종 처리에 있어서도, 실리콘 함유 구조체 위의 에피택셜 및 다른 증착 은 일체의 천연 산화물을 제거하기 위해 일반적으로 예비증착 소성 단계를 이용한다. 보통 환원제로서 수소를 사용하며 그 때문에 "수소 소성" 단계라 불리는 그러한 소성 단계는 일반적으로 연장된 시간 동안 비교적 고온에서 실행된다. 일반적 소성 조건은 약 20분간 750℃로부터 약 1분간 900℃까지의 범위이다. 종종 더 높은 온도(1000℃ 내지 1200℃)도 후속하는 고온 에피택셜 프로세스와 결부되어 소성을 위해 이용된다. 그러나 그와 같은 소성 단계는 소성 단계 자체 또는 온도 순환을 위해 필요로 하는 시간으로 인해 웨이퍼 스루풋을 감소시킨다. 부가하여, 그러한 시간이 연장된 고온 소성은 얕은 접합을 갖는 장치에 대해 허용될 수 없는 열적 경비를 소모하며, 판도체 기판 내 도펀트의 제어되지 않는 이동(migration)을 야기한다. 따라서, 열적 경비의 소모는 모든 점에서 소성 단계에 대해 불리하지만, 특히 전술한 바와 같이 고온에서 장시간 노출될 때 과도하게 이완도는 SiGe 베이스층 표면을 세정하는 데에 불리하다.
소성 단계로부터 온도 및 열적 부하를 줄이기 위한 시도에서, 소성 프로세스에 할라이드 가스 또는 다른 에천트 증기 및/또는 플라즈마 에너지를 부가하는 것이 제안되었다. 일부의 회로 설계에 대해서는 허용될 수 있지만, 그러한 에칭 화학 물질은 웨이퍼에 해로울 수 있다.
따라서, 열적 경비의 소모를 최소로 하면서 오염물이 없는 환경에서 수소 터미네이션을 제거할 수 있게 함으로써 SiGe 베이스 내 변위를 방지하는 프로세스에 대한 요구가 있다.
게르마늄 농도
SiGe 베이스의 형성에서, 게르마늄 농도는 컬렉터-베이스 계면으로부터 베이스-이미터 계면으로 가면서 선형으로 감소된다. 예시적인 배열에서, 이 구배 내 게르마늄의 농도는 컬렉터-베이스 계면에서의 20% 내지 베이스-이미터 계면에서의 0%의 범위이다. 게르마늄 농도의 증가는 또한 에피택셜 방식으로 성장시킨 SiGe 합금의 격자 구조 상의 응력을 증가시키기 때문에, 주어진 SiGe층이 견딜 수 있는 열적 경비에 반비례한다; 즉, Ge-함량이 높을수록 SiGe 결정 구조는 더 용이하게 이완된다. 전기적으로 베이스 내의 게르마늄의 농도를 증가시키는 것이 바람직하지만, 그렇게 하는 것은 주어진 장치에 대한 열적 경비를 감소시킨다. 마찬가지로, 주어진 열적 경비에 대해 일정량의 게르마늄 농도만이 하나의 장치에 존재할 수 있다. 따라서, 열적 경비의 소모를 최소로 하면서 베이스층 내의 게르마늄 농도의 증가를 허용하는 프로세스에 대한 요구가 있다.
SiGe 베이스 두께
일반적으로, SiGe 베이스의 두께는 250Å 내지 650Å의 범위이다. 게르마늄의 두께가 증가하면 에피택셜 방식으로 성장한 SiGe 합금의 격자 구조 상의 응력도 증가하므로, 주어진 SiGe층이 견딜 수 있는 열적 경비에 반비례한다; 즉, SiGe층이 두꺼울수록 그것의 결정 구조가 더 용이하게 이완된다. 유사하게, 주어진 열적 경비에 대해, 특정한 게르마늄 두께만이 가능하다. 따라서, 열적 경비의 소모를 최소로 하면서 베이스층에서의 게르마늄 두께의 증가를 허용하는 프로세스에 대한 요구가 있다.
에피택셜층 및 이형접합 쌍극 트랜지스터를 형성하는 바람직한 방법
전술한 바와 같이, 에피택셜 SiGe 합금층이 청결한 실리콘 표면 상에 증착된 후, 본 명세서에 기재된 프로세스는 SiGe 베이스 상에 에피택셜 실리콘 이미터층의 후속하는 증착을 제공한다. 도 6은 본 발명의 바람직한 실시예에 따른 에피택셜 이미터를 형성하기 위한 프로세스를 일반적으로 나타내는 흐름도를 도시한다. 제1 단계(260)에서, 실리콘-게르마늄 합금의 에피택셜 베이스층이 초기에 기판(16) 상에 형성된다. 바람직하게, 이 베이스층은 도 5에 예시된 바와 같이 저온 증착(250)을 통해 형성된다. 일반적 처리를 통해 이 기판(16)은 이전에 반응 쳄버(12) 내에서 또는 기판이 또 다른 반도체 처리 장치(예시되지 않음)로부터 화학 기상 증착 반응기(10) 내부로 이송될 때 산소에 노출되었을 수 있다. 다음으로, 기판(16)은 반응 쳄버(12) 내부로 이동되어 저온 소성(280)이 실행된다. 저온 소성 단계(280)는 앞에서 설명한 바와 같이 실행되고, 바람직하게는 열적 경비를 고갈시키지 않고 기판(16)의 표면으로부터 거의 모든 산소 및 탄소 오염물을 효과적으로 제거한다. 예시된 바와 같이, 저온 소성(280)은 실질적으로 앞에서 설명한 바와 같이 저온 증착에 의해 원래 위치에서 이어지는 것이 바람직하다. 이 단계가 실행되는 동안 이미터는 에피택셜 방식으로 성장한다(290). 이미터는 Si로 형성되는 것이 바람직하지만, SiC로 형성될 수도 있다.
본 발명의 방법에 따라 SiGe 베이스를 처리함으로써, 게르마늄의 열적 경비는 고갈되지 않는다. 이들 프로세스의 저온 특성은 또한 베이스층 내 게르마늄의 더 높은 농도 및 두께를 허용한다. 결과적으로, 응력을 받은 SiGe층의 결정 격자 구조는 이완되지 않고, 베이스층에서 변위는 나타나지 않는다. 유리하게, 변위가 없다는 것은 탁월하게 청결한 표면과 함께 결정 구조를 이완시키지 않고 SiGe 베이스층 상에 실리콘 또는 실리콘-탄소 이미터층이 에피택셜 방식으로 성장할 수 있도록 한다.
실리콘 게르마늄층은 바람직하게 최소한 약 250Å, 더욱 바람직하게는 약 650Å 이상의 두께를 갖는다. 또한, SiGe 베이스층 및 후속하는 실리콘 함유 이미터의 증착을 위해 별도의 쳄버들이 사용되는 것이 가장 바람직하다. 그러한 방식으로, 각각의 증착에 대해 지정된 프로세스 쳄버를 사용함으로써 메모리 효과 및 그에 따른 오염을 회피할 수 있다. 동시에, 쳄버들 사이의 이송으로부터 발생되는 산화물 및 다른 오염물을 SiGe 변형된 층을 이완시킬 위험이 없이 제시된 저온 소성에 의해 세정할 수 있다.
여기에 설명된 프로세스는 후속하는 증착을 위한 매우 청결한 실리콘 표면을 제공하면서 저온 소성 및 신속한 수소 소성을 가능하게 한다. 따라서 얕은 접합이 그 집적도(integrity)를 유지할 수 있다. 유리하게는, 고율의 스루풋을 유지하면서 SiGe HBT BiCMOS 소자를 형성할 수 있게 된다. 또한, 원래 위치에서 실행되는 전술한 저온 소성과 상대적 저온 증착의 조합은 웨이퍼 스루풋에서의 다른 상당한 향상을 가능하게 하고 조작의 전반적 비용을 감축시킨다. 저온 플라즈마 쳄버 세정은 상기한 바와 조합하여 최첨단 반도체 제조에서 소망되는 순도를 유지하면서 스루풋에 대해 더 많은 이득을 제공한다.
당업자는 본 발명의 범위를 벗어나지 않고 다양한 변형 및 변경을 행할 수 있음을 이해할 것이다. 유사한 다른 변형 및 변경은 첨부하는 청구의 범위에 의해 정의되는 본 발명의 범위 내에 포함되는 것으로 의도된다.
본 발명의 이러한 양태 및 기타 양태는 이하의 설명 및 첨부하는 도면으로부터 숙련된 기술자에게 지극히 명백할 것이다.
도 1은 예시적인 단일 기판 반응 쳄버의 개략적 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 가스 소스를 예시하는 가스 유동 개략도이다.
도 3은 복수의 온도 센서 및 온도 제어기와 관련된 웨이퍼의 개략적 설계도이다.
도 4는 웨이퍼를 프로세스 쳄버 내에 도입하기 전에 세척하는 바람직한 방법을 일반적으로 예시하는 흐름도이다.
도 5는 바람직한 실시예에 따른 프로세스를 일반적으로 나타내는 흐름도이다.
도 6은 바람직한 실시예에 따른 에피택셜 이미터를 형성하는 프로세스를 일반적으로 나타내는 흐름도이다.

Claims (5)

  1. 산화되기 쉬운 노출된 반도체 영역을 갖는 반도체 기판의 처리 방법으로서,
    550℃ 미만의 온도에서 화학 기상 증착(chemical vapor deposition) 반응 쳄버 내의 서셉터 상에 기판을 로딩(loading)하는 단계;
    환원 분위기 내에서 상기 기판을 45초 미만 동안 상기 기판을 소성(baking)시키는 단계;
    상기 소성 후 상기 기판의 온도를 안정화시키는 단계;
    상기 온도를 안정화시킨 후, 화학 기상 증착에 의해 상기 반도체 영역 바로 위에 소정 층을 증착하는 단계; 및
    상기 기판 지지체 상에 상기 기판을 로딩하는 단계 이전에 상기 반응 쳄버를 550℃ 미만의 온도에서 세정하는(cleaning) 단계를 포함하는 반도체 기판의 처리 방법.
  2. 제1항에 있어서,
    상기 세정 단계는 상기 반응 쳄버를 플라즈마로 처리하는 반도체 기판의 처리 방법.
  3. 제2항에 있어서,
    상기 세정 단계는 상기 반응 쳄버를 할라이드 함유 플라즈마(halide- containing plasma)로 처리하는 반도체 기판의 처리 방법.
  4. 제3항에 있어서,
    상기 세정 단계는 상기 반응 쳄버를 플루오르 함유 플라즈마(fluorine-containing plasma)로 처리하는 반도체 기판의 처리 방법.
  5. 제1항에 있어서,
    상기 세정 단계는 상기 기판 지지체를 500℃ 이하로 유지하는 반도체 기판의 처리 방법.
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