KR20080086997A - 소자의 접합 구조 - Google Patents

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히로나리 우라베
요시노리 마츠우라
다카시 구보타
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미쓰이 긴조꾸 고교 가부시키가이샤
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Abstract

본 발명은 n+-Si 등의 반도체층과 Al계 합금층을 직접 접합시키는 경우, Al과 Si의 상호 확산을 방지할 수 있고, 오믹 특성을 유지하는 것이 가능하며, Al계 합금층 자체의 저저항 특성을 확보할 수 있는 소자의 접합 구조를 제공한다. 본 발명은 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비한 소자의 접합 구조에 있어서, Al계 합금층과 직접 접합되는 반도체층은 질소를 함유하는 Si인 것을 특징으로 하는 소자의 접합 구조로 했다. 이 Si의 질소 함유량은 1×1018∼5×1021atoms/cm3으로 했다.
소자 접합 구조, Al계 합금층

Description

소자의 접합 구조{JUNCTION STRUCTURE OF DEVICE}
본 발명은 액정 디스플레이 등의 표시 장치를 구성하는 소자의 접합 구조에 관하며, 특히, 배선 회로 재료로서 Al계 합금을 사용한 소자의 제조 기술에 관한 것이다.
근래, 액정 디스플레이로 대표되는 박형 텔레비전 등의 표시 디바이스에는, 그 구성 재료로서 알루미늄(이하, 단순히 Al로 기재하는 경우가 있다)계 합금의 배선 재료가 널리 보급되어 있다. 이러한 이유는 Al계 합금 배선 재료의 비저항값이 낮고, 배선 가공이 용이한 특성을 갖는 것에 의한다.
예를 들면, 액티브 매트릭스 타입의 액정 디스플레이의 경우, 스위칭 소자로서의 박막 트랜지스터(Thin Film Transistor, 이하, TFT로 약칭한다)는 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide) 등의 투명 전극(이하, 투명 전극층이라 하는 경우가 있다)과, Al계 합금에 의해 형성된 배선 회로(이하, Al계 합금층이라 한다)로 소자가 구성된다. 이와 같은 소자에서는, Al계 합금층이 투명 전극과 접합되는 부분이나, TFT 내에 있어서의 n+-Si(인 도핑된 반도체층)와 접합시키는 부분이 존재한다.
상술한 바와 같은 소자를 구성하는 경우, Al계 합금층에 형성되는 알루미늄산화물의 영향을 고려하여, Al계 합금층과 투명 전극층 사이에, 몰리브덴(Mo)이나 티탄(Ti) 등의 고융점금속 재료를 이른바 캡층으로서 형성하고 있다. 또한, n+-Si와 같은 반도체층과 배선 회로의 접합에 있어서는, 제조 공정 중의 열 프로세스에 의해, Al과 Si가 상호 확산하는 것을 방지하고자, 반도체층과 Al계 합금층 사이에, 상기 캡층과 동일한 몰리브덴(Mo)이나 티탄(Ti) 등의 고융점금속 재료를 개재시키도록 하고 있다.
여기서, 도 1을 참조하면서, 상기한 소자 구조에 대하여 구체적으로 설명한다. 도 1에는, 액정 디스플레이에 관한 a-Si 타입의 TFT 단면개략도를 나타내고 있다. 이 TFT 구조에서는, 유리 기판(1) 위에, 게이트 전극부(G)를 구성하는 Al계 합금 배선 재료로 이루어지는 전극 배선 회로층(2)과, Mo나 Mo-W 등으로 이루어지는 캡층(3)이 형성되어 있다. 그리고, 이 게이트 전극부(G)에는, 그 보호막으로서 SiNx의 게이트 절연막(4)이 마련되어 있다. 또한, 이 게이트 절연막(4) 위에는, a-Si 반도체층(5), 채널 보호막층(6), n+-Si 반도체층(7), 캡층(3), 전극 배선 회로층(2), 캡층(3)이 순차 퇴적되어, 적절히 패턴 형성됨으로써, 드레인 전극부(D)와 소스 전극부(S)가 마련된다. 이 드레인 전극부(D)와 소스 전극부(S) 위에는, 소자의 표면 평탄화용 수지 또는 SiNx의 절연막(4')이 피복된다. 또한, 소스 전극부(S)측에는, 절연층(4')에 콘택트홀(CH)이 마련되고, 그 부분에 ITO나 IZO의 투명 전극 층(7')이 형성된다. 이와 같은 전극 배선 회로층(2)에 Al계 합금 배선 재료를 사용하는 경우에서는, n+-Si 반도체층(7)과 전극 배선층(2) 사이나 콘택트홀(CH)에 있어서의 투명 전극층(7')과 전극 배선층(2) 사이에, 캡층(3)을 개재시키는 구조로 되어 있다.
이 도 1에 나타내는 소자 구조에서는, Mo 등의 캡층을 형성하기 위해서, 재료나 제조 설비 등의 비용 상승을 피할 수 없고, 제조 공정의 복잡화가 지적되고 있었다.
그 때문에, 상기와 같은 캡층을 생략하는 방법으로서, Al계 합금으로 이루어지는 배선층의 일부를 질화하고, 그 질화한 부분을 개재하여 반도체층과 접합시키는 기술이 제안되어 있다(특허문헌 1 참조). 또한, Al계 합금으로 이루어지는 배선층의 전부를 질화시켜, 반도체층과 접합시키는 기술도 제안되어 있다(특허문헌 2 참조).
특허문헌 1 : 일본 특개2003-273109호 공보
특허문헌 2 : 일본 특개2005-123576호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 상기 특허문헌 1의 대응에서는, Al계 합금의 질화된 부분의 저항이 높아지기 때문에, 반도체층과 Al계 합금층을 직접 접합했을 때에, 오믹 특성을 만족시킬 수 없는 경향이 된다. 또한, 특허문헌 2와 같이, Al계 합금의 배선층의 전 부를 질화시키면, 배선층 자체의 저항값이 너무 커져, 양호한 소자 특성을 만족시킬 수 없게 된다.
본 발명은 이상과 같은 사정을 배경으로 이루어진 것이며, n+-Si 등의 반도체층과 Al계 합금층을 직접 접합시키는 경우에 있어서, Al과 Si의 상호 확산을 방지할 수 있고, 오믹 특성을 유지하는 것이 가능하며, Al계 합금층 자체의 저(低)저항 특성을 확보할 수 있는 소자의 접합 구조를 제공한다. 보다 구체적으로는, 250℃ 이상의 열이력이 가해져도, 반도체층과 Al계 합금층이 직접 접합한 계면의 계면 반응을 억제하여, 오믹 특성을 유지함과 동시에, Al계 합금층의 저항값을 10μΩ·cm 이하로 하는 것이 가능해지는 소자의 접합 기술을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하고자, 본 발명자들은 반도체층과 Al계 합금층의 직접 접합을 실현하기 위해, 반도체층을 형성하는 Si의 검토를 행한 바, Si에 질소가 함유되어 있는 경우, 양호한 직접 접합을 실현할 수 있는 것을 알아냈다.
본 발명은 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비한 소자의 접합 구조에 있어서, Al계 합금층과 직접 접합되는 반도체층은 질소를 함유하는 Si인 것으로 했다.
그리고, 본 발명에 있어서의 반도체층을 형성하는 Si의 질소 함유량은 1×1018atoms/cm3∼5×1021atoms/cm3인 것이 바람직하고, 1×1018atoms/cm3∼1× 1020atoms/cm3인 것이 보다 바람직하다.
본 발명에 따른 소자의 접합 구조에 있어서의 반도체층은, Al계 합금층과 직접 접합되는 표면측으로부터 100Å 이상의 깊이가 질소를 함유한 Si로 이루어지는 것으로 할 수 있다.
또한, 본 발명에 있어서의 반도체층은 아모퍼스의 n+-Si 또는 p+-Si로 이루어지는 것이 바람직하다. 이 경우의 「n」이라 함은 전자가 캐리어로서 지배적인 반도체층인 것을, 「p」라 함은 정공이 캐리어로서 지배적인 반도체층인 것을, 「+」라 함은 Si에의 첨가 원소를 고(高)도핑하고 있는 것을 의미하고 있다. 본 발명에 있어서의 반도체층은 인, 붕소, 안티몬에서 선택되는 도펀트를 5×1017atoms/cm3∼5×1021atoms/cm3 함유하는 것이 바람직하다.
또한, 본 발명에 있어서의 Al계 합금은 Ni를 0.5at%∼10.0at% 함유하는 것이 바람직하다. 더하여, 붕소를 0.1at%∼0.8at% 함유하는 것이 보다 바람직하다. 또한, 본 발명에 따른 소자의 접합 구조를 형성하는 경우, Al계 합금층은 스퍼터링법에 의해 형성하는 것이 바람직하다. 그 때의 스퍼터링 타겟은 Ni를 0.5at%∼10.0at% 함유하는 Al계 합금으로 이루어지는 것이 바람직하다.
그리고, Ni에 더하여 붕소를 0.1at%∼0.8at% 함유하는 Al계 합금 스퍼터링 타겟을 사용하는 것이 바람직하다.
본 발명은 상기한 소자의 접합 구조를 구비하는 소자로 형성된 박막 트랜지 스터에 관한 것이다.
상기한 본 발명에 따른 소자 구조는 화학 기상 증착법에 의해 반도체층이 되는 Si를 성막할 때의 성막 분위기에, N2, NH3, NOx의 적어도 어느 하나를 함유하는 가스를 도입하여 성막할 수 있다.
또한, 본 발명에 따른 소자 구조는, N2를 함유하는 가스를 도입하여 반도체층이 되는 Si를 성막하는 경우, 질소 분압비를 0.001%∼20%로 하여 성막을 개시하거나, 혹은 성막 도중부터 질소 분압비를 0.001%∼20%로 조정함으로써 형성할 수 있다.
그리고, 본 발명에 따른 소자 구조는 반도체층이 되는 Si를 성막한 후에, 질소 분위기 중, 200℃∼500℃의 열처리를 행함으로써 형성할 수도 있다.
도 1은 TFT 개략단면도.
도 2는 오믹 특성 평가 샘플 개략도.
도 3은 Si 확산 내열성 평가의 광학 현미경 사진.
도 4는 Si 확산 내열성 평가의 광학 현미경 사진.
도 5는 2차 이온 질량 분석 장치에 의한 반도체층 중의 질소 분석 결과를 나타내는 개념 그래프.
도 6은 TFT 소자의 배선 구조를 나타내는 평면개념도.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명에 있어서의 최량의 실시 형태에 대하여 설명하지만, 본 발명은 하기 실시 형태에 한정되는 것은 아니다.
본 발명에 있어서의 소자는 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비하고 있고, 이 Al계 합금층과 직접 접합되는 반도체층은 질소가 함유된 Si이다. 이 질소 함유량은 1×1018atoms/cm3∼5×1021atoms/cm3인 것이 바람직하고, 1×1018atoms/cm3∼1×1020atoms/cm3인 것이 보다 바람직하다.
Si의 질소 함유량이 1×1018atoms/cm3 미만이면, Al과 Si의 상호 확산이 발생하기 쉬워져, 계면 반응을 충분히 억제할 수 없는 경향이 된다. 구체적으로는, 250℃ 이상의 열이력이 가해지면, 계면 반응이 일어나기 쉬워져, 직접 접합이 곤란해지는 경향이 있다. 반대로, 5×1021atoms/cm3을 초과하면, 소자를 형성했을 때의 트랜지스터 특성에 있어서의 on 전류가 저하하여, on/off비가 저하하는 경향이 된다. 그리고, Si의 질소 함유량이 1×1018atoms/cm3∼1×1020atoms/cm3이면, 280℃ 이상의 내열성을 구비하고, 소자의 스위칭 특성인 on/off비를 5자리 이상 확실히 취할 수 있게 된다.
본 발명에 따른 소자의 접합 구조에서는, 반도체층의 전체가 상기한 질소 함유량의 Si로 이루어지는 것이 바람직하지만, 그 반도체층의 일부가 상기 질소 함유량의 Si로 이루어지도록 해도 좋다. 예를 들면, Al계 합금층에 직접 접합되는 반도체층의 표면으로부터 100Å 이상의 깊이가 질소를 함유한 Si로 이루어지는 것으 로 하는 것이다. 요컨데, Al계 합금층과 직접 접합하는 부분의 반도체층이 상기 질소 함유량의 Si이면, Al과 Si의 상호 확산을 방지할 수 있고, 오믹 특성을 유지하는 것이 가능해지는 것이다.
반도체층을 형성하는 Si에 질소를 함유시키는 방법으로서는, 화학 기상 증착법, 이른바 CVD(Chemical Vapour Deposition)에 의해 반도체층을 성막할 때에, 아르곤으로 희석한 SiH4, PH3 등의 도입 가스에 더하여, N2가스, NH3가스, NOx가스를 단독 혹은 병용하여, 적량 첨가하는 방법을 채용할 수 있다. 또한, 반도체층의 일부에 질소를 함유시키는 방법으로서는, CVD에 의해 성막할 때에, 수소 희석의 SiH4, PH3 등의 도입 가스에 더하여 N2, NH3가스를 첨가하는 타이밍을 콘트롤하거나, 반도체층의 성막 후, 질소 분위기 하에서 열처리하는 방법 등이 있다. 예를 들면, 액정 디스플레이의 TFT 제조 프로세스에 있어서 반도체층에 질소를 함유시키는 경우, 반도체층의 전체 혹은 반도체층의 표면 일부의 어디라도 좋지만, 제조 프로세스의 공정수의 증감이나 질소 함유량의 조정 난이도 등을 고려하여, 현상태의 제조 프로세스에 있어서 용이하게 대응할 수 있는 방법을 채용하는 것이 바람직하다.
보다 구체적으로는, 화학 기상 증착법(CVD)에 의해 반도체층이 되는 Si를 성막하는 성막 분위기에, N2가스를 첨가하는 경우, 0.001%∼20% 질소 분압비로서 성막을 개시하거나, 성막 도중부터 0.001%∼20% 질소 분압비로 조정함으로써, 반도체층이 되는 Si에 질소 함유시킬 수 있다. 이 질소 분압비는 Si를 성막하는 분위기에 질소 가스를 도입했을 때의 분압비이며, 이것이 0.001% 미만이면, CVD에 있어서의 다른 성막 조건을 변동시켜도, 내열성을 확보할 수 있는 질소 함유량(1×1018atoms/cm3)을 달성할 수 없어지기 때문이다. 또한, 20%를 초과하면, 반도체층의 저항이 높아져 트랜지스터 특성이 악화되는 경향이 된다. 또, 이 질소 분압비라 함은, 컨버전 팩터(conversion factor)에 의한 실유량(實流量)으로부터 구한 것이다. 이 CVD 성막에 있어서 질소의 함유를 행하면, 반도체층 전체에 질소를 함유시킬 수 있고, 혹은, 반도체층의 일부에 질소를 함유하는 것이 가능해진다. 이 질소 가스 대신에, 암모니아(NH3) 가스를 사용하는 경우에는, 그 분압비는 0.001∼2%로 하는 것이 바람직하다.
또한, 다른 방법으로서는, 반도체층이 되는 Si를 성막한 후에, 질소 분위기 중, 200℃∼500℃의 열처리를 행함으로써 반도체층의 Si에 질소를 함유시킬 수도 있다. 이 질소 분위기 중에서의 열처리에 의해 반도체층의 Si에 질소를 함유시키는 경우, 반도체층의 표면으로부터 깊이 방향을 향해 질소 함유량이 연속적으로 저하한 반도체층이 된다. 본원 발명에 있어서의 질소 분위기라 함은, 질소를 주성분으로 하는 가스, 예를 들면, N2가스, NH3가스, NOx가스 등의 가스종을 사용하고, 의도적으로 제어된 환경을 나타내고, 바람직하게는, 질소를 주성분으로 하는 가스를 분압으로 90% 이상, 보다 바람직하게는 99% 이상의 환경이다.
상기와 같이 질소를 함유시킨 Si는 이른바 도펀트된 것, 즉, n+-Si 또는 p+-Si이고, 그 결정 형태가 아모퍼스인 것이 바람직하다. 이와 같은 반도체층으로서 는, 인, 붕소, 안티몬에서 선택되는 도펀트를 5×1017atoms/cm3∼5×1021atoms/cm3 함유하는 것이 바람직하다. 이 인, 붕소, 안티몬를 고도핑시킨 Si이면, Al계 합금층과의 직접 접합에 있어서 오믹 특성을 확보할 수 있기 때문이다. 이 도핑량이 5×1017atoms/cm3∼5×1021atoms/cm3이면, 도펀트종, 활성화 열처리 조건에도 따르지만, 소자의 트랜지스터 특성을 충분히 확보할 수 있는 것이 된다. 도펀트종에 따라서는 5×1021atoms/cm3을 초과하는, 더욱 고도핑도 가능하지만, 아모퍼스 Si의 반도체 소자의 경우, 도펀트의 활성화율이 커지지 않기 때문에 실용적인 것으로는 되지 않는다.
또, Si에의 각 도펀트종의 도입은 이른바 열확산법이나 이온 주입법 등의 공지의 방법에 의해 행하는 것이 가능하다. 그리고, Si 중의 도펀트종이나 그 함유량에 대하여는, 2차 이온 질량 분석 장치(Dynamic SIMS)에 의해 측정할 수 있다.
또한, 본 발명의 소자를 형성하는 경우, Al계 합금층은 Ni(니켈)를 함유하는 Al계 합금인 것이 바람직하다. Al계 합금층이 순(純)Al이어도 본 발명은 유효하지만, Ni를 함유하는 Al계 합금이면, Al계 합금층 자체의 저항을 10μΩ·cm 이하로 하는 것이 용이함과 동시에, 양호한 소자 특성을 구비하는 직접 접합을 실현하기 쉽기 때문이다. Ni를 함유하는 Al계 합금으로서는, 구체적으로는, Al-Ni 합금, Al-Ni-B(붕소) 합금, Al-Ni-C(탄소) 합금, Al-Ni-Nd(네오듐) 합금, Al-Ni-La(란탄) 합금 등을 들 수 있다. 그리고, 이 Ni 함유량은 0.5at%∼10.0at%인 것이 바람직하다. 또한, Nd, La를 사용하는 경우에는, Ni 함유량은 0.5at%∼2.0at%의 함유량으 로 하는 것이 바람직하다. B, C, Nd, La의 함유량은 0.1at%∼1.0at%인 것이 바람직하다.
또한, Al계 합금으로서는, Al-Ni-B 합금으로서 B(붕소)를 0.1at%∼0.8at% 함유한 것이 보다 바람직하다. 이와 같은 조성의 Al-Ni-B 합금이면, ITO나 IZO 등의 투명 전극층과의 직접 접합이 가능함과 동시에, n+-Si 등의 반도체층과 직접 접합도 가능해지고, 투명 전극층 혹은 반도체층과 직접 접합했을 때의 접합 저항값이 낮고, 내열성도 뛰어난 소자를 형성하는 것이 가능해진다. 이 Al-Ni-B 합금을 채용하는 경우, Ni 함유량이 4.0at% 이상이며, B함유량이 0.80at% 이하인 것이 바람직하다. 보다 바람직하게는, Ni 함유량이 3.0at%∼6.0at%이며, B함유량이 0.20at%∼0.80at%이다. 이와 같은 조성의 Al-Ni-B 합금이면, 소자의 제조 공정에 있어서의 각 열이력에 대한 뛰어난 내열 특성을 구비하는 것이 되기 때문이다. 또, 본 발명의 Al계 합금은 저저항 특성의 관점에서, Al 자체를 75at% 이상 함유하고 있는 것이 바람직하다. 또한, 상기 Al계 합금층은 질화 처리나 산화 처리가 실시되어도 특별히 문제는 없다.
상기한 본 발명에 따른 소자의 접합 구조이면, 반도체층과 Al계 합금층이 직접 접합한 계면의 계면 반응을 억제하여, 오믹 특성을 유지함과 동시에, Al계 합금층의 저항값을 10μΩ·cm 이하로 하는 것이 가능해지는 소자가 되기 때문에, 박막 트랜지스터(TFT)를 형성하기 위해서 적합한 것이라 할 수 있다. 또한, 본 발명에 따른 소자의 접합 구조는 게이트 전극이 기판측에 위치하는, 이른바 보텀 게이트 구조의 TFT를 형성할 때에 매우 적합한 소자 구조가 된다.
[실시예 1]
계속해서, 본 발명의 실시예에 대하여 설명한다. 이 실시예 1에서는, Al계 합금층으로서, 순Al막(비저항값 2.8μΩ·cm), Al-5.0at%Ni 합금막(비저항값 4.0μΩ·cm), Al-5.0at%Ni-0.4at%B막(비저항값 4.2μΩ·cm)의 3종을 사용하여, Si에 의한 반도체층을 직접 접합시켜, 그 소자의 특성 평가를 행했다(비교예에는 Al-5.0at%Ni-0.3at%C막(비저항값 4.8μΩ·cm)도 더했다). 특성 평가로서는, 이하에 설명하는 오믹 특성, Si 확산 내열성에 대하여 조사했다. 또, 각막의 비저항값은 유리 기판 위에 스퍼터링(마그네트론·스퍼터링 장치, 투입 전력 3.0W/cm2, 아르곤 가스 유량 100sccm, 아르곤 압력 0.5Pa)에 의해 단막(두께 약 0.3㎛)을 형성하고, 질소 가스 분위기 중, 300℃, 30분간의 열처리를 행한 후, 4단자 저항 측정 장치에 의해 측정한 것이다.
오믹 특성 : 이 오믹 특성 평가는 도 2에 나타낸 평가 샘플을 제작하여 행했다(도 2(a)는 샘플 단면도, 도 2(b)는 샘플 평면도를 나타낸다). 우선, CVD(섬코가부시키가이샤제 : PD-2202L)에 의해 유리 기판(1)(코닝사제 : #1737) 위에 500Å의 n+-Si 반도체층(2)을 성막했다. 이 n+-Si 반도체층(2)을 성막 조건은 RF 100W(0.31W/cm2), SiH4가스(수소 희석) 유량 300sccm, 인(P) 성분 함유 가스(수소 희석) 유량 50sccm, 기판 온도 300℃에서, 막두께 300Å의 n+-Si 반도체층(2)을 형 성했다. 그리고, 그 위에 스퍼터링(마그네트론·스퍼터링 장치, 투입 전력 3.0W/cm2, 아르곤 가스 유량 100sccm, 아르곤 압력 0.5Pa)에 의해, Al계 합금층(3)을 2000Å 두께로 성막했다. 그리고, 그 Al계 합금층(3)을 포토리소그래프에 의해 세로 1000㎛×가로 300㎛ 전극 패드를, 패드 간격을 50㎛가 되도록 하여 형성한 평가 샘플을 제작했다. 그리고, 이 평가 샘플에 형성된 양 전극 패드 사이에서, +5V∼-5V의 범위에 있어서의 전류-전압 측정을 행함으로써, 오믹 특성을 평가했다. 이 오믹 특성의 평가 방법은 측정한 전류-전압 그래프로부터, 전류와 전압의 상관성이 선형적인 것이었던 평가 샘플을 오믹 접합이 되어 있는 것이라 하여 평가 ○라 하고, 전류와 전압의 상관성이 비선형적인 것을 오믹 접합이 되어 있지 않은 것이라 하여 평가 ×라 했다.
Si 확산 내열성 : 이 특성의 평가 샘플에는, 유리 기판 위에 n+-Si 반도체층(300Å)을 CVD(상기 오믹 특성의 경우와 동일한 조건)에 의해 형성하고, 그 반도체층 위에 스퍼터링(마그네트론·스퍼터링 장치, 투입 전력 3.0W/cm2, 아르곤 가스 유량 100sccm, 아르곤 압력 0.5Pa)에 의해, 각 Al계 합금층(2000Å)을 형성한 것을 사용했다.
n+-Si 반도체층에 있어서의 질소의 함유는 CVD에 의해 성막할 때에, 수소로 희석한 SiH4가스, 인(P) 성분 함유 가스의 도입 가스에 더하여, N2가스를 분압비로 0.001∼20%의 범위가 되도록 첨가함으로써 조정했다.
그리고, 각 평가 샘플을 200∼380℃의 온도역에서 10℃마다 열처리 온도를 설정하여, 질소 가스 분위기 중, 30분간의 열처리를 행한 후, 인산계 Al 에칭액(간토가가쿠(주)사제, 액온 32℃의 Al 혼산 에천트/조성(용량비)인산:옥살산:아세트산:물=16:1:2:1)으로 10분간 침지시킴으로써, 상층에 형성한 각 조성막만을 용해하여, 반도체층을 노출시켰다. 이 노출한 반도체층 표면을 광학 현미경(200배)으로 관찰하여, Si와 Al의 상호 확산이 발생되어 있는가를 조사했다.
도 3 및 도 4에는, 노출한 반도체층 표면에 있어서의, 대표적인 광학 현미경 사진을 나타낸다. 도 3은 상호 확산이 전혀 인정되지 않은 반도체층 표면이며(평가 결과 : ○), 도 4는 상호 확산의 흔적(사진 중의 흑점)이 인정된 것이다(평가 결과 : ×). 또, 도 3 및 도 4에 대하여는, 상호 확산의 유무를 판단했을 때에 참고로 한 이미지이며, 본 실시예의 관찰 결과를 나타낸 것은 아니다.
표 1∼표 3에 상기 특성 평가 결과를 나타낸다. 시료 No. 1-1∼1-3은 Si 반도체층에 질소를 함유했을 경우이고, 시료 No. 1-4∼1-7은 Si 반도체층에 질소를 함유하고 있지 않은 경우이다. 또한, 표 1은 Si 반도체층의 질소 함유량이 4×1019atoms/cm3의 경우, 표 2는 1×1018atoms/cm3의 경우, 표 3은 1×1020atoms/cm3의 경우의 결과를 나타내고 있다. 여기서의 질소 함유량은 평균값이다.
또, Si 반도체층의 질소 함유량은 4×1019atoms/cm3 이상의 경우, 2차 이온 질량 분석 장치(Dynamic SIMS)에 의해 측정했다. 2차 이온 질량 분석 장치(Dynamic SIMS)에 의해, 반도체층 중의 질소를 측정하면, 도 5에 나타내는 바와 같은 분석 결과가 얻어진다. 도 5에서는, 질소를 함유시킨 n+-Si에 의해 형성된 반도체층(소스 혹은 드레인)을 2차 이온 질량 분석 장치에 의해 깊이 방향으로, 질소를 분석한 측정 결과의 일례를 나타내고 있다. 도 5에 나타내는 바와 같이, 반도체층의 Si의 일부에 질소가 함유되어 있는 경우, 질소가 함유한 Si 반도체층의 부분에 있어서, 질소가 함유되어 있는 부분의 두께에 상당하는 부분에서 질소가 검출된다. 그리고, 그 질소 함유량(농도)은 도 5와 같은 사다리꼴 형상의 피크의 윗변 부분에 해당하는 측정값의 평균값에 의해, 특정되어 있다.
또한, 질소 함유량이 1×1018atoms/cm3의 경우에는, 2차 이온 질량 분석 장치의 검출 한계 이하가 되므로, X선 광전자 분광 분석 장치(XPS)에 의해 Si 반도체층의 깊이 방향으로 50∼100Å 정도 스퍼터링을 행하고, 그 후, 그 스퍼터링 부분을 X선 광전자 분광 분석 장치(XPS)에 의해 측정하고, 질소 함유량이 이미 알고 있는 샘플 측정의 결과로부터 얻어진 질소 검출 피크의 적분 강도와 비교하여, 그 질소 함유량을 산출했다. 또, 이 질소 함유량의 측정은 2차 이온 질량 분석 장치, X선 광전자 분광 분석 장치의 어느 쪽이라도 측정 가능하지만, 2차 이온 질량 분석 장치의 검출 한계 부근의 함유량의 경우, 그 측정값의 신뢰성의 관점에서 X선 광전자 분광 분석 장치에 의한 측정을 행하는 경우가 있다.
[표 1]
Figure 112008050422869-PCT00001
[표 2]
Figure 112008050422869-PCT00002
[표 3]
Figure 112008050422869-PCT00003
표 1∼표 3의 결과로부터, n+-Si 반도체층에 질소를 함유시켰을 경우에는, 250℃ 이상의 열이력이 가해져도, 접합 계면의 반응이 억제되어 있는 것이 판명되었다. 또한, 표 2에 나타내는 바와 같이 질소 함유량이 1×1018atoms/cm3이 되면, 표 1의 결과에 비해 확산 내열성이 10∼20℃ 낮아지는 경향이 확인되었다. 한편, 표 3에 나타내는 바와 같이 질소 함유량이 1×1020atoms/cm3이 되면, 표 2의 결과에 비해 확산 내열성이 40∼50℃ 높아지는 경향이 확인되었다. 또한, 질소 함유량이 1×1020atoms/cm3을 초과하면, 소자의 스위칭 특성인 on/off비를 6자리로 취할 수 없어지는 경향이 된다. 예를 들면, on 전류 10-4A, off 전류 10-10A일 때의 on/off비는 6자리가 되는데, 이와 같은 on/off비를 유지할 수 없게 되기 때문에, 질소 함유량은 1×1020atoms/cm3 이하로 하는 것이 실용적이라고 여겨진다.
[실시예 2]
다음으로, 이 실시예 2에서는, 각종 조성의 Al계 합금과 질소 함유량을 변화시킨 Si 반도체층에 관하며, Si 확산 내열성과 소자의 스위칭 특성(on/off비)에 대하여 상세히 조사한 결과를 설명한다.
이 실시예 2에서 평가한 Al계 합금은 표 4 및 표 5에 나타내는 시료 No. 2-1∼시료 No. 2-9의 9종류이다.
그리고, 이 실시예 2에서는, 상기 실시예 1에서 설명한 방법과 마찬가지로 하여, 반도체층의 질소 함유량이 다른 6종류 샘플에 대하여 평가를 행했다. 또한, 반도체층의 Si에 대하여는, P(인)가 2×1018∼5×1018atoms/cm3 정도 함유된, 고도핑 n+-Si로 했다.
스위칭 특성 : 소자의 스위칭 특성으로서는, on/off비를 측정함으로써 행했다. 평가 샘플은 다음의 순서에 따라 제작했다.
우선, 유리 기판(코닝사제 : #1737) 위에, 각 조성의 Al계 합금 타겟을 사용하여, 두께 3000Å의 Al계 합금막을 형성했다. 스퍼터링 조건은 기판 가열 온도 100℃, DC Power 1000W(3.1W/cm2), 아르곤 가스 유량 100sccm, 아르곤 압력 0.5Pa에서 행했다. 계속해서, 포토리소그래피에 의해 Al계 합금막을 에칭하여, 게이트 배선폭 50㎛를 형성하고, 게이트 전극폭 15㎛를 형성했다(도 6 참조). 포토리소그래피 조건은 Al계 합금막 표면에 레지스트(TFR-970 : 도쿄오카고교(주)사제/도포 조건 : 스핀코터 3000rpm, 베이킹 후 레지스트 두께 1㎛ 목표)를 피복하여, 프리베이킹(pre-baking) 처리(110℃, 1.5분간)를 행하고, 소정의 패턴 필름을 배치하여 노광 처리(마스크얼라이너 MA-20 : 미카사(주)사제/노광 조건 15mJ/cm2)를 행했다. 계속해서, 농도 2.38%, 액온 23℃의 테트라메틸암모늄하이드로옥사이드를 함유하는 알칼리 현상액(이하, TMAH 현상액으로 약한다)으로 현상 처리를 하고, 현상 처리 후, 핫플레이트에 의해 포스트베이킹(post-baking) 처리(110℃, 3분간)를 행하고, 인산계 혼산 에칭액(간토가가쿠(주)사제/조성 인산:질산:아세트산:물=16:1:2:1(용량비))에 의해 회로 형성을 행했다. 이와 같은 조건으로 회로 형성을 행함으로써, 회로의 테이퍼각이 45°가 되도록 제어했다.
에칭 처리 후, 박리액(ST106 : 도쿄오카고교(주)사제)에 의해 레지스트의 제거를 행하여, 게이트 배선 회로의 형성 후, RF 스퍼터링에 의해, 절연층이 되는 SiNx를 두께 2200Å으로 성막했다. 성막 조건은 기판 가열 온도 350℃, RF Power 1000W(3.1W/cm2), 아르곤 가스 유량 90sccm, 질소 가스 유량 10sccm, 압력 0.5Pa로 했다. 또한, 이 절연층 위에, CVD에 의해, 아모퍼스의 i-Si, 인 도핑된 n+-Si를 수시 성막했다. i-Si(도핑되지 않은 Si막)의 성막 조건은 기판 가열 온도 300℃, RF Power 100W(0.31W/cm2), SiH4 유량(10% 아르곤 가스 희석) 300sccm이고, 두께 2000Å으로 했다. 질소 첨가 n+-Si(P(인) 도핑막)의 성막 조건은 기판 가열 온도 200℃, RF Power 100W(0.31W/cm2), SiH4 유량(8% 아르곤 가스　희석)　300sccm이고, 인(P) 성분 함유 가스 유량(8% 아르곤 가스　희석)　50sccm에 대하여, 질소 가스 유량(0sccm, 1sccm, 10sccm, 20sccm, 40sccm, 100sccm)을 변화시켜, 두께 500Å의 질소 함유한 n+-Si층을 형성했다. 각 질소 가스 유량으로 형성한 n+-Si층의 질소 함유량에 대하여는, 상기 실시예 1에서 나타낸 측정 방법으로 분석을 행했다.
그 후, n+-Si층 위에, 처음에 유리 기판 위에 성막한 것과 동일한 조성의 Al계 합금막을 두께 2000Å으로 성막했다. 성막 조건은 상기 게이트 배선과 동일 조건으로 행했다.
그리고, 포토리소그래피에 의해 소스 배선, 드레인 배선, 및 전극을 형성했다. 이 포토리소그래피 조건은 상기 게이트 배선과 동일하다. 이 때, Al계 합금 막의 에칭 후에는, n+-Si층의 드라이 에칭을 행했다. 드라이 에칭 조건은 RF Power 50W, SF6가스 유량 30sccm, 압력 10Pa에서 행했다. 그 후, 박리액(ST106 : 도쿄오카고교(주)사제)에 의해 레지스트의 제거를 행했다.
다음으로, 패시베이션이 되는 SiNx 절연막을 2500Å 두께로 성막하고, 게이트, 소스, 드레인의 각 전극 부분만 드라이 에칭에 의해 노출시켰다. 드라이 에칭 조건은 RF Power 100W, SF6가스 유량 30sccm, O2가스 유량 5sccm, 압력 10Pa에서 행했다. 상기 조건에 의해, 채널 폭 25㎛, 채널 길이 5㎛의 트랜지스터를 형성했다(도 6 참조).
이상과 같이 하여 제작한 평가 샘플에 대하여, 3단자법에 의해 소자의 스위칭 특성의 on/off비를 측정했다. 측정기는 어질런트테크놀로지사제의 B1500A 장치를 사용하여, Vg-Id 측정을 행했다. 그리고, Vg=-10V, +20V에서의 Id값으로부터 on/off비를 계산했다.
또, Si 확산 내열성에 대하여는, 실시예 1에서 설명한 방법과 마찬가지로 하여 행했다. 표 4 및 표 5에는, 각 조성의 Al계 합금과 질소 함유량을 변화시킨 Si 반도체층에 있어서의, Si 확산 내열성 평가(표 4) 및 on/off비 측정의 결과(표 5)를 나타낸다.
[표 4]
Figure 112008050422869-PCT00004
[표 5]
Figure 112008050422869-PCT00005
표 4 및 표 5의 결과로부터, Si 반도체층의 질소 함유량이 커지면, Si 확산 내열성이 높아지는 경향이 있고, on/off비도 5자리(on/off비가 105대의 값이 되는 것)가 되는 경향이 인정되었다. 특히, 질소 함유량이 1018atoms/cm3오더∼1021atoms/cm3오더이면, 순Al를 제외하고는, on/off비도 5자리 이상이 되고, Si 확산 내열성도 280℃ 이상이 되는 것이 판명되었다. 그러나, 질소 함유량이 1022atoms/cm3오더가 되면, on/off비가 4자리가 되었다. 이 표 4 및 표 5의 결과로부터, Si 반도체층의 질소 함유량은 1018atoms/cm3오더∼1021atoms/cm3오더인 것이 바람직하다. 또한, Al-5.0at%Ni-0.4at%B 합금(시료 No. 2-3), Al-3.0at%Ni-0.4at%B 합금(시료 No. 2-6), Al-3.2at%Ni-0.2at%B 합금(시료 No. 2-7), Al-2.0at%Ni-0.4at%B 합금(시료 No. 2-8)의 결과로부터, 1019atoms/cm3오더 혹은 1020atoms/cm3오더에 있어서, 6자리의 on/off비가 실현될 수 있는 것이 확인되었다. 표 1∼표 5에 나타낸 결과로부터 총합적으로 판단하면, Si 반도체층의 질소 함유량은 1018atoms/cm3오더∼1021atoms/cm3오더인 것이 실용상 바람직한 것으로 여겨졌다.
본 발명에 의하면, 캡층을 생략하여, n+-Si 등의 반도체층과 Al계 합금층을 직접 접합시켜도, Al과 Si의 상호 확산을 방지할 수 있고, 오믹 특성을 유지하는 것이 가능하며, Al계 합금층 자체의 저저항 특성을 구비한 소자를 실현할 수 있다.

Claims (13)

  1. 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비한 소자의 접합 구조에 있어서,
    Al계 합금층과 직접 접합되는 반도체층은 질소를 함유하는 Si이며, Si의 질소 함유량이 1×1018atoms/cm3∼5×1021atoms/cm3인 것을 특징으로 하는 소자의 접합 구조.
  2. 제1항에 있어서,
    Al계 합금은 Ni를 0.5at%∼10.0at% 함유하는 소자의 접합 구조.
  3. 제2항에 있어서,
    Al계 합금은 붕소를 0.1at%∼0.8at% 함유하는 소자의 접합 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    Si의 질소 함유량이 1×1018atoms/cm3∼1×1020atoms/cm3인 소자의 접합 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    반도체층은, Al계 합금층과 직접 접합되는 표면측으로부터 100Å 이상의 깊 이가 질소를 함유한 Si로 이루어지는 소자의 접합 구조.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    반도체층은 아모퍼스의 n+-Si 또는 p+-Si로 이루어지는 소자의 접합 구조.
  7. 제6항에 있어서,
    반도체층은 인, 붕소, 안티몬에서 선택되는 도펀트를 5×1017atoms/cm3∼5×1021atoms/cm3 함유하는 소자의 접합 구조.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 소자의 접합 구조를 구비하는 소자로 형성된 박막 트랜지스터.
  9. 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비한 소자의 접합 구조를 형성하는 소자의 형성 방법에 있어서,
    화학 기상 증착법에 의해 반도체층이 되는 Si를 성막할 때의 성막 분위기에, N2, NH3, NOx의 적어도 어느 하나를 함유하는 가스를 도입하여 성막하는 것을 특징으로 하는 소자의 형성 방법.
  10. 제9항에 있어서,
    N2를 함유하는 가스를 도입하여 반도체층이 되는 Si를 성막할 때에, 질소 분압비를 0.001%∼20%로 하여 성막을 개시하는 소자의 형성 방법.
  11. 제9항에 있어서,
    N2를 함유하는 가스를 도입하여 반도체층이 되는 Si를 성막할 때에, 질소 분압비를 0.001%∼20%로 성막 도중부터 조정하는 소자의 형성 방법.
  12. 반도체층과, 그 반도체층에 직접 접합되는 Al계 합금층을 구비한 소자의 접합 구조를 형성하는 소자의 형성 방법에 있어서,
    반도체층이 되는 Si를 성막한 후에, 질소 분위기 중, 200℃∼500℃의 열처리를 행하는 것을 특징으로 하는 소자의 형성 방법.
  13. 제2항에 기재된 소자의 접합 구조를 형성하기 위한 스퍼터링 타겟으로서,
    Ni를 0.5at%∼10.0at% 함유하는 Al계 합금 스퍼터링 타겟.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658009B2 (en) 2009-03-11 2014-02-25 Mitsubishi Materials Corporation Thin film transistor having a barrier layer as a constituting layer and Cu-alloy sputtering target used for sputter film formation of the barrier layer

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7968880B2 (en) 2008-03-01 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
JP5518366B2 (ja) * 2008-05-16 2014-06-11 株式会社半導体エネルギー研究所 薄膜トランジスタ
CN102349159B (zh) * 2009-03-09 2014-03-12 株式会社半导体能源研究所 薄膜晶体管

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63178559A (ja) * 1987-01-19 1988-07-22 Sanyo Electric Co Ltd 薄膜トランジスタ
JP2000294556A (ja) * 1999-04-05 2000-10-20 Hitachi Metals Ltd ドライエッチング性に優れたＡｌ合金配線膜およびＡｌ合金配線膜形成用ターゲット
JP4179489B2 (ja) * 1999-08-11 2008-11-12 日立金属株式会社 Ａｌ合金電極膜の製造方法
JP3940385B2 (ja) * 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658009B2 (en) 2009-03-11 2014-02-25 Mitsubishi Materials Corporation Thin film transistor having a barrier layer as a constituting layer and Cu-alloy sputtering target used for sputter film formation of the barrier layer

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