KR20080064090A - 멀티-칩 패키지 및 그 제조 방법 - Google Patents

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KR20080064090A
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layer
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웬-쿤 양
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은, 기판으로서, 기판의 상표면에 다이 수용 공동이 형성되어 있고, 기판을 관통하여 관통공 구조물이 형성되어 있으며, 관통공 구조물 아래로 단자 패드가 형성되어 있는 기판을 포함하는 멀티-칩 패키지의 구조물을 제공한다. 제1 다이는 다이 수용 공동 내에 배치되고, 제1 유전층은 제1 다이와 기판 상에 형성된다. 제1 재배열 도전층(RDL)은 제1 유전층 상에 형성된다. 제2 유전층은 제1 RDL 상에 형성된다. 제3 유전층은 제2 다이 아래에 형성된다. 제2 재배열 도전층(RDL)은 제3 유전층 아래에 형성된다. 제4 유전층은 제2 재배열 도전층 아래에 형성된다. 도전 범프는 제1 RDL과 제2 RDL를 결합한다. 제2 다이는 제1 RDL, 제2 RDL 및 도전 범프를 통해 제1 다이에 결합된다.
반도체, 패키지, WLP, BGA, RDL, 탄성 유전층, 관통공

Description

멀티-칩 패키지 및 그 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF FORMING THE SAME}
본 발명은 시스템 패키지(SIP: Syetem in Package)에 관한 것으로, 구체적으로는 SIP를 구비한 패널 스캐일 패키지(PSP:Panel Scale Package)에 관한 것이다.
반도체 장치의 분야에서, 장치 밀도는 증가하고 장치 치수는 감소되는 추세이다. 전술한 상황을 만족시키기 위해 이러한 고밀도 장치에서의 패키징 또는 상호접속(interconnection) 기술에 대한 요구 역시 증가되고 있다. 종래, 플립-칩 부착 방법에서, 솔더 범프 어래이는 다이의 표면에 형성된다. 솔더 범프의 형성은 원하는 패턴의 솔더 범프를 형성하기 위해 솔더 마스크를 통해 솔더 복합물을 사용하여 수행될 수 있다. 칩 패키지는 전력 분배, 신호 분배, 열 분산, 칩 보호 및 칩 지지 등을 위해 기능한다. 반도체가 더욱 복잡해짐에 따라, 리드 프레임 패키지, 플렉스(flex) 패키지, 리지드(rigid) 패키지 등의 종래의 패키징 기술은 칩상에 엘리먼트가 고밀도로 집적된 소형 칩을 제조하기 위한 요구에 부합하지 않다.
현재, 멀티-칩 모듈 및 하이브리드 회로는 통상적으로 기판상에 탑재되고, 구성요소들은 케이싱 내에 밀봉된다. 유전물질의 다층 사이에 협지된 다층 도전체로 이루어진 다층 기판을 이용하는 것이 일반적이다. 다층 기판은 종래로부터 개별의 유전층 상에 금속 도전체를 형성하는 적층 기술에 의해 제조되어, 유전층이 적층되고 서로 본딩된다.
고밀도, 고성능의 요구는 SOC(System on Chip)과 SIP(System in Chip)의 개발을 촉진하였다. 멀티-칩 모듈(MCM)은 상이한 기능의 칩들을 집적하기 위해 널이 이용된다. 멀티-칩 패키지(MCP) 또는 멀티-칩 모듈(MCM)은 하나의 기재(base material) 상에 다수의 미-패키징 상태의(unpackged) 집적 회로(IC's)("bare die")를 장착시키는 기술이다. 다수의 다이스(dice)는 캡슐 재료 또는 다른 폴리머 내에 "패키지"된다. MCM은 컴퓨터의 마더보드 상에 작은 공간만을 필요로 하는 고밀도 모듈을 제공한다. 또한 MCM은 통합된 기능 테스트의 이점을 제공한다.
또한, 종래의 패키지 기술은 웨이퍼 상의 다이를 개별의 다이로 분할하고, 개별적으로 다이를 패키지하기 때문에, 따라서, 이들 기술은 제조 공정에 시간이 소요된다. 칩 패키지 기술은 집적 회로의 발달에 의해 크게 영향을 받기 때문에, 전자장치(electronics)의 크기가 요구됨에 따라 패키지 기술도 그에 따르게 된다.전술한 이유로 인해, 패키지 기술의 추세는 현재 볼 그리드 어레이(BGA), 플립 칩(FC-BGA), 칩 스캐일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)로 가고 있다. "웨이퍼 레벨 패키지"는 칩(다이)으로의 다이싱 공정 이전에 웨이퍼 상에서의 전체 패키징 및 모든 상호접속 공정뿐만 아니라 다른 공정 단계가 수행됨을 의미한다. 일반적으로, 모든 조립 공정 또는 패키징 공정을 완료한 후, 개별의 반도체 패키지는 복수의 반도체 다이의 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 치수가 대단히 작으면서 전기적 특성은 대단히 양호하다.
WLP 기술은 웨이퍼 상에서 다이가 제조 및 검사되고, 표면-탑재선(surface-mount line)내에서 조립체를 다이싱하여 단일 다이가 되는 진보된 패키징 기술이다. 웨이퍼 레벨 패키지 기술은 하나의 대상으로서 하나의 칩 또는 하나의 다이가 아닌 전체 웨이퍼를 이용하고, 따라서, 스크라이빙(scribing) 공정 이전에, 패키지 및 검사 공정이 완료되며, 또한, WLP는 와이어 본딩, 다이 장착, 언더-필 등의 공정이 생략될 수 있는 진보된 기술이기도 하다. WLP 기술을 사용함으로써, 제조 비용 및 제조 시간이 감소되며, 최종 WLP의 구조물는 다이와 동일하므로, 이 기술은 전자 장치의 소형화의 요구를 충족할 수 있다.
WLP 기술은 전술한 이점을 갖지만, WLP 기술의 수용에는 몇 가지 문제점이 있다. 예를 들면, WLP 기술을 이용함으로써 IC와 상호접속 기판(빌트업 레이어-RDL) 사이의 부정합(mismatch)을 줄일 수 있지만, 칩 사이즈 내에 많은 볼 수를 허용할 수 있다. 장치의 크기가 소형화됨에 따라, 단자 패드의 수는 제한된다. 또한, 이 웨이퍼 레벨 칩 스케일 패키지에서, 반도체 다이 상에 형성되는 복수의 본딩 패드는 재배열층(redistribution layer)(RDL)을 포함하는 종래의 재배열 공정을 통해 에어리어 어레이 타입(area array type)의 복수 금속 패드로 재배열된다. 솔더 볼은 재배열 공정에 의해 에어리어 어래이 타입으로 형성되는 금속 패드 상에서 직접적으로 용융(fuse)된다. 통상적으로, 모든 적층된 재배열층은 다이 상에서 빌트-업 레이어(층 쌓아 올림)로 형성된다. 따라서, 패키지의 두께가 증가된다. 이는 칩의 크기를 감소시키는 요구와 상반된다.
따라서, 본 발명은 이상 설명한 단점을 해결할 수 있는 적층식 및 나열식(side by side) 팬-아웃 WLP의 멀티-칩 패키지를 제공하고자 한다.
본 발명의 일 양태는 신뢰도가 높고 저가인 이점을 가지는 SIP를 제공한다.
본 발명은, 기판으로서, 기판의 상표면에 다이 수용 공동이 형성되어 있고, 기판을 관통하여 관통공 구조물이 형성되어 있으며, 관통공 구조물 아래로 단자 패드를 구비한 배선회로(wiring circuit)가 형성되어 있는 기판을 포함하는 멀티-칩 패키지의 구조물을 제공한다. 제1 다이는 다이 수용 공동 내에 배치된다. 제1 유전층은 제1 다이와 기판 상에 형성되고, 다이 에지와 공동 측벽 사이의 공간에 충전된다. 제1 재배열 도전층(RDL)은 제1 유전층 상에 형성되고, 제1 RDL은 관통 구조물을 통해 제1 다이와 단자 패드에 결합된다. 제2 유전층은 콘택트 패드(UBM 구조를 포함-미도시)를 노출하도록 제1 RDL 상에 형성된다. 제2 다이가 제공된다. 제3 유전층은 제2 다이 아래(활성면 측)에 형성된다. 제2 재배열 도전층(RDL)은 제3 유전층 아래에 형성되고, 제2 다이에 결합된다. 제4 유전층은 콘택트 패드(UBM 구조를 포함-미도시)를 노출하도록 제2 재배열 도전층 아래에 형성된다. 도전 범프는 제1 다이와 제2 다이 사이에 형성되어 제1 RDL과 제2 RDL를 결합한다. 서라운딩 물질은 옵션적인 구조로서 제2 다이를 서라운딩한다.
제1 RDL은 제1 다이로부터 팬 아웃되어 제1 다이의 금속(Al) 패드로부터의 신호를 기판의 관통공의 금속을 통해 단자 패드로 결합한다.
전술한 구조물의 제2 다이는 다이싱 전에 빌트업 레이어(제2 RDL)과 도전 범프 빌트를 가지도록 웨이퍼 레벨 패키징 공정(WLP)에 의해 만들어질 수 있다. 다이싱 후에, 플립 칩 마운팅 방법을 사용하여 제2 다이(WLP-CSP)를 가공된 패널 웨이퍼(제1 RDL과 콘택트 패드(UBM 구조물 포함)를 구비함) 상에 장착한다.
대안적으로, 본 발명은 기판으로서, 기판의 상표면 내에 적어도 두개의 다이를 수용하기 위해 적어도 2개의 다이 수용 공동이 형성되어 있고, 기판을 관통하여 관통공 구조물이 형성되어 있으며, 관통공 구조물 아래에 단자 패드를 구비한 배선회로가 형성되어 있는 기판을 포함하는 멀티-칩 패키지의 구조물을 제공한다. 제1 다이 및 제2 다이는 적어도 두개의 다이 수용 공동 내에 각각이 배치(부착)된다. 제1 유전층은 제1 다이, 제2 다이 및 기판 상에 형성되고, 다이 에지와 공동의 측벽 사이의 간극에 충전된다. 제1 재배열 도전층(RDL)은 제1 유전층 상에 형성되고, 제1 RDL은 관통공 구조물을 통해서 제1 다이, 제2 다이 및 단자 패드에 결합된다. 제2 유전층은 콘택트 패드(UBM 구조를 포함-미도시)를 노출하도록 제1 RDL 상에 형성된다. 제3 다이가 제공된다. 제3 유전층은 제3 다이 아래(활성면 측)에 형성된다. 제2 재배열 도전층(RDL)은 제3 유전층 아래에 형성되고, 제2 재배열 도전층은 제3 다이에 결합된다. 제4 유전층은 콘택트 패드(UBM 구조를 포함-미도시)를 노출하도록 제2 재배열 도전층 아래에 형성된다. 도전 범프는 제1 다이와 제3 다이 사이에 형성되어 제1 RDL과 제2 RDL를 결합한다. 또한, 서라운딩 물질은 옵션적인 구조로서 제 3 다이를 서라운딩한다.
전술한 구조물의 제3 다이는 다이싱 전에 빌트업 레이어(제2 RDL)와 도전 범프 빌트를 가지도록 웨이퍼 레벨 패키징 공정(WLP)에 의해 만들어질 수 있다. 다이싱 후에, 플립 칩 마운팅 방법을 사용하여 제2 다이(WLP-CSP)를 가공된 패널 웨이 퍼(제1 RDL과 콘택트 패드(UBM 구조물 포함)를 구비함) 상에 장착한다.
제1 유전층은 탄성 유전 층을 포함한다. 대안적으로, 제1 및 제2 유전층은 실리콘 유전체 기반 물질, BCB 또는 PI를 포함하고, 여기서 실리콘 유전체 기반 물질은, 실록산 폴리머(SINR), 도우 커닝(Dow Corning) WL5000 계열, 또는 그 복합물을 포함한다. 제1 및 제2 유전층은 감광층(포토-패턴가능)을 포함할 수도 있다.
기판의 물질은 에폭시 타입 RF5, FR4, BT(Bismaleimide triazine), PCB(인쇄회로기판), 합금, 유리, 실리콘, 세라믹 또는 금속을 포함한다. 기판의 물질은 Alloy42(42% Ni, 58% Fe) 또는 코바르(Kovar)(29% Ni, 17% Co, 54% Fe)를 포함한다.
본 발명은, 기판을 제공하는 단계로서, 기판의 상표면에는 다이 수용 공동이 형성되어 있고, 기판을 관통하여 관통공 구조물이 형성되어 있으며, 관통공 구조물 아래로 단자 패드를 구비한 배선회로가 형성되어 있는 기판을 제공하는 단계를 포함하는 반도체 장치 패키지 제조 방법을 제공한다. 다음으로, 픽 앤드 플래이스 파인 얼라인먼트 시스템(pick and place fine alignment system)을 사용하여 툴 상에 적어도 하나의 제1 다이를 원하는 피치로 재배열한다. 적어도 하나의 다이 이면에 접착제를 부착한다. 이어서, 기판을 다이 이면에 결합(진공 조건하에서)하고, 다이를 기판의 공동에 배치하고 툴을 분리하여 패널 웨이퍼를 형성한다. 다음에, 적어 도 제1 다이와 기판에 제1 유전층을 코팅하고 다이 에지와 공동의 측벽 사이의 간극을 충전한다. 이어서, 제1 유전층 상에 제1 재배열 도전층(RDL)을 형성한다. 다음으로, 제1 RDL 위에 제2 유전층을 형성하여 제1 접촉 패드를 노출하고, UBM 구조물을 빌트업한다. 제2 다이를 제공한다. 제2 다이 아래에 제3 유전층을 형성한다. 이어사, 제3 유전층 상에 제2 재배열 도전층(RDL)을 형성한다. 다음에, 제2 RDL 아래에 제4 유전층을 형성하여 제1 RDL을 보호하고 제2 접촉 패드를 노출한다. 제1 다이와 제2 다이사이에 도전 범프를 형성하여 제1 RDL의 제1 접촉 패드와 제2 RDL의 제2 접촉 패드를 결합한다. 마지막으로 옵션적인 공적으로서 제2 다이를 서라운딩하도록 서라운딩 물질을 형성한다.
본 발명에 따르면, 신뢰도가 높고 저가인 반도체 패키지 구조물 및 그 제조 방법이 제공될 수 있다.
이하, 본 발명을 첨부된 도면을 참조하여 바람직한 실시예를 통해 상세히 설명한다. 본 발명의 바람직한 실시예는 예시적인 것이며, 본 명세서에서 언급하는 실시예 이외의 다른 실시예로 실시될 수 있다는 것은 자명하며, 본 발명의 범위는 이런 실시예로 제한되는 것은 아니며, 첨부된 특허청구범위에 따른다.
본 발명은 관통공이 형성되어 있는 미리 결정된 회로를 구비한 기판 - 기판내에 공동(cavity)이 형성됨 - 을 이용한 WLP의 구조를 개시한다. 감광성 물질은 다이와 미리 형성된 기판 상에 코팅된다. 바람직하게, 감광성 물질의 재료는 탄성재이다.
도 1은 본 발명의 일실시예에 따른 SIP용의 패널 스캐일 패키지(PSP)의 단면도이다. 도 1에 도시한 바와 같이, SIP의 구조물은 다이(18)를 수용하기 위해 다이 수용 공동(4)이 형성된 기판(2)을 포함한다. 기판(2)은 직경이 200, 300mm 또는 그 이상인 웨이퍼 타입과 같은 원형 타입(round type)일 수 있다. 패널 형태의 장방형 타입이 채용될 수도 있다. 도 1은 미리 형성된 기판(2)의 단면도이다. 스크라이브라인(28a)은 웨이퍼 레벨 패키지의 커팅 지점 또는 영역이다. 동도에 도시된 바와 같이, 기판(2)은 공동(4)과 내장 회로(10), 금속이 충전된 관통공 구조물(6)을 갖고 형성된다. 복수의 관통공(6)은 기판(2)의 상표면으로부터 하표면까지 기판(2)을 관통해서 형성된다. 도전 물질은 도통을 위해 관통공(6) 내에 충전된다. 단자 패드(terminal pad)(8)는 기판의 하표면에 위치되어, 도전 물질에 의해 관통공(6)에 접속된다. 도전성 회로 트레이스(10)는 기판(2)의 이면(low surface)에 형성된다. 예들 들면 솔더 마스크 에폭시 등의 보호층(12)은 보호를 위해 도전성 트레이스(10)의 전체에 형성된다.
다이(18)는 기판(2) 상의 다이 수용 공동(4) 내에 배치되고, 접착(다이 부 착) 물질(14)로 고정된다. 공지된 바와 같이, 콘택트 패드(본딩 패드)(20)는 다이(18) 상에 형성된다. 감광층 또는 유전층(22)은 다이(18) 위에 형성되어, 다이(18)와 공동(4)의 측벽 사이의 간극에 충전된다. 복수의 개구는 리소그래피 공정 또는 노출/현상 절차를 통해 유전층(22) 내에 형성된다. 복수의 개구는 콘택트 비아 관통공(6) 및, 다이(18)의 콘택트 또는 I/O 패드(20)에 개별적으로 정렬된다. 도전성 트레이스(24)로 언급되기도 하는 RDL(재배열층)(24)은 유전층(22) 위에 형성된 층을 부분적으로 선택하여 제거함으로써 유전층(22) 상에 형성되고, 여기서 RDL(24)은 I/O 패드(20)를 통해 다이(18)와의 도통이 유지된다. RDL의 물질의 일부분은 유전층(22) 내의 개구로 재충전(re-fill)되고, 그에 따라 관통공(6) 상의 콘택트 비아 금속과 본딩 패드(20) 상의 패드 금속이 형성된다. 유전층(26)은 RDL(24)을 커버하도록 형성된다. 유전층(26)은 다이(18), 기판(2), 유전층(22)의 상부에 형성된다. 복수의 개구는 유전층(26) 내에 형성되고, RDL(24) 부분을 노출시키기 위해 RLD(24)에 정렬된다.
제2 칩(30)에는 제2 패드(36)가 형성되어 있다. 유전 물질(32)은 제2 칩(30)의 다이 패드(36)를 노출하도록 칩(30)의 표면에 형성(코팅)된다. 시드 금속층 및 제2 재배열 도전층(34)은 유전층(32) 위에 형성되어 다이 패드(36)에 접속된다. 재배열 도전층(34)은 칩(30)의 도전 접속이다. 개구를 가진 다른 유전 물질(38)은 재배열 도전층(34)의 콘택트 패드(볼더링 볼 콘택트)를 노출하도록 재배열 도전층(34) 위에 형성(코팅)되고, 칩(30)을 보호한다. 개구는 종래의 방식을 통해 형성 되고, 재배열 도전층(34)에 정렬된다. UMB(Under Bump Metallurgy)는 콘택트 패드 개구 상에 형성된다. 도전(솔더링) 범프(40)는 RDL(24)과 RDL(34)에 결합된다. 단자 패드(8)를 가진 구조물은 LGA 타입 SIP(system in package) 또는 SIP-LGA로 언급된다. 듀얼 다이를 구비한 표면은 서로 대면하는 것에 유의해야 한다.
보호층(42)은 제2 칩(30)과 도전 범프(40) 위에 형성된다. 보호층(42)의 물질은 에폭시, 고무, 수지, 플라스틱, 세라믹 등 일 수 있다.
제1 칩(18)은 도전 범프(40), 제1 RDL(24), 제 RDL(34)을 통해 제2 칩(30)과 연결될 수 있다. 이 배열은 옵션적이다. 공지된 바와 같이, 제1 칩(18)은 전체 SIP의 높이를 줄이기 위해 공동(4) 내에 형성된다. 제1 RDL 구성은 볼 피치를 증가시키기 위해 팬-아웃 타입으로 구성되어, 신뢰도 및 열 분산도가 향상된다.
바람직하게, 기판(2)의 물질은 에폭시 타입 RF5, BT(Bismaleimide triazine), 공동 또는 금속이 형성된 PCB 또는 미리 회로가 에칭되어 있는 Alloy42 등의 유기 기판이다. 기판의 특성이 변경되는 것을 방지하기 위해, 기판(2)의 Tg 보다 높지 않은 유전 물질의 건조 온도로 인해, 유리 전도 온도(Tg)를 가진 유기 기판으로 에폭시 타입 FR5이거나, BT 타입 기판이 바람직하다. Alloy42는 42% Ni와 58% Fe로 이루어진다. 코바르(Kovar)가 이용될 수 있으며, 이는 29% Ni, 17% Co, 54% Fe로 구성된다. 금속인 구리(Cu)가 이용될 수 있다. 유리, 세라믹, 실리콘이 낮은 CTE로 인해 기판으로서 이용될 수 있다.
본 발명의 일 실시예에서, 유전층(22)은 실록산 폴리머(SINR), 도우 커닝(Dow Corning) WL5000 계열, 및 그 복합물을 포함하는 실리콘 유전체 기반 물질로 제조된 탄성 유전 물질인 것이 바람직하고, 탄성 물질은 열 기계적 스트레스를 완화하는 버퍼로서 사용될 수 있다. 다른 실시예에서, 유전층은 폴리이미드(PI) 또는 실리콘 수지를 포함하는 물질로 제조된다. 바람직하게, 이는 공정의 단순화를 위해 감광층인 것이 바람직하다.
본 발명의 일 실시예에서, 탄성 유전층(22)은 CTE가 100(ppm/℃)보다 크고, 연신률(elongation rate)은 대략 40%(바람직하게는 30% - 50%)이며, 물질의 강도가 플라스틱과 고무 사이에 있는 물질의 일종이다. 탄성 유전층(18)의 두께는 온도 사이클링 테스트(temperature cycling test) 동안 RDL/유전층 인터페이스에 수용되는 스트레스에 좌우된다.
본 발명의 일 실시예에서, RDL(24,34)의 물질은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하고, RDL(24)의 두께는 2㎛ 내지 15㎛ 사이에 있다. Ti/Cu 합금은 시드 금속층(seed metal layer)과 마찬가지로 스퍼터링 기술에 의해 형성되고, Cu/Au 또는 Cu/Ni/Au 합금은 전기도금에 의해 형성된다. RDL을 형성하기 위해 전기-도금 공정을 채용하면 온도 사이클링 동안 CTE 부정합을 견디기에 충분 한 RDL 두께를 형성할 수 있다. 금속 패드(20,36)는 Al 또는 Cu 또는 그 조합일 수 있다. FO-WLP가 탄성 유전층으로서 SINR을, 그리고 RDL 금속으로서 Cu를 이용하면, RDL/유전층 인터페이스에 수용되는 스트레스는 완화된다.
도 2를 참조하면, 제1 칩(18) 및 제2 칩(30)은 기판(2) 상에 상이한 크기의 다이 수용 공동(4) 내에 배치되고, 접착(다이 부착) 물질(18,24)에 의해 각각 고정된다. 도 2의 상부에서, 제1 칩(18) 및 제2 칩(30)은 적층식 구성으로 배열되지 않는다. 제2 칩(30)은 제1 칩(18)에 근접하여 위치되고, 양 칩들은 관통공 구조물 대신에 수평방향의 접속선(24a)을 통해 서로 접속된다. 도시된 바와 같이, 기판은 제1 칩 및 제2 칩을 각각이 수용하기 위해 적어도 2개의 공동을 포함한다. 도면에는 도전 범프(8a)를 가진 BGA 및 단자 패드(8)를 가진 LGA 타입이 각각 도시되어 있다. 도전성 범프가 생략되면, LGA 타입 SIP 또는 SIP-LGA로 언급된다. 도 1과 동일한 부분에 대해서는 동일한 부호를 부여하고 그에 대한 설명은 생략한다.
대안적으로, 도 3의 실시예는 도 1과 도 2의 양태를 결합한 실시예를 도시한다. 적어도 3개의 칩이 SIP 내에 배열된다. 상부층 칩(30)은 RDL(24,34)과 도전 범프(40)을 칩(18)에 접속된다. 하부층의 칩들(18,70)은 RDL(24a)을 통해 결합될 수 있으며, 상부층 수동 구성요소(50,60)는 RDL(24,24a)를 통해 하부층 칩(70)에 접속된다.
빌트업 층과 솔더 범프를 가진 상부층 칩(30)은 웨이퍼을 다이싱하기 전에 웨이퍼 레벨 패키징 공정에 의해 제조될 수 있고, 이는 웨이퍼 레벨 칩 사이즈 패키징(WLP-CSP) 구조물 및 공정이다. 상부층 칩(30)은 플립칩 본더에 의해 하부층 칩(패널 웨이퍼 가공됨) 상에 플립칩 방식으로 탑재될 수 있고, 수동 구성요소(50,60)은 SMT(surface mount technology)에 의해 하부층 칩과 솔더 결합하기 위해 장착 및 IR 리플로우될 수 있다.
보호층(42)은 제2 칩(30), 수동 구성요소(50,60) 및 옵션적인 구조로서 도전 범프(40)를 커버하도록 상방에 형성된다. 보호층(42)의 물질은 에폭시, 고무, 수지, 플라스틱, 세라믹 등 일 수 있다.
도 1 내지 도 3에 도시된 바와 같이, RDL(24,24a)은 다이의 팬아웃이고, 이들은 관통공 구조물을 통해 패키지 아래의 단자 패드(8)를 향해 하향 접속된다. 이는 다이 위로 층들이 적층되어 패키지의 두께가 증가되어 버리는 종래의 MCP 기술과는 상이하다. 한편, 이는 다이 패키지 두께를 감소하고자 하는 규칙에 위배된다. 반대로, 단자 패드는 다이 패드 측과 반대인 표면에 위치된다. 접속 트레이스는 관통공을 통해 기판(2)을 관통하여 신호를 단자 패드(8)로 유도한다. 따라서, 다이 패키지의 두께는 명백하게 축소된다. 본 발명의 패키지는 종래 보다 얇게 된다. 또한, 기판은 패키지 이전에 미리 준비된다. 공동(4) 및 배선 회로(10) 역시 미리 결정된다. 따라서, 수율은 종래보다 향상된다. 본 발명은 RDL 상에 층을 쌓아올리지 않는 팬-아웃 WLP를 개시한다.
웨이퍼가 가공되어 원하는 두께로 겹쳐진(back-lapped) 후, 웨이퍼는 다이로 분할된다. 기판에는 내장 회로와 적어도 한가지 타입 크기의 공동이 미리 형성되어 있다. 바람직하게, 기판용 물질은 Tg(유리 전이 온도) 특성인 FR5/BT 인쇄회로기판이다. 기판은 상이한 칩들을 수용하기 위해 상이한 크기의 공동을 가질 수 있고, 공동의 깊이는 다이 부착 물질을 위해 다이 두께보다 20㎛ 내지 30㎛ 정도 더 깊게될 수 있다. 상호-접속 패드는 보다 나은 수율을 위해 피치 치수를 완화(relax)하도록 적당한 영역에 재배열될 수 있다.
본 발명의 프로세스는 얼라이먼트 패턴이 형성되어 있는 얼라이먼트 툴(플레이트)를 제공하는 단계를 포함한다. 이어서, 팬턴 글루(glue)는 얼라이먼트 툴(다이의 표면을 접착하는데 이용될 수 있음)상에 인쇄되고, 다음으로 플립칩 기능을 가진 픽앤드플레스 파인 얼라인먼트 시스템(pick and place fine alignemet system)을 이용하여 양품의 다이를 소정의 피치로 툴상에 재배열한다. 패턴 글루는 칩을 툴상에 접착시킨다. 그 다음으로, 다이 부착 물질이 다이의 이면에 인쇄된다. 이어서, 진공 패널 본더가 다이 이면에 기판을 결합하기 위해 사용되고, 공동을 제외한 기판의 상표면은 패턴 글루 상에 밀착되고, 다이 부착 물질을 진공 건조(vacuum curing)하며, 툴과 패널 웨이퍼를 분리한다(패널 웨이퍼는 기판의 공동에 부착된 다이를 의미함). 다이 부착 물질은 다이가 기판에 단단히 부착되도록 열 건조된다.
대안적으로, 파인 얼라이먼트를 지원하는 다이 본딩 머신이 채용되어, 다이 부착 물질이 기판의 공동에 가해질 수 있다. 다이는 기판의 공동에 배치된다. 플립칩 상부 층은 가공된 패널 웨이퍼(빌트업 레이어의 하부층) 상에 배치되고, 이어서 가공된 패널 웨이퍼 상으로의 플립 칩 솔더링 및/또는 수동 구성요소 장착으로 리플로우된다. 상부층 칩(다이)는 플립 칩 범프 구조(WLP-CSP)로서 처리된다.
다이가 일단 기판상에 재배열되면, 이어서 습식 및/또는 건식의 세정에 의해 다이 표면을 세정하기 위한 세정 공정이 수행된다. 다음 단계에서는 패널 상의 유전 물질을 코팅하고, 이어서 패널 내에 기포가 발생하지 않도록 진공처리를 수행한다. 이어서, 리소그래피 공정이 수행되어 비아 홀 및 금속(Al) 본딩 패드를 개방시킨다. 이어서 플라즈마 세정 단계가 수행되어 비아 홀 및 금속(Al) 본딩 패드의 표면을 세정한다. 그 다음 단계에서는 시드 금속 층으로서 Ti/Cu를 스퍼터링하고, 이어서 포토 레지스터(PR)를 유전층과 시드 금속층 위에 코팅하여 재배열 금속층(RDL)의 패턴을 형성한다. 이어서 전기 도금을 수행하여 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하고, 이어서 포토 레지스터를 제거하고 그속을 습식 에칭하여 RDL 금속 트레이스를 형성한다. 그 다음으로, 다음 단계에서는 상부 유전층을 코팅 또는 인쇄하고, 솔더 범프의 콘택트 금속 패드 및/또는 스크라이브 라인을 개방하여 제1 층 패널 공정을 완료한다.
다음 절차는 다층 금속 및 유전층을 형성하여 제2 층 다이를 완성하기 위해 전술한 단계를 반복할 수 있다. Ti/Cu 스퍼터링 단계를 수행하여 시드 금속층을 형성하고, RDL 패턴 형성을 위한 PR 코팅을 수행한다. 이어서, 전기 도금 단계를 수행하여 RDL 패턴 내에 Cu/Au를 형성하고, PR을 제거하고 시드 금속을 습식 에칭하여 제2 RDL 금속 트레이스를 형성한다. 제2 RDL 트레이스를 보호하기 위해 최상부 유전층(40)을 형성한다.
바람직하게, 박형 다이(대략 50㎛ 내지 127㎛)는 보다 좋은 프로세스 성능과 신뢰도를 얻을 수 있다. 공정은 플립 칩 본더에 의해 상부층 칩(CSP)를 장착하는 단계를 더 포함한다. 상부층 칩(CSP)이 장착된 후, 히트 리플로우(heat reflow) 절차가 수행되고, 도전(솔더링) 범프(볼)은 제1 RDL 및 제2 RDL에 결합된다. 검사가 수행된다. 패널 웨이퍼 레벨 최종 검사는 수직 프로브 카드를 사용하여 수행된다. 검사 후, 기판은 패키지를 멀티-칩을 가진 개별의 SIP 유닛으로 분할한다. 이어서, 패키지들은 트레이 또는 테이프 및 릴(reel) 상에 개별적으로 픽 앤 플레이스 된다.
본 발명의 이점은, 공동이 미리 형성된 기판이 준비된다. 공동의 크기는 사이드 당 약 50㎛ 내지 100㎛를 더한 다이 크기와 동일하여, 실리콘 다이와 기판(FR5/BT) 사이의 CTE 편차로 인한 열 기계적 스트레스를 흡수하기 위해, 탄성의 유전 물질을 충전함으로써 스트레스 완충 이완 영역으로서 사용될 수 있다. 단순한 빌드 업 층들을 다이와 기판의 상표면 상에 인가하기 때문에, SIP 패키지는 수율은 향상된다(제조 사이클 기간이 단축된다). 단자 패드를 갖는 배선 회로는 다이 활성면(미리 형성됨)의 반대면에 형성된다. 다이 배치 공정은 현재의 공정과 유사하다. 본 발명에서는 코어 접착제(수지, 엑폭시 화합물, 실리콘, 고무 등) 충전이 필요하지 않다. 일단 마더보드 PCB와 솔더가 결합되면 CTE 부정합은 발생되지 않는다. 다이와 기판 FR4 사이의 깊이는 단지 20㎛ 내지 30㎛(다이 부착 물질의 두께에 대해 이용됨) 정도이고, 다이와 기판의 표면 레벨은, 빌트업 레이어 공정에서 다이가 기판의 공동에 부착된 후에도 동일하다. 실리콘 유전 물질(바람직하게는 SINR)만이 활성면과 기판(바람직하게는 FR4 또는 BT) 표면에 코팅된다. 유전층(SINR)은 콘택트 비아를 개방하기 위한 감광층이므로, 콘택 비아 구조물은 광마스크 공정만을 사용하여 개방된다. SINR 코팅 동안 진공 공정이 사용되어 기포 발생을 제거한다. 다이 부착 물질은 기판이 다이(칩)과 부착되기 이전에 다이의 이면에 인쇄된다. 패키지 및 보드 레벨의 신뢰도는 종래보다 향상되는데, 특히 보드 레벨 온도 사이클링 검사에서는 기판과 PCB 마더보드의 동일한 CTE로 인하여, 솔더 범프/볼에 어떤 열 기계적 스트레스도 인가되지 않았다. 비용이 절감되고 공정도 단순화된다. 콤보 패키지(멀티 다이 패키지)를 형성하는 것도 용이하다.
본 발명의 실시예를 설명하였지만, 본 발명은 전술한 실시예로 한정되지 않는다는 것은 당업자에게 자명하다. 따라서 이하 첨부된 특허청구범위에서 규정하는 바와 같이 본 발명의 범위 내에서 각종 변경 및 변형이 이루어질 수 있다.
도 1은 본 발명에 따른 적층식 팬-아웃 SIP의 구조를 나타내는 단면도.
도 2는 본 발명에 따른 나열식 팬-아웃 SIP의 구조를 나타내는 단면도.
도 3은 본 발명에 따른 적층식 팬-아웃 SIP의 구조를 나타내는 단면도.

Claims (9)

  1. 기판으로서, 상기 기판의 상표면에 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래로 단자 패드를 구비한 배선회로(wiring circuit)가 형성되어 있는 기판;
    상기 다이 수용 공동 내에 배치된 제1 다이;
    상기 제1 다이와 상기 기판 상에 형성된 제1 유전층;
    상기 제1 유전층 상에 형성된 제1 재배열 도전층(RDL)으로서, 상기 제1 RDL은 상기 관통 구조물을 통해 상기 제1 다이와 상기 단자 패드에 결합되어 있는 제1 재배열 도전층(RDL);
    상기 제1 RDL 상에 형성된 제2 유전층;
    제2 다이;
    상기 제2 다이 아래에 형성된 제3 유전층;
    상기 제3 유전층 아래에 형성된 제2 재배열 도전층(RDL)으로서, 상기 제2 재배열 도전층은 제2 다이에 결합되어 있는 제2 재배열 도전층(RDL);
    상기 제2 재배열 도전층 아래에 형성된 제4 유전층; 및
    상기 제1 다이와 상기 제2 다이사이에 형성되어 상기 제1 RDL과 제2 RDL를 결합하는 도전 범프
    를 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  2. 제1항에 있어서,
    상기 제1 유전층은 탄성 유전층을 포함하는 것을 특징으로 하는
    멀티-칩 패키지의 구조물.
  3. 제1항에 있어서,
    상기 제2 다이를 서라운딩하도록 형성된 서라운딩 물질
    을 더 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  4. 기판으로서, 상기 기판의 상표면 내에 적어도 두개의 다이를 수용하기 위해 적어도 2개의 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래에 단자 패드를 구비한 배선회로가 형성되어 있는 기판;
    상기 적어도 두개의 다이 수용 공동 내에 각각이 배치된 제1 다이 및 제2 다이;
    상기 제1 다이, 상기 제2 다이 및 상기 기판 상에 형성된 제1 유전층;
    상기 제1 유전층 상에 형성된 제1 재배열 도전층(RDL)으로서, 상기 제1 RDL은 상기 관통공 구조물을 통해서 상기 제1 다이, 상기 제2 다이 및 상기 단자 패드 에 결합되는 제1 재배열 도전층;
    상기 제1 RDL 상에 형성된 제2 유전층;
    제3 다이;
    상기 제3 다이 아래에 형성된 제3 유전층;
    상기 제3 유전층 아래에 형성된 제2 재배열 도전층(RDL)으로서, 상기 제2 재배열 도전층은 제3 다이에 결합되어 있는 제2 재배열 도전층(RDL);
    상기 제2 재배열 도전층 아래에 형성된 제4 유전층; 및
    상기 제1 다이와 상기 제3 다이 사이에 형성되어 상기 제1 RDL과 제2 RDL를 결합하는 도전 범프
    를 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  5. 제4항에 있어서,
    상기 제1 RDL의 접촉 패드에 장착되어 접속된 적어도 하나의 수동 구성요소
    를 더 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  6. 제4항에 있어서,
    상기 제3 다이 및/또는 상기 수동 구동요소를 서라운딩하도록 형성된 서라운딩 물질
    을 더 포함하는 것을 특징으로 하는 멀티-칩 패키지의 구조물.
  7. 기판을 제공하는 단계로서, 상기 기판의 상표면에는 다이 수용 공동이 형성되어 있고, 상기 기판을 관통하여 관통공 구조물이 형성되어 있으며, 상기 관통공 구조물 아래로 단자 패드를 구비한 배선회로가 형성되어 있는 기판을 제공하는 단계;
    픽 앤드 플래이스 파인 얼라인먼트 시스템(pick and place fine alignment system)을 사용하여 툴 상에 적어도 하나의 제1 다이를 원하는 피치로 재배열하는 단계;
    상기 적어도 하나의 다이 이면에 접착제를 부착하는 단계;
    상기 기판을 상기 다이 이면에 결합하고, 상기 다이를 상기 기판의 상기 공동에 배치하고 툴을 분리하여 패널 웨이퍼를 형성하는 단계;
    적어도 상기 제1 다이와 상기 기판에 제1 유전층을 코팅하고 상기 다이 에지와 상기 공동의 측벽사이의 갭을 충전하는 단계;
    상기 제1 유전층 상에 제1 재배열 도전층(RDL)을 형성하는 단계;
    상기 제1 RDL 위에 제2 유전층을 형성하여 제1 접촉 패드를 노출하는 단계;
    제2 다이를 제공하는 단계;
    상기 제2 다이 아래에 제3 유전층을 형성하는 단계;
    상기 제3 유전층 상에 제2 재배열 도전층(RDL)을 형성하는 단계;
    상기 제2 RDL 아래에 제4 유전층을 형성하여 제1 RDL을 보호하고 제2 접촉 패드를 노출하는 단계; 및
    상기 제1 다이와 상기 제2 다이사이에 도전 범프를 형성하여 상기 제1 RDL의 상기 제1 접촉 패드와 상기 제2 RDL의 제2 접촉 패드를 결합하는 단계를
    를 포함하는 것을 특징으로 하는 반도체 장치 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 제2 다이를 서라운딩하는 서라운딩 물질을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 장치 패키지 제조 방법.
  9. 제7항에 있어서,
    상기 제2 다이는 다이 표면 상부에 빌트업 레이어(RDL)와 솔더링 범프/볼을 가지는 웨이퍼 레벨 패키징에 의해 제조되며, 상기 제2 다이(WLP-CSP)는 플립 칩 장착 방식을 이용하여 상기 가공된 패널 웨이퍼 상에 부착되고, 상기 제1 RDL의 상기 제1 접촉 패드와 상기 제2 RDL의 제2 접촉 패드를 결합하기 위해 솔더 범프/볼를 리플로우하는 것을 특징으로 하는
    반도체 장치 패키지 제조 방법.
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