CN111564419B - 芯片叠层封装结构、其制作方法和电子设备 - Google Patents

芯片叠层封装结构、其制作方法和电子设备 Download PDF

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Abstract

本申请提供了一种芯片叠层封装结构、其制作方法和电子设备，涉及芯片技术领域。本申请芯片叠层封装结构中，基板上开设有安装槽，第一芯片设置于安装槽内，且第一芯片的管脚通过导电层与基板上的焊盘连接，从而与信号线连接。第二芯片贴装在第一芯片上，并且第二芯片的管脚连接在导电层上。这种结构避免了使用打线的方式来将第一芯片、第二芯片与基板的焊盘连接，便于实现较短的信号传输距离，因此有利于提高信号质量。并且，采用导电层代替引线，还可以避免第一芯片的引线与第二芯片的引线压塌或者触碰导致短路。由于设置了安装槽，将第一芯片嵌入到安装槽内，也可以使得整个封装结构的体积更小，有利于整个电子设备的小型化。

Description

芯片叠层封装结构、其制作方法和电子设备
技术领域
本申请涉及芯片技术领域，具体而言，涉及一种芯片叠层封装结构、其制作方法和电子设备。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片FOW（flow over wire）叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。现有的芯片叠层封装结构，往往采用打线的方式将芯片的管脚与基板连接，信号传输性能不佳，且上、下层引线之间容易触碰而短路。
发明内容
本申请的目的包括提供了一种芯片叠层封装结构和电子设备，其芯片具有较佳的信号传输性能且引线不容易相互触碰而短路。本申请的目的还包括提供一种芯片叠层封装结构的制作方法。
本申请的实施例可以这样实现：
第一方面，本申请实施例提供一种芯片叠层封装结构，包括：
基板，基板设置有信号线，信号线包括位于基板表面的焊盘，基板上开设有安装槽；
第一芯片，第一芯片固定于安装槽内，第一芯片的管脚位于安装槽的开口处；
导电层，导电层铺设于基板和第一芯片的表面，并连接焊盘和第一芯片的管脚；
第二芯片，第二芯片层叠地设置于第一芯片上，并且第二芯片的管脚与导电层连接。
在可选的实施方式中，第一芯片通过银浆与安装槽的底部连接。
在可选的实施方式中，第一芯片与安装槽的侧壁之间通过填充密封胶消除间隙。
在可选的实施方式中，第一芯片设置有管脚的一侧与基板的表面齐平。
在可选的实施方式中，芯片叠层封装结构还包括第三芯片，第三芯片贴装于第二芯片，并通过打线与焊盘电连接。
在可选的实施方式中，第二芯片的表面覆盖有胶膜，第三芯片贴装在胶膜上。
在可选的实施方式中，芯片叠层封装结构还包括封装体，封装体包裹第二芯片，并覆盖基板表面的焊盘和导电层。
第二方面，本申请实施例提供一种芯片叠层封装结构的制作方法，包括：
在基板的表面开设安装槽，基板设置有信号线，信号线包括位于基板表面的焊盘；
将第一芯片固定于安装槽内，使第一芯片的管脚位于安装槽的开口处；
在基板的表面制作导电层，导电层连接焊盘和第一芯片的管脚；
在第一芯片上贴装第二芯片，并使第二芯片的管脚连接导电层。
在可选的实施方式中，在制作导电层之前，制作方法还包括：
在第一芯片与安装槽的侧壁之间填充密封胶。
第三方面，本申请实施例提供一种电子设备，包括前述实施方式中任一项的芯片叠层封装结构，或者包括前述实施方式中任一项的制作方法制得的芯片叠层封装结构。
本申请实施例的有益效果包括：
本申请实施例的芯片叠层封装结构中，基板上开设有安装槽，第一芯片设置于安装槽内，且第一芯片的管脚通过导电层与基板上的焊盘连接，从而与信号线连接。第二芯片贴装在第一芯片上，并且第二芯片的管脚连接在导电层上，从而与信号线连接。通过这种结构，避免了使用打线的方式来将第一芯片、第二芯片与基板的焊盘连接，采用导电层，便于实现较短的信号传输距离，因此有利于提高信号质量。并且，采用导电层代替引线，还可以避免第一芯片的引线与第二芯片的引线压塌或者触碰导致短路。此外，由于设置了安装槽，将第一芯片嵌入到安装槽内，也可以使得整个封装结构的体积更小，有利于整个电子设备的小型化。本申请实施例提供的制作方法用于制备上述的芯片叠层封装结构，本申请实施例提供的电子设备包含了上述的芯片叠层封装结构或者上述制作方法制得的芯片叠层封装结构。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请一种实施例中芯片叠层封装结构的示意图；
图2为本申请另一种实施例中芯片叠层封装结构的示意图；
图3为本申请一种实施例中芯片叠层封装结构的制作方法的流程图；
图4至图8为本申请一种实施例中芯片叠层封装结构在制作过程中的形态变化图。
图标：010-芯片叠层封装结构；100-基板；110-焊盘；120-安装槽；130-密封胶；140-锡球；200-第一芯片；210-第一管脚；300-导电层；400-第二芯片；410-第二管脚；420-胶膜；500-第三芯片；600-封装体。
具体实施方式
为了满足对产品性能的需求，因此有采用叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。比如，将存储芯片和逻辑芯片叠装，并一起封装。现有的芯片叠层封装结构，往往采用打线的方式，利用铜线或者合金线作为引线连接各层芯片与基板。现有的芯片叠层封装结构采用多次贴装芯片，多次打线的方式完成芯片的安装和电路连接，最后采用塑封工艺将多个芯片封装起来。现有的这种结构容易存在线弧碰线，导致产品短路。另外，打线线弧过高，容易导致芯片叠装时，线弧压塌，影响信号传输。并且利用导线作为引线，容易使芯片与基板之间的信号传输距离较长，线弧越长信号传输损耗就越大。总的来看，现有的叠层封装结构容易存在信号传输性能不佳，且上、下层引线之间容易触碰而短路等问题。
为了改善当前相关技术中信号传输不佳，引线容易短路的问题，本申请实施例提供了一种芯片叠层封装结构、其制作方法和电子设备。为了使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。
图1为本申请一种实施例中芯片叠层封装结构010的示意图。请参考图1，本实施例提供的芯片叠层封装结构010包括基板100、第一芯片200、第二芯片400、导电层300以及封装体600。
本申请实施例中的基板100设置有信号线，信号线埋设在基板100内或者延伸到基板100表面，用于传输信号。在本实施例中，信号线包括延伸至基板100表面的焊盘110，用于与芯片连接，从而实现芯片与信号线的连接。
在本申请实施例中，基板100上开设有安装槽120（参见图4），安装槽120用于设置第一芯片200，第一芯片200的背面（未设置芯片管脚的一面）朝下，与安装槽120的底部固定连接。具体的，第一芯片200与安装槽120的底部通过银浆粘接固定。第一芯片200的正面（具有管脚的一面）位于安装槽120的开口处。为了方便描述，后文将第一芯片200的管脚称为第一管脚210，第二芯片400的管脚称为第二管脚410。为了方便焊盘110和第一芯片200的第一管脚210连接，本实施例中，第一芯片200设置有第一管脚210的一侧与基板100的表面齐平。导电层300铺设于基板100和第一芯片200的表面，并连接焊盘110和第一管脚210。应当理解，为了使得第一芯片200的正面和基板100表面齐平，考虑到作为粘结剂的银浆的厚度，安装槽120的深度应当略大于第一芯片200的厚度。
如图1所示，导电层300可以覆盖焊盘110的局部和第一管脚210的局部，从而将二者连接起来，使得第一芯片200与信号线互连。导电层300可以选择使用铜、铝、银、金等导电性能良好的金属，也可以使用导电胶。根据材料选择不同，导电层300的制作工艺可以采用钢网印刷的方式，也可以采用点胶的方式，甚至可以直接将预制好的导电层300直接贴装在设定的位置（比如图1中导电层300所处的位置）。在可选的实施方式中，为了防止导电层300的材料落入到第一芯片200与安装槽120之间的间隙内导致信号断路，第一芯片200与安装槽120的侧壁之间通过填充密封胶130消除间隙。这样在印刷（或者点胶）形成导电层300时，导电层300的材料便不易落入到第一芯片200与安装槽120的侧壁之间。
第二芯片400贴装在第一芯片200上方，如图1所示，第二芯片400的第二管脚410朝下直接压在导电层300的表面。换言之，第一管脚210和第二管脚410将导电层300夹持于二者之间。如此，第二芯片400也实现了与信号线、第一芯片200的电连接。采用了导电层300来代替传统工艺中使用打线工艺制作引线来连接芯片与基板100，使得芯片与基板100的信号线之间的传输距离更短，信号质量更好。并且该结构避免了打线工艺的一些弊端，比如引线容易压塌、碰触等。
在本实施例中，封装体600包裹第二芯片400，并覆盖基板100表面的焊盘110和导电层300，从而对第二芯片400进行保护。而第一芯片200被嵌入在安装槽120内，并被第二芯片400覆盖，也同样得到了保护。并且由于第一芯片200采用了嵌入于基板100的方式，因此减小了整个封装结构的体积。
进一步的，在基板100背离第一芯片200和第二芯片400的一面阵列设置有锡球140。
图2为本申请另一种实施例中芯片叠层封装结构010的示意图。如图2所示，在可选的实施方式中，在有更高的性能、功能上的要求时，芯片叠层封装结构010还可以包括第三芯片500，第三芯片500贴装于第二芯片400，并通过打线与焊盘110电连接。第三芯片500的背面朝向第二芯片400，其具有管脚的一侧背离第二芯片400并通过打线的方式与焊盘110连接。由于第一芯片200、第二芯片400没有采用打线的方式与焊盘110连接，因此第三芯片500的引线不存在压在其他芯片的引线上的情况。可选的，第二芯片400的表面覆盖有胶膜420，第三芯片500贴装在胶膜420上。当然，根据具体的需要，还可以设置更多个芯片。图1、图2实施例中的第一芯片200、第二芯片400以及第三芯片500可以是存储芯片、逻辑芯片等。
图3为本申请一种实施例中芯片叠层封装结构的制作方法的流程图，可用于制作本申请实施例提供的芯片叠层封装结构010。图4至图8为本申请一种实施例中芯片叠层封装结构010在制作过程中的形态变化图。如图3所示，该制作方法包括：
步骤S100，在基板的表面开设安装槽，基板设置有信号线，信号线包括位于基板表面的焊盘。
以制作本申请实施例提供的芯片叠层封装结构010为例，基板100预先制作好，其内部设置有信号线，信号线包括延伸至基板100表面的焊盘110。开槽时，可以采用激光开槽技术在基板100的表面开设安装槽120，得到图4所示的结构。安装槽120的深度应当与所要安装的第一芯片200的厚度适配，考虑到第一芯片200在装入安装槽120后，上表面要与基板100表面齐平，因此，安装槽120的深度应当与第一芯片200的厚度一致或者略大于第一芯片200的厚度（考虑到粘结剂的厚度）。
步骤S200，将第一芯片固定于安装槽内，使第一芯片的管脚位于安装槽的开口处。
以制作本申请实施例提供的芯片叠层封装结构010为例，在安装槽120的底部涂覆银浆作为粘结剂，将第一芯片200的背面（不具有第一管脚210）通过银浆粘接在安装槽120底部，再通过烘烤固定第一芯片200。贴装完第一芯片200后，第一芯片200具有第一管脚210的一侧与基板100的表面齐平，如图5所示。在贴装完第一芯片200后，第一芯片200和安装槽120的侧壁之间可能存在间隙，因此，可以用点胶方式填充密封胶130来消除间隙，以防止后续制作导电层300时，导电层300材料落入到第一芯片200和安装槽120的间隙内。
步骤S300，在基板的表面制作导电层，导电层连接焊盘和第一芯片的管脚。
以制作本申请实施例提供的芯片叠层封装结构010为例，可选用钢网印刷导电胶的方式制作导电层300，导电层300同时覆盖一部分焊盘110和一部分第一管脚210，同时密封胶130也对导电层300有支撑作用，如图6所示。导电层300替代了传统打线工艺利用铜线/合金线作为引线，大幅提升信号传输质量。在本申请其他实施例中，导电层300也可以是金属层；制作导电层300时，也可以选择直接将片状的导电层300贴装在设定位置，将焊盘110和第一管脚210连接。
步骤S400，在第一芯片上贴装第二芯片，并使第二芯片的管脚连接导电层。
以制作本申请实施例提供的芯片叠层封装结构010为例，可将第二芯片400的第二管脚410的一侧朝下，贴装在第一芯片200上，第二管脚410压在导电层300上，使得第二芯片400的管脚通过导电层300与焊盘110连接，如图7所示。
在贴装完第二芯片400之后，还可以根据需要在第二芯片400上贴装第三芯片500（见图2），并采用打线方式将第三芯片500与焊盘110连接。所有芯片都贴装完毕后，进行塑封。以制作图1实施例的芯片叠层封装结构010为例，在第二芯片400贴装完成之后，采用塑封工艺形成封装体600，将第二芯片400包裹起来，并且封装体600覆盖焊盘110、导电层300，如图8所示。
在塑封完成之后，还可以进行植球，在基板100背离芯片的一面形成阵列的锡球140。在多个芯片叠层封装结构010形成在一个较大基板100的情况下，还可以在塑封、植球完成之后，进行切割，切成单颗的如图1所示的芯片叠层封装结构010。
本申请实施例还提供一种电子设备，其包括本申请实施例提供的芯片叠层封装结构010或者本申请实施例提供的制备方法所制得的芯片叠层封装结构010。
综上，本申请实施例提供了一种芯片叠层封装结构010、其制作方法和电子设备，本申请的芯片叠层封装结构010中，基板100上开设有安装槽120，第一芯片200设置于安装槽120内，且第一芯片200的管脚通过导电层300与基板100上的焊盘110连接，从而与信号线连接。第二芯片400贴装在第一芯片200上，并且第二芯片400的管脚连接在导电层300上，从而与信号线连接。通过这种结构，避免了使用打线的方式来将第一芯片200、第二芯片400与基板100的焊盘110连接，采用导电层300，便于实现较短的信号传输距离，因此有利于提高信号质量。并且，采用导电层300代替引线，还可以避免第一芯片200的引线与第二芯片400的引线压塌或者触碰导致短路。此外，由于设置了安装槽120，将第一芯片200嵌入到安装槽120内，也可以使得整个封装结构的体积更小，有利于整个电子设备的小型化。本申请实施例提供的制作方法用于制备上述的芯片叠层封装结构010，本申请实施例提供的电子设备包含了上述的芯片叠层封装结构010或者上述制作方法制得的芯片叠层封装结构010。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种芯片叠层封装结构，其特征在于，包括：
基板，所述基板设置有信号线，所述信号线包括位于所述基板表面的焊盘，所述基板上开设有安装槽；
第一芯片，所述第一芯片固定于所述安装槽内，所述第一芯片的管脚位于所述安装槽的开口处，所述第一芯片与所述安装槽的侧壁之间通过填充密封胶消除间隙；
导电层，所述导电层铺设于所述基板、所述密封胶和所述第一芯片的表面，并直接连接所述焊盘和所述第一芯片的管脚；
第二芯片，所述第二芯片层叠地设置于所述第一芯片上，并且所述第二芯片的管脚与所述导电层直接连接。
2.根据权利要求1所述的芯片叠层封装结构，其特征在于，所述第一芯片通过银浆与所述安装槽的底部连接。
3.根据权利要求1所述的芯片叠层封装结构，其特征在于，所述第一芯片设置有管脚的一侧与所述基板的表面齐平。
4.根据权利要求1所述的芯片叠层封装结构，其特征在于，所述芯片叠层封装结构还包括第三芯片，所述第三芯片贴装于所述第二芯片，并通过打线与所述焊盘电连接。
5.根据权利要求4所述的芯片叠层封装结构，其特征在于，所述第二芯片的表面覆盖有胶膜，所述第三芯片贴装在胶膜上。
6.根据权利要求1-5中任一项所述的芯片叠层封装结构，其特征在于，所述芯片叠层封装结构还包括封装体，所述封装体包裹所述第二芯片，并覆盖所述基板表面的焊盘和导电层。
7.一种芯片叠层封装结构的制作方法，其特征在于，包括：
在基板的表面开设安装槽，所述基板设置有信号线，所述信号线包括位于所述基板表面的焊盘；
将第一芯片固定于所述安装槽内，使所述第一芯片的管脚位于所述安装槽的开口处；
在所述第一芯片与所述安装槽的侧壁之间填充密封胶；
在所述基板的表面制作导电层，所述导电层铺设于所述基板、所述密封胶和所述第一芯片的表面，并直接连接所述焊盘和所述第一芯片的管脚；
在所述第一芯片上贴装第二芯片，并使所述第二芯片的管脚直接连接所述导电层。
8.一种电子设备，其特征在于，包括权利要求1-6中任一项所述的芯片叠层封装结构，或者包括权利要求7所述的制作方法制得的芯片叠层封装结构。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199582A1 (en) * 2020-12-23 2022-06-23 Stmicroelectronics Pte Ltd Stacked die package including a multi-contact interconnect
CN117751437A (zh) * 2021-08-19 2024-03-22 华为技术有限公司 多芯片***及其制备方法、光接收机和终端

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190019754A1 (en) * 2015-12-14 2019-01-17 Invensas Corporation Embedded vialess bridges

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650728B1 (ko) * 2004-12-24 2006-11-27 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
KR20090105570A (ko) * 2008-04-03 2009-10-07 주식회사 하이닉스반도체 적층 반도체 패키지
US8304888B2 (en) * 2009-12-22 2012-11-06 Fairchild Semiconductor Corporation Integrated circuit package with embedded components
KR20120126365A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 유닛 패키지 및 이를 갖는 스택 패키지
KR20170001238A (ko) * 2015-06-26 2017-01-04 에스케이하이닉스 주식회사 계단형 기판을 포함하는 반도체 패키지
CN210516710U (zh) * 2019-07-23 2020-05-12 中国科学技术大学 一种芯片封装结构及装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190019754A1 (en) * 2015-12-14 2019-01-17 Invensas Corporation Embedded vialess bridges

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