KR20070001093A - 박막 집적회로장치의 제조방법, 비접촉형 박막집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로장치를 가지는 아이디 태그 및 동전 - Google Patents

박막 집적회로장치의 제조방법, 비접촉형 박막집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로장치를 가지는 아이디 태그 및 동전 Download PDF

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Abstract

낮은 비용으로 박막집적회로를 대량으로 생산하기 위해, 본 발명에 따르는 박막집적회로의 제조 방법은 기판 위에 박리층을 형성하는 단계와, 상기 박리층 위에 하지막을 형성하는 단계와, 상기 하지막 위에 복수의 박막집적회로를 형성하는 단계와, 복수의 박막집적회로 사이의 경계에 홈을 형성하는 단계와, 상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로를 분리하는 단계를 포함하는 것을 특징으로 한다.
Figure 112006049063440-PCT00001
박막집적회로, 박리층, 홈, 할로겐화 불소

Description

박막 집적회로장치의 제조방법, 비접촉형 박막 집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로 장치를 가지는 아이디 태그 및 동전{METHOD FOR MANUFACTURING THIN FILM INTEGRATED CIRCUIT DEVICE, NONCONTACT THIN FILM INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND IDTAG AND COIN INCLUDING THE NONCONTACT THIN FILM INTEGRATED CIRCUIT DEVICE}
본 발명은, 메모리나 마이크로세서(중앙 연산부, CPU） 등을 가지고, 종이처럼 얇고 유연한 박막집적회로를 탑재한 박막집적회로의 제조 방법, 상기 박막집적회로 및 안테나로 이루어지고, 주로 인간, 동식물, 제품, 지폐 등을 식별하기 위한 카드, 태그, 라벨 등에 이용되는 박막집적회로 장치, 및 그 제조 방법에 관한 것이다.
최근, 식품업계, 제조 업계 등의 모든 산업계에 있어서, 제품의 안전성이나 관리 체제의 강화를 요구하는 목소리가 높아지고 있고, 그에 따른 제품에 관한 정보량이 증가하고 있다. 그러나, 현재의 제품정보는, 주로 바코드의 십수 자리의 숫자에 의해 제공되는 제조국, 메이커, 제품번호 등의 정보 정도로, 정보량이 대단히 적었다. 또 바코드를 이용한 경우, 하나하나 수작업으로 진행하므로 판독하는 데에 시간을 필요로 했다. 그래서, 바코드 시스템을 대신하여, RFID(Radio Frequency Identification)라 불리는, 전자파를 이용한 비접촉 IC태그에 의한 자동인식 기술이 주목받고 있다.
또한 동식물의 안전성(예를 들면 원산지, 전염병의 감염의 유무 등)을 확보하기 위해서, 동식물의 체내에 직접 IC칩을 매립하고, 체외의 정보 판독 장치(reader)에 의해 동식물에 관한 정보를 취득, 관리한다는 체제가 보급되고 있다.
또한 최근, 일인당 휴대하는 카드 수가 증가하고 있고, 그중에서도 전자계를 이용해서 통신하는 비접촉형 IC카드가, 전자 승차권이나 전자 머니 등의 형태로 보급되고 있다. 또한 흉악범죄나 행방불명 등의 사건이 증가함에 따라, 특히 유아, 아동, 노인이나 여행자 등의 개개인의 거처를 항상 적확하게 파악하여, 사고에 휩싸이는 것으로부터 보호하도록, 개개인을 인식할 수 있는 ID(Identification) 카드 등이 보급되고 있다.
또한 지폐, 동전, 유가 증권, 티켓 등이 위조되거나 도난당했을 때에, 복제나 악용을 방지하기 위해서, 그것들의 내부에 IC칩을 매립해 두는 기술이 보급되고 있다(비특허문헌 1: 닛케이 일렉트로닉스(닛케이 BP사) 2002년 11월 18일 발행, 67-76쪽).
비접촉형이나 접촉형 IC칩이 보급됨에 따라서, 막대한 수의 인간, 동식물, 제품, 지폐 등에 이용 가능한 IC칩을, 대량으로 매우 낮은 비용으로 제조할 필요가 있다. 예를 들면 제품이나 지폐 등에 첨부되는 IC칩은, 1개당 1엔 ~ 수엔, 바람직하게는 1엔 이하의 비용으로 제조할 필요가 있고, 저비용으로 대량 생산이 가능한 IC칩의 구조, 프로세스의 실현이 요구되고 있다.
IC칩을 제조하는 데 있어서, 실리콘 웨이퍼 위에 복수의 박막집적회로를 형성하고, 상기 실리콘 웨이퍼를 연마 제거(백 그라인드라고 불린다.)함으로써 박막집적회로를 분리하는 방법이 이용되고 있다. 그러나, 실리콘 웨이퍼는 고가인데도 불구하고, 그것을 모두 연마 제거하므로, 제조 비용의 증가를 회피할 수 없었다. 또한 실리콘 웨이퍼로 이루어지는 집적회로는 두꺼우므로, 제품용기 자체에 탑재할 경우, 표면에 요철이 생겨, 디자인 선택의 폭에 한계가 있었다.
또한 기판을 연마 제거하지 않는 방법으로서, 복수의 박막집적회로 등이 형성된 기판에 스트레스를 가하여, 기판을 물리적으로 박리하는 방법이 있다. 하지만, 이 방법으로는, 기판 위에 형성된 박막의 응력의 분포 등에 의해, 기판이 완전히 박리되지 않을 가능성이 있었다.
본 발명은, 이러한 상황을 감안해서 이뤄진 것으로, 저비용으로 대량생산이 가능하며, 종래의 실리콘 웨이퍼와 달리, 대단히 막 두께가 얇은 박막집적회로, 및 상기 박막집적회로를 사용한 박막집적회로 장치 또는 IC칩의 구조, 프로세스를 제공하는 것을 목적으로 하고 있다.
1) 본 발명에 따른 박막집적회로의 제조 방법은, 기판 위에 박리층을 형성하고, 상기 박리층 위에 하지막을 사이에 두고 복수의 박막집적회로를 형성하고, 상기 복수의 박막집적회로 사이의 경계에 홈을 형성하고, 상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여, 상기 박리층을 제거함으로써, 상기 복수의 박막집적회로를 분리하는 것을 특징으로 한다.
박리층은, 기판과 박막집적회로의 사이에 설치되는 층으로, 나중에 상기 박리층을 제거함으로써, 기판과 박막집적회로를 분리할 수 있다. 박리층으로는, 아모포스 실리콘, 다결정 실리콘, 단결정 실리콘, 세미 아모포스 실리콘(SAS)(미결정 실리콘이라고도 한다) 등, 실리콘(Si, 규소)을 주성분으로 하는 층을 사용할 수 있다. ClF3(삼불화염소) 등의 할로겐화 불소는, 규소를 선택적으로에칭한다는 특성이 있으므로, 박리층으로서 실리콘(Si, 규소)을 주성분으로 하는 층을 사용함으로써, ClF3을 포함하는 기체 또는 액체에 의해 상기 박리층을 용이하게 제거할 수 있다.
하지막은, 박리층과 박막집적회로 사이에 설치되며, ClF3 등의 할로겐화 불소에 의한에칭으로부터, 박막집적회로를 보호하는 역할을 한다. 여기에서, ClF3 등의 할로겐화 불소는, 규소를 선택적으로에칭한다는 특성이 있는 반면, 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy(x＞y) 또는 SiNxOy(x＞y))는 대부분에칭되지 않는다. 따라서, 시간의 경과와 함께 박리층은에칭되어 가지만, 산화규소, 질화규소, 산질화규소(SiOxNy(x＞y) 또는 SiNxOy(x＞y))로 이루어진 하지막은 대부분에칭되지 않으므로, 박막집적회로의 손상을 방지할 수 있다.
ClF3 등의 할로겐화 불소에 의해에칭되는 재료를 박리층으로서 사용하는 한편,에칭되지 않는 재료를 하지막으로 사용한다는 조건을 따른다면, 박리층 및 하지막의 조합은, 상기 재료에 한정되지 않고, 적절히 선택할 수 있다.
에칭 가스로는, 상기 ClF3 등에 질소를 혼합한 가스를 사용할 수 있다. ClF3(비점 11.75℃)는 반응 공간의 온도에 따라서는 액체인 경우도 있는데, 그때는 습식에칭을 채용할 수도 있다. ClF3는 염소를 200℃ 이상에서 불소와 반응시킴으로써, Cl2(g) + 3F2(g）→ 2ClF3(g)의 과정을 거쳐서 생성할 수 있다. 상기 박리층을 에칭하고, 상기 하지막을 에칭하지 않는 에칭이라면, ClF3나 할로겐화 불소에 한정되지 않는다.
박막집적회로의 경계를 이루는 홈의 형성은, 다이싱, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 행할 수 있다. 다이싱의 경우에는, 다이싱 장치(다이서)를 사용하는 블레이드 다이싱법이 일반적이다. 블레이드는 다이아몬드 연마용 입자를 매립한 숫돌로, 그 폭은 약 30 ~ 50μm이다. 이 블레이드를 고속회전시킴으로써, 박막집적회로를 분리한다. 스크라이빙의 경우에는, 다이아몬드 스크라이빙법과 레이저 스크라이빙법 등이 있다. 또한 에칭의 경우에는, 노광, 현상 공정에 의해 마스크 패턴을 형성한 후, 드라이에칭, 습식에칭 등에 의해 소자를 분리할 수 있다. 드라이에칭에 있어서는, 대기압 플라즈마법을 이용할 수 있다.
기판으로는, 유리기판, 석영기판, 알루미나 등 절연 물질로 형성되는 기판, 실리콘 웨이퍼 기판, 후공정의 처리 온도를 견디어낼 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 이 경우, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y)(x, y = 1, 2 ...) 등, 기판에서 불순물 등의 확산을 방지하기 위한 하지 절연막을 형성해도 된다. 또한 스테인레스 등의 금속 또는 반도체기판 등의 표면에 산화 실리콘이나 질화 실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있다.
또한 일단 IC칩을 형성한 후에, 박리된 사용 완료 기판을 재이용해도 된다. 재이용할 경우, 상기 다이싱이나 스크라이빙 공정에 의해, 기판에 흠집이 생기지 않도록 하는 것이 바람직하다. 하지만, 흠집이 생긴 경우에는, 유기수지나 무기막을 도포법이나 액적토출법(잉크젯법 등)으로 형성하여, 평탄화할 수 있다.
박막집적회로를 할로겐화 불소 등에 의한 에칭으로부터 보호하기 위해서, 박막집적회로 위에 보호막을 형성해 두는 것이 바람직하다. 특히, 할로겐화 불소가스를 가열해서 에칭을 행할 경우에는, 내열성 유기수지나, 내열성 무기막을 사용하는 것이 바람직하다. 내열성 유기수지의 대표적인 것으로서, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 포함하는 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 일종을 가지는 재료가 있는데, 소위 실록산계 수지 등으로도 불린다. 이후, 내열성 유기수지의 경우에는, 실록산계 수지도 포함하는 것으로 한다.
2) 본 발명에 따른 박막집적회로의 제조 방법은, 기판 위에 박리층을 형성하고, 상기 박리층 위에 하지막을 사이에 두고 복수의 박막집적회로를 형성하고, 상기 복수의 박막집적회로 사이의 경계에 홈을 형성하고, 상기 복수의 박막집적회로의 위쪽에 지그를 형성하고, 상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여, 상기 박리층을 제거하는 것을 특징으로 한다.
지그는 박리층을 제거한 후에 박막집적회로가 따로따로 분리되지 않도록, 일시적으로 박막집적회로를 고정하기 위한 지지 기판을 가리킨다. 지그는, 복수의 박막집적회로가 수평방향 혹은 높이방향으로 집적되어서 만들어진 소자마다 형성된다. 지그의 형상으로는, 후에 할로겐화 불소를 포함하는 기체 또는 액체의 도입을 쉽게 하기 위해서, 돌기부를 설치한 빗살 형태의 구조로 하는 것이 바람직하다. 하지만, 평탄한 지그를 사용해도 된다. 지그로는, 할로겐화 불소에 의해 손상되지 않는 산화규소를 주성분으로 하는 유리 기판, 석영기판, 또는 스테인레스(SUS)기판 등을 사용할 수 있다. 할로겐화 불소에 의해 손상되지 않는 재료이면, 이것들에 한정되지 않는다. 또한 지그와 박막집적회로와의 사이에는, 임시 접착을 위한 접착제가 설치된다.
접착제로는, UV 광 조사에 의해 접착력(점착력)이 저하 또는 상실되는 재료를 사용할 수 있다. 또는, 3M사 제품의 포스트잇(등록상표)이나, 무어사 제품의 NOTESTIX(등록상표) 등에 사용되는 재박리 재접착 가능성 접착제를 사용해도 된다. 물론, 지그를 간단하게 뗄 수 있는 재료이면, 이것들에 한정되지 않는다.
그 나머지의 구성에 대해서는, 상기 1)에서 서술한 본 발명에 준한다.
3) 본 발명에 따른 비접촉형 박막집적회로 장치의 제조 방법은, 기판 위에 박리층을 형성하고, 상기 박리층 위에 하지막을 사이에 두고 복수의 박막집적회로를 형성하고, 상기 복수의 박막집적회로 위에 내열성 유기수지를 형성하고, 상기 복수의 박막집적회로 사이의 경계에 홈을 형성하고, 상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여, 상기 박리층을 제거함으로써, 상기 복수의 박막집적회로를 분리하고, 상기 분리된 박막집적회로의 위쪽 또는 아래쪽에 안테나를 형성하는 것을 특징으로 한다.
여기에서 말하는 박막집적회로 장치는, 인간, 동식물, 자타의 제품, 지폐 등을 식별하거나, 그것들에 관한 정보를 축적하는 기능 등을 가진다. 또한, 여기에서 박막집적회로 장치는 ID칩(1dentification Chip), IDF(ID Flexible)칩, IC칩 등을 포함한다. 그중에서도, 전자계를 이용하여, 박막집적회로 장치에 내장된 송수신부(안테나, 안테나 회로)를 사이에 두고, 외부의 판독/기록 장치(리더/라이터)와, 통신을 행하는 것을 비접촉형 박막집적회로 장치로 한다. 박막집적회로 장치와 리더/라이터 사이에서 통신함으로써, 박막집적회로 장치가 내장된 제품 등에 관한 정보의 인식, 갱신, 관리 등을 행할 수 있다.
안테나는, 리더/라이터와 통신, 즉 전파를 주고받는 것이고, 박막집적회로 등의 집적회로와 접속되어 있다. 안테나는, TFT 등의 박막집적회로 공정 전후, 또는, 공정 내에 형성해도 된다. 또는 별도 형성한 후에, 박막집적회로와 접속해도 된다. 예를 들면 TFT의 게이트 전극과 동시에 형성할 수 있다. 안테나에는, 도 7a 내지 7c에 나타내는 코일형(소용돌이형) 안테나나, 도 11a 내지 11c에 나타내는 폐루프형 안테나가 있다.
안테나를 별도 형성할 경우에는, 안테나가 형성된 기판에서, 박막집적회로의 일부 또는 전부를 덮도록 형성할 수 있다. 이때, 이방성 도전 재료나, 공지의 본딩법 등을 이용하여, 안테나와 박막집적회로를 접속할 수 있다.
박막집적회로 장치에 내장되는 TFT 등의 박막집적회로를 제조하는 데 있어서는, 박리층을 제거한 후에 박막집적회로가 따로따로 분리하지 않도록, 일시적으로 박막집적회로를 고정하기 위한 지그를 설치해 두는 것이 바람직하다. 지그는 상기 (2)에서 서술한 방법에 따른다. 또한 비접촉형 박막집적회로 장치의 다른 구성은, 상기 (1), (2)에서 서술한 본 방법에 따른다.
4) 본 발명에 따른 비접촉형 박막집적회로 장치는, 기판 위에 하지막을 사이에 두고 형성된 박막집적회로와, 상기 박막집적회로 위에 형성된 내열성을 가지는 절연막과, 상기 박막집적회로의 위쪽 또는 아래쪽에 형성된 안테나를 가지는 것을 특징으로 한다.
내열성을 가지는 막 재료로는, 실리콘과 산소와의 결합으로 골격구조가 구성되며, 치환기에 적어도 수소를 포함하는 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 일종을 가지는 재료, 즉 실록산계 수지 등의 내열성 유기수지나, 내열성 무기재료를 사용할 수 있다.
안테나는, 리더/라이터와 통신, 즉 전파를 주고받기 위한 것이고, 박막집적회로 등의 집적회로와 접속되어 있다. 안테나에 사용할 수 있는 재료로는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co 혹은 Ti, 또한 그것들을 포함하는 합금을 사용할 수 있다. 하지만, 재료들이 이것들에 한정되지 않는다. 안테나를 별도 형성할 경우에는, 안테나가 형성된 기판에서, 박막집적회로의 일부 또는 전부를 덮도록 형성할 수 있다. 이 경우, 기판으로서, 플라스틱과 같이, 가요성을 가지는 재료를 사용하는 것이 바람직하다.
본 발명에 따른 비접촉형 박막집적회로 장치는, ID 태그, ID카드, 여러 가지 제품, 지폐, 동전 등에 내장할 수 있다. 여기에서, 박막집적회로 장치를 동전에 내장할 경우에는, 동전의 구성요소의 일부가 안테나의 기능을 겸해도 된다. 이때, 안테나 또는 상기 동전을 구성하는 재료로는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co 혹은 Ti, 또는 그것들을 포함하는 합금을 사용할 수 있지만, 이것들에 한정되지는 않는다.
본 발명에 있어서의 기판, 하지막 등의 구성은, 상기 1) 내지 3)에 따른다.
종래에는, 실리콘 웨이퍼 위에 복수의 박막집적회로를 형성하고, 상기 실리콘 웨이퍼를 연마 제거함으로써 박막집적회로를 분리하는 방법이 이용되었다. 그에 반해, 본 발명은, 복수의 박막집적회로가 형성된 기판으로부터 그 박막집적회로를 소자 분리할 때에, 할로겐화 불소를 사용한 화학적 방법을 채용한다. 따라서, 실리콘 웨이퍼보다도 낮은 비용의 유리 기판 등을 사용할 수 있다. 그 결과, 낮은 비용으로 박막집적회로 장치 등에 사용할 수 있는 박막집적회로를 제조할 수 있다. 또한 실리콘 웨이퍼와 거의 같은 비용인 석영기판 등을 사용한 경우에도, 본 발명을 이용할 경우에는, 기판을 재이용할 수도 있으므로, 이 경우에도, 낮은 비용으로 박막집적회로 장치 등에 사용할 수 있는 박막집적회로를 제조할 수 있다.
또한 실리콘 웨이퍼로 제조된 IC과 같이, 크랙이나 연마 자국의 원인이 되는 백그라인드 처리를 행할 필요가 없다. 소자의 두께의 편차도, IC를 구성하는 각 막의 성막시의 편차에 의존한다. 따라서, 크더라도 수백 nm 정도로, 백그라인드 처리에 의한 수 ~ 수십 μm의 편차에 비해 상당히 작게 억제할 수 있다.
또한 복수의 박막집적회로가 형성된 기판에 스트레스를 가하여, 기판을 물리적으로 박리하는 물리적 방법과 비교해도, 본 발명은, 복수의 박막집적회로가 형성된 기판으로부터 상기 박막집적회로를 소자 분리할 때에, 할로겐화 불소를 사용한 화학적 방법을 채용하므로, 소자 분리를 확실하게 행할 수 있다.
또한 박막집적회로를 덮도록, 하지막이나 내열성을 가지는 절연막(보호막)을 형성하는 경우, 할로겐화 불소를 사용한 기판 박리공정에 있어서, 박막집적회로를 보호할 수 있다. 따라서, 안정된 특성을 지니는 박막집적회로를 형성할 수 있다.
또한 할로겐화 불소를 사용한 기판 박리공정에 있어서, 박막집적회로 장치를 구성하는 박막집적회로마다, 지그를 임시 접착해 둠으로써, 박리층을 제거한 후에 각 박막집적회로가 따로따로 분해되는 것을 방지할 수 있다. 이때, 임시 접착제로서, UV광 조사에 의해 접착력(접착력)이 저하 또는 상실하는 재료를 사용함으로써, 기판 박리 후, 지그를 박막집적회로로부터 용이하게 뗄 수 있다.
전술한 바와 같이, 본 발명을 이용하여, 박막집적회로 장치에 사용할 수 있는 박막집적회로, 나아가서는 박막집적회로 장치나, 그것을 사용한 제품 등을, 낮은 비용으로 대량 생산하여 고수율, 고스루풋으로 제조할 수 있다.
도 1a 내지 1c는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다.
도 2a 내지 2c는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다.
도 3a 및 3b는 본 발명에 따른 박막집적회로 장치를 제품에 부착하는 방법을 설명하는 도면이다.
도 4a 내지 4c는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다.
도 5a 및 5b는 사용 완료의 기판을 재사용하는 경우를 설명하는 도면이다.
도 6a 내지 6c는 평탄화 처리를 설명하는 도면이다.
도 7a 내지 7c는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다(접이식 안테나).
도 8a 내지 8e는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다(접이식 안테나).
도 9a 및 9b는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다(샌드위치 구조).
도 10a 및 10b는 본 발명에 따른 박막집적회로 장치의 제조 공정을 나타낸다(랩/봉투 구조).
도 11a 내지 11c는 본 발명에 따른 ID카드의 제조 공정을 나타낸다(선택적 UV광 조사).
도 12는 본 발명에 사용하는 LPCVD 장치의 대략도다.
도 13a 내지 13e는 본 발명에 따른 CPU, 메모리의 제조 공정을 나타낸다.
도 14a 내지 14e는 본 발명에 따른 CPU, 메모리의 제조 공정을 나타낸다.
도 15a 내지 15c는 본 발명에 따른 CPU, 메모리의 제조 공정을 나타낸다.
도 16은 본 발명에 따른 비접촉형 박막집적회로 장치를 탑재한 제품 정보의 리딩, 라이팅을 도시한 도면이다.
도 17은 소비자(142)(제조자), 판매자, 소비자와의 관계를 도시한 도면이다.
도 18은 본 발명에 따른 비접촉형 박막집적회로 장치의 원리를 설명하는 도면이다.
도 19a 내지 19c는 리더/라이터의 예를 설명하는 도면이다.
도 20a 내지 20d는 본 발명에 따른 박막집적회로 장치를 가지는 제품의 일례를 설명하는 도면이다.
도 21a 내지 21d는 본 발명에 따른 박막집적회로 장치를 가지는 제품의 일례를 설명하는 도면이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하면서 설명한다. 본 발명은 많은 다른 태양으로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 일탈하는 않는 한 그 형태 및 상세한 부분을 다양하게 변경할 수 있다는 것은 당업자에게 자명하다. 따라서, 본 실시에의 기재 내용에 한정해서 해석되지 않는다. 도면에서 같은 구성에는 같은 부호를 사용하며, 자세한 설명은 반복하지 않는다.
[실시 형태 1]
본 발명에 따른 박막집적회로 장치 및 그 제조 방법에 대해서, 도 1a 내지 1c, 도 2a 내지 2c, 도 3a 및 3b를 참조해서 설명한다. 우선, 기판(41) 위에, 박리 층(43)을 형성한다. 여기에서는, 500nm 막 두께의 a-Si막(아모포스 실리콘막)을 스퍼터링법에 의해 형성했다. 기판으로는, 석영기판 이외에도, 유리 기판, 알루미나 등 절연 물질로 형성된 기판, 실리콘 웨이퍼 기판, 후공정의 처리 온도를 견디어낼 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 이 경우, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y)(x, y=1, 2 ...)등, 기판으로부터 불순물 등의 확산을 방지하기 위한 하지 절연막을 형성할 수 있다. 또한 스테인레스 등의 금속 또는 반도체기판 등의 표면에 산화 실리콘이나 질화 실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있다.
박리층(43)으로는, 아모포스 실리콘 이외에, 다결정 실리콘, 단결정 실리콘, 또는 세미 아모포스 실리콘(SAS, 미결정 실리콘) 등, 실리콘을 주성분으로 하는 층을 사용할 수 있다. 이들 박리층(43)은, 스퍼터링법 이외에도, 플라즈마CVD법 등에 의해 형성해도 된다. 박리층은 500nm 보다도 얇게 형성해도 된다.
다음으로 박리층(43) 위에, 하지막(44)을 형성한다. 여기에서는, 100nm 막 두께의 SiO2막을 스퍼터링법에 의해 형성했다. 하지막(44)은 ClF3 등의 할로겐화 불소에 의한 에칭으로부터 박막집적회로를 보호하는 역할을 한다. 따라서 이 기능을 가지는 한, 다른 재료를 사용해도 된다. 예를 들면 질화규소, 산질화규소 등을 사용할 수 있다. 또는, 상기 재료로 이루어지는 막을 적층해서 하지막(44)을 형성해도 된다. 하지막(44)은 스퍼터링법 대신에, 플라즈마CVD법 등으로 형성해도 된다.
다음으로 하지막(44) 위에 박막 트랜지스터(TFT), 유기TFT, 박막 다이오드 등을 형성하여 박막집적회로(42)를 형성한다. 도 1a는 채널 영역(35), 불순물 영역(36), 게이트 절연막(37), 게이트 전극(38)이 하지막(44) 위에 형성된 박막 트랜지스터로 형성된 박막집적회로(42)를 나타낸다. 본 실시 형태에서는 톱 게이트 구조를 이용했다. 그러나 그 대신에 보톰 게이트(역 스태거) 구조를 이용할 수 있다. 또한 박막 트랜지스터 대신에 유기TFT 또는 박막 다이오드를 사용할 수 있다. 이들 반도체 소자가 박막집적회로 장치의 CPU나 메모리 등을 구성한다. TFT를 사용한 CPU나 메모리 등의 박막집적회로의 제조 방법의 구체적인 예에 대해서는, 후술한다. 박막집적회로 장치는, 도 18에 나타낸 바와 같이 전원회로, 입출력 회로, 논리회로, CPU, 메모리를 포함한다. 여기에서는, TFT를 사용한 CPU(33)와, 메모리(34)만을 도시했다.
다음으로 박막집적회로 소자를 보호하기 위해서, 제1의 층간 절연막(46)을 형성한다. 여기에서는, 질화규소막을 플라즈마CVD법에 의해 형성했지만, 제1의 층간 절연막(46)은 이 막에 한정되지 않는다. 또한, 제2의 층간 절연막(47)을 형성하는데 이는, 박막집적회로로 인한 불균질을 평탄화하기 위함이다. 폴리이미드, 아크릴, 폴리아미드나, 실록산 등의 내열성 유기수지를, 스핀 코트법, 딥법, 스프레이법, 액적토출법 등에 의해 형성할 수 있다. 그 대신에 무기재료를 사용해도 되는데, 그때는, PSG(인 글래스), BPSG(인 보론 글래스), 또는 알루미나막 등을 사용할 수 있다.
다음으로 레지스트를 마스크로 해서 컨택트 홀을 에칭 형성하고, 박막집적회로를 서로 접속하는 배선(45) 및 안테나(48)를 형성했다. 도전 재료로는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, Ti, 및 그 원소를 포함하는 합금을 사용할 수 있다. 그러나 도전 재료가 그것에 한정되는 것은 아니다. 또한 배선(45) 및 안테나(48)를 다른 재료로 형성해도 된다. 배선(45) 및 안테나(48)는 전성과 연성을 가지는 금속 재료를 포함하도록 형성하고, 바람직하게는 막 두께를 변형에 의한 응력을 견디도록 두껍게 한다.
배선(45) 및 안테나(48)는 스퍼터링에 의한 전체적인 성막 후, 레지스트 마스크를 사용한 패터닝에 의해 형성할 수 있다. 또는 배선(45) 및 안테나(48)를 노즐을 사용한 액적토출법에 의해 선택적으로 형성할 수 있다. 여기에서 하는 액적토출법에는, 잉크젯법뿐만 아니라, 오프셋법이나 스크린 인쇄 등도 포함된다.
박막집적회로 장치를 내장하는 제품이, 도전 재료를 포함할 경우에는, 그것과 같은 도전 재료를 사용한 안테나 또는 배선을 형성해도 된다. 예를 들면 동전의 재료를 사용해서 동전의 내부에 안테나를 형성할 수 있다. 이 경우, 예를 들면 10엔 동전에 박막집적회로 장치를 매립할 경우에는, 동, 아연, 주석의 합금으로 된 안테나를 형성할 수 있다.
다음으로 안테나 위에, 보호막(49)을 형성한다. 보호막(49)으로는, DLC(다이아몬드 라이크 카본) 또는 질화탄소(CN) 등의 탄소를 가지는 막, 또는 질화규소막 또는 질화산화규소막 등을 사용할 수 있다. 또는, 폴리이미드, 아크릴, 폴리아미드나, 실록산 등의 내열성 유기수지를 사용할 수 있고, 무기재료를 사용해도 되는데, 그때는 PSG(인글래스), BPSG(인 보론 글래스), 알루미나막 등을 사용할 수 있다. 물론 보호막(49)으로 에폭시 수지를 사용할 수 있다. 이것들의 절연막을 적층시켜 서, 보호막을 형성할 수 있다.
또한, 여기에서는, 박막집적회로 위에, 제1의 층간 절연막(46), 제2의 층간 절연막(47), 보호막(49)의 세 개의 절연막을 형성했다. 그것들의 재료는, 서로 교체해서 사용할 수 있다. 또는 제1 및 제2의 층간 절연막을 겸하여, 한 층의 층간 절연막으로 해도 된다. 어떠한 경우라도, 이들 절연막에 사용할 수 있는 재료로는, 후의 ClF3(삼불화염소) 등의 할로겐화 불소에 의한 에칭에 의해 손상되지 않는, 내열성이 있는 재료를 사용하는 것이 바람직하다(이상, 도 1b).
층간 절연막(46, 47)이나 보호막(49)으로는, 탄성이 높은 유기재료를 사용하는 것이 바람직하다. 이에 따라 변형시의 응력은, 유기재료를 가지는 층간 절연막이나 보호막에 집중되어, 주로 이들 막이 변형된다. 따라서 박막 트랜지스터에 작용하는 응력이 저감된다. 또 변형이 생길 경우에, 가장 응력이 부하되는 부분(에지, 모퉁이)이, 반도체막의 에지가 아닌 하지막의 에지가 되므로, 반도체막의 에지나 계면에서 생기는 응력 집중을 억제할 수 있다.
다음으로 박막집적회로 장치(50)의 경계 영역에, 다이싱에 의해 홈(93)을 형성한다(도 1b). 이때, 다이싱 장치(다이서)를 사용하는 블레이드 다이싱법을 이용하는 것이 일반적이다. 블레이드는, 다이아몬드 연마용 입자를 매립한 숫돌로, 그 폭는 약 30 ~ 50μm이다. 이 블레이드를 고속회전시킴으로써, 박막집적회로를 분리한다. 또한 다이싱에 필요한 에어리어를 스트리트라고 부르지만, 이 폭은, 소자의 손상을 고려하여, 80 ~ 150μm로 하는 것이 바람직하다.
다이싱 이외에도, 스크라이빙 또는 마스크를 이용한 에칭 등에 의해 행할 수 있다. 스크라이빙의 경우에는, 다이아몬드 스크라이빙법과 레이저 스크라이빙법 등이 있다. 에칭의 경우에는, 노광, 현상 공정에 의해 마스크 패턴을 형성하고, 드라이에칭, 습식에칭 등에 의해 소자를 분리할 수 있다. 드라이에칭에 있어서는, 대기압 플라즈마법을 이용할 수 있다.
홈을 형성할 경우, 홈의 깊이는, 적어도 박리층의 표면이 노출하는 정도면 되고, 기판(41)을 다시 사용할 수 있도록, 기판에 흠이 가지 않도록 상기 다이싱 등을 적절히 제어하는 것이 바람직하다.
다음으로 돌기부(58)를 가지는 지그(지지 기판)(52)를, 임시 접착제(51)를 매개로, 박막집적회로 장치(50) 각각에 부착하여 고정한다. 여기에서, 지그는, 박리층을 제거한 후에 박막집적회로가 따로따로 분리되지 않도록, 일시적으로 박막집적회로를 고정하는 역할을 한다. 지그의 형상으로는, 도 1c과 같이, 나중에 할로겐화 불소를 포함하는 기체 또는 액체의 도입을 쉽게 하기 위해서, 돌기부를 설치한 빗형 구조로 하는 것이 바람직하다. 하지만, 도 4c와 같이 평탄한 지그를 사용해도 된다. 돌기부를 가지는 지그(지지 기판)를 사용할 경우에는, 기판을 패터닝해서 사용할 수 있다. 지그로는, 할로겐화 불소에 의해 손상되지 않는 산화규소를 주성분으로 하는 유리기판, 석영기판, 스테인레스(SUS)기판 등을 사용할 수 있다. 할로겐화 불소에 의해 손상되지 않는 재료라면, 이것들에 한정되지 않는다. 또한 지그와 박막집적회로 사이에는, 임시 접착하기 위한 접착제가 설치된다.
여기에서, 접착제로는, UV 광 조사에 의해 접착력(점착력)이 저하 또는 상실되지 않는 재료를 사용할 수 있다. 여기에서는, 니토 덴코 제품 UV 조사 박리 테이 프를 사용했다. 이외에도, 3M사 제품의 포스트잇(등록상표)이나, 무어사 제품의 NOTESTIX(등록상표) 등에 사용할 수 있는 재박리 재접착 가능 접착제를 사용해도 된다. 예를 들면 일본국 공개특허공보 특개 2001-30403, 특허 2992092, 일본국 공개특허공보 특개 평6-299127에 기재된, 아크릴계 점착제, 합성고무계 점착제, 천연고무계 점착제 등을 사용할 수 있다. 지그를 간단히 뗄 수 있는 재료이면, 이것들에 한정되지 않는다.
다음으로 홈(93)에 할로겐화 불소 가스를 도입함으로써, 박리층(43)인 a-Si막을 에칭 제거했다(도 2a). 여기에서 쓰인 감압 CVD장치(도 12)에서는 ClF3 등의 할로겐화불소 가스(53)가 반응계인 벨자(89)에 도입되어 가스가 기판(90)에 확산된다. 또한 히터(91)가 벨자(89) 외부에 도입되고, 남아있는 가스가 배기관(92)으로부터 배기된다. 여기에서는, 도 12에 나타낸 바와 같은 감압 CVD장치를 사용하여, 가스: ClF3, 온도: 350℃, 유량: 300sccm, 기압: 6Torr, 시간: 3h의 조건으로 행한다. 그러나, 이 조건에 한정되는 것은 아니다. 또는 ClF3 가스에 질소를 섞은 가스를 사용해도 된다. 이 경우 두 가스의 유량비는 적절히 설정할 수 있다.
여기에서, ClF3 등의 할로겐화 불소는, 규소를 선택적으로 에칭한다는 특성이 있는 반면, 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy(x＞y) 또는 SiNxOy(x＞y))는 대부분 에칭되지 않는다. 따라서, 시간의 경과와 함께 박리층(43)이 에칭되어, 최종적으로 기판(41)을 박리할 수 있다(도 2b). 한편, 산화규소, 질화규소, 산질화규소 등이나, 내열성 수지로 이루어지는 하지막이나, 층간 절연막, 보호막은 대부분 에칭되지 않으므로, 박막집적회로의 손상을 방지할 수 있다. 박리한 기판(41)은 물론 재이용할 수 있어, 비용 삭감으로 이어진다.
다음으로 UV 광 조사를 행하여, 임시 접착제(51)의 접착력을 저하 또는 상실시켜, 지그와, 박막집적회로 장치를 분리한다. 이는 박막집적회로 장치를 대량으로 제조할 수 있게 한다. 또한, 지그는, 비용 삭감을 위해, 재이용하는 것이 바람직하다.
상기 방법에 의해 제조된 박막집적회로 장치(50)는, 소형 진공 핀셋(13) 등에 의해, 반송하고, 원하는 제품에 부착할 수 있다. 도 3a 및 3b는 제품(10)에 첨부되는 ID 라벨(15)의 제조 방법을 나타낸 것이다. 라벨(11)에 박막집적회로 장치(50)를 소형 진공 핀셋(13)으로 점착하고, 접착제(14)로 밀봉하여, ID 라벨(15)을 완성한다. 또한, 제품(10)에 ID 라벨(15)을 부착하여, 리더/라이터 등에 의해 정보를 인식, 갱신, 관리할 수 있는 제품이 완성된다.
[실시 형태 2]
본 실시 형태에서는 홈(93)을 형성하는 데 있어서, 드라이에칭법을 이용할 경우에 대해서, 도 4a 내지 4c를 이용하여 설명한다. 도 1a에 나타낸 보호막(49)의 형성까지는 실시 형태 1에 따라 실시했다. 그 후에 현상, 노광 공정을 거쳐, 기판 위에 레지스트(54)를 형성하고, 레지스트(54)를 마스크로 해서, 드라이에칭에 의해 홈(93)을 형성하고, 소자분리를 행한다(도 4a). 여기에서는, 플라스마 에칭을 채용하고, 에칭용 가스로는, Cl2, BCl3, SiCl4 혹은 CCl4 등을 대표로 하는 염소계 가스, CF4, SF8, NF3, CHF3 등을 대표로 하는 불소계 가스, 혹은 02을 사용했지만, 이것들에 한정되는 것은 아니다. 상기 에칭에는 대기압 플라즈마를 이용할 수도 있다. 이때, 에칭 가스로는 CF4과 02의 혼합 가스를 사용하는 것이 바람직하다. 또는 다른 종류의 가스를 사용하여 여러 번 에칭함으로써 홈(93)을 형성해도 된다.
다음으로 임시 접착제(51)를 매개로, 지그(55)를 박막집적회로 장치(50)에 부착하고, ClF3 등의 할로겐화 불소에 의해, 박리층을 제거하여, 최종적으로 기판(41)을 박리했다(도 4b). 박리층(43)을 제거하는 구체적인 방법은, 실시 형태 1과 같다. 지그(55)로서, 여기에서는, 돌기부를 특별히 설치하지 않은 기판을 사용했다. 물론, 돌기부를 가진 기판을 사용해도 된다.
다음으로 UV 광 조사를 행함으로써, 임시 접착제(51)의 접착력을 저하 또는 상실시켜, 지그(55)와, 박막집적회로 장치를 분리한다(도 4c). 이는 박막집적회로 장치를 대량으로 제조할 수 있게 한다. 상기 방법에 의해 제조된 박막집적회로 장치(50)를 소형 진공 핀셋 등에 의해, 반송하고, 원하는 제품에 부착할 수 있다.
[실시 형태 3]
다이싱 등에 의해 홈(93)을 형성할 때에, 기판(41)에 흠집이 생긴 경우, 그 기판을 재이용할 경우에 관하여, 도 5a 및 5b, 도 6a 내지 6c를 참조하여 설명한다.
우선, 도 5a에 나타낸 바와 같이 사용 완료 기판(56) 위에 평탄화막(57)을 형성한다. 평탄화막(57)으로는, 폴리이미드, 아크릴, 폴리아미드나, 실록산 등의 내열성 수지를, 스핀 코트법, 딥법, 스프레이법, 액적토출법 등에 의해 형성할 수 있다. 후공정의 열처리를 고려하면, 실록산 등의 내열성 수지를 사용하는 것이 바람직하다. 또한 무기재료를 사용해도 되는데, 그때는, PSG(인 글래스), BPSG(인 보론 글래스), 알루미나 등을 사용할 수 있다. 그 후의 공정은 박막집적회로가 형성되고 분리되어 원하는 제품에 부착되는 실시 형태 1 또는 2와 동일하다.
또 다른 방법으로서, 도 6a 내지 6c에 나타낸 바와 같이 CMP(화학적 기계적 연마)법, 프레싱, 에칭 백 등을 이용하여, 기판 표면을 평탄화하는 방법이 있는데, 사용이 끝난 기판(56)의 흠집이 미세할 때에는 CMP의 경우가 특히 효과적이다(도 6a). CMP법은, 연마용 패드(308)에 슬러리(307)라고 불리는 연마 용제를 공급하고, 웨이퍼 캐리어(306)의 회전과 플래튼이라고 불리는 회전대의 회전에 의한 가압과, 연마용 패드(308)의 연마에 의해 평탄화하는 것이다. 슬러리(307)로는 알카리성 콜로이드형 실리카를 섞은 것을 주로 사용할 수 있다. 프레싱의 경우(도 6b), 히터(301) 등의 가열 장치를 갖춘 장치(300)가 프레싱을 실행하는 데 바람직하게 쓰인다. 에칭 백에 있어서는(도 6c), 절연막(309)을 평탄하게 형성한 후, 평탄화를 위해 에칭을 한다. 다음 공정에서는, 실시 형태 1 또는 2와 같이, 박막집적회로 장치를 형성하고, 서로 분리하여, 원하는 제품에 부착할 수 있다.
[실시 형태 4]
상기 실시 형태에서는 박막집적회로의 제조 공정에서, 안테나를 형성했다. 본 실시 형태에서는 기판 위에 제조된 안테나와, 복수의 박막집적회로로 이루어진 집적회로를 각각 제조하고, 그 후 둘을 접속하는 방법에 대해서, 도 7a 내지 7c, 도 8a 내지 8e, 도 9a 및 9b, 도 10a 및 10b를 참조해서 설명한다.
제1의 방법은, 도 7a에 나타낸 바와 같이, 구부릴 수 있는 플렉시블 기판(69) 위에, 안테나(68)를 형성하고, 별도 형성한 집적회로(25)를 도 7b에 나타낸 안테나의 접속부(99)에 접속한 후에, 플렉시블 기판(69)을 반으로 접고, 밀봉해서 도 7b에 나타내는 박막집적회로 장치를 제조하는 것이다. 안테나(68)는 스퍼터링법 등에 의해 형성한 후에 패터닝 형성해도 되고, 액적토출법을 이용하여, 도전 재료를 포함하는 조성물을 선택적으로 토출한 후에, 상기 조성물을 건조, 소성함으로써 형성해도 된다.
안테나를 형성한 후에, 도 6a 내지 6c에 나타낸, CMP법, 프레싱법, 에칭 백법 등에 의해, 평탄화를 향상시킬 수 있다. CMP법의 경우에는, 안테나는 도전성 재료로 이루어지므로, 슬러리로는, 산성용액에 알루미나의 분말을 섞은 것을 사용하는 것이 바람직하다. 프레싱법의 경우에는, 히터(301) 등의 가열기구를 구비한 장치에 의해 프레싱을 행하는 것이 바람직하다. 에칭 백에서는, 절연막(309)을 평탄하게 형성한 후에, 에칭을 행하여, 평탄화하는 것이다. 이러한 평탄화 처리 공정은, 박막집적회로의 제조 공정에서 이용할 수도 있다.
안테나에는, 안테나끼리 접속하는 접속부(98)나, 안테나와 집적회로를 접속하는 접속부(99)를, 안테나 형성시에 형성해도 된다. 또한 박막집적회로에 접속된 접속부(99)는, 안테나를 형성한 후에, 안테나의 일부를 절단함으로써 형성해도 된다. 집적회로와 안테나와의 접속은, 이방성 도전막이나, 공지의 본딩법 등을 이용하여 행할 수 있다. 안테나의 형상은, 접었을 때에 대칭이고 코일형이면, 도 7a 내 지 7c에 나타내는 형상에 한정되지 않는다.
안테나에 삽입되는 집적회로(25)는, 도 18에 나타낸 바와 같이 전원회로(26), 입출력 회로(27), 논리회로(28), 메모리(29), CPU(30) 등에, 리더/라이터(136)와 전파를 주고받는 안테나 회로가 접속된 구성을 가진다.
도 8a 내지 8e는, 도 7c의 X-Y 단면에서 본 안테나 기판의 접힌 상태를 나타낸 도면이다. 안테나(20)를 패터닝 형성할 때에 사용한 레지스트(23)를 애싱 등에 의해 제거하지 않고, 잔존시켰다. 또한, 평탄화막(60)을 스핀 코트법, 딥법, 스프레이법, 액적토출법 등에 의해 형성하고, 평탄화를 행했다(도 8b). 집적회로(25)(IC칩)와의 접속부를 확보하기 위해서, 레지스트(61)를 마스크로 해서, 에칭 또는 애싱을 행하여, 콘택트부(62)를 형성했다(도 8c). 또한, 이방성 도전막(63)을 사이에 두고 집적회로(25)를 형성하고, 실링제(64)를 사이에 두고, 안테나가 형성된 플렉시블 기판(19)을 접어(도 8d), 박막집적회로 장치(66)를 완성했다(도 8e). 이 경우, 대향하는 안테나 사이에 배선 등을 설치해서 안테나끼리 접속해도 된다. 레지스트(23)나 평탄화막(60)은, 기판을 접었을 때에, 안테나나 집적회로를 보호하는 쿠션의 역할을 한다. 레지스트(23)나 평탄화막(60)은, 한쪽 또는 양쪽을 생략할 수도 있다.
제2의 방법은, 도 9a 및 9b에 나타낸 바와 같이 기판(69) 위에 안테나(68)를 복수 형성해 두고, 기판(69)을 다이싱 등에 의해 잘라내고, 안테나 기판 사이에 집적회로(25)를 끼우는 방법이다. 접속부(21)는 안테나끼리 접속하기 위해서 사용해도 되고, 집적회로와 안테나를 접속하는 데 사용해도 된다. 또한 접속부(21)는 안 테나의 다른 위치에 형성해도 된다. 기판끼리 서로 부착할 때, 얼라인먼트 마커를 설치할 필요가 있는데, 상기 접속부(21)를 마커로 사용할 수 있다.
제3의 방법은, 도 10a 또는 10b에 나타낸 바와 같이, 두 쪽이 닫힌 식품을 포장하는 랩 형태의 플렉시블 기판(70)이나(도 10a), 세 쪽이 닫힌 봉투형 플렉시블 기판(74)에(도 10b), 안테나(71)를 양면에 형성해 두고, 그 사이에 집적회로(25)(IC칩)를 삽입하고, 접착제(73)로 밀봉하는 방법이다. 접속부(21)는 개공이므로, 안테나끼리, 또는 안테나와 집적회로가 접속할 수 있다. IC칩은 소형 진공 핀셋 등으로 설치하면 된다. 안테나는 이들 기판의 내측 표면에 형성해도 된다.
본 실시 형태에서 서술한 박막집적회로 장치의 제조 방법은, 특히, 안테나 기판과, 집적회로(IC칩)를 별도의 제조자가 제조하고, 중간 생성품(부품)으로서 유통시킬 경우에 적합한 방법이다.
[실시 형태 5]
본 실시 형태에서는 도 11a 내지 11c를 참조하여, 소자 기판(75)에 임시 접착한 지그(76)를 떼지 않고, 직접, 제품(84) 등에 접착하는 방법에 관하여 설명한다. 우선, 실시 형태 1 ~ 3에 기초하여, 소자 기판(75)을 형성하고, 임시 접착제(81)를 매개로 지그를 부착한다. 지그(76)로는, 도 11a 및 11b에 나타낸 바와 같이 돌기부(77)를 가지는 지그를 사용했다. 임시 접착제(81)로는, 여기에서는, UV 광 조사에 의해 접착력이 저하 또는 상실되는 재료를 사용한다. 또한 소자의 손상을 막기 위해서, 유기재료 또는 무기재료로 된 층간막(79)을 설치한다. 그리고, ClF3 등의 할로겐화 불소에 의한 에칭에 의해, 소자 분리를 행한다.
다음으로 지그(76)에 소자가 임시 접착된 상태에서 반송하고, ID 카드 등의 제품이 설치된 스테이지와의 얼라인먼트를 행한다. 이때, 도 11a에 나타낸 바와 같이 지그나, 스테이지에 설치된 얼라인먼트 마커를 이용할 수도 있고, 도면에는 나타내지 않았지만, 제품(84)에 형성된 마커를 이용할 수도 있다. 제품(84) 내의 박막집적회로 장치가 형성되는 부분에는, 미리 접착제(85)가 형성되어 있고, 지그를 제어함으로써, 원하는 소자를 제품(84)의 원하는 위치에 부착한다(도 11a).
다음으로 제품(84)에 부착하고자 하는 소자에, 마스크를 통해 UV광(86)을 선택적으로 조사하고, 임시 접착제(81)의 접착력을 저하 또는 상실시킴으로써, 지그를 소자를 분리한다(도 11b). 이에 따라 원하는 소자(집적회로(87))를 제품의 원하는 위치에 형성할 수 있다. 소자 형성 후, 예를 들면 커버(88)로, 소자부를 커버한다(도 11c). 여기에서는, 제품의 내부에 안테나(83)가 형성된 경우를 나타냈지만, 소자부에 안테나를 형성해도 된다.
본 실시 형태에 나타낸 본 발명을 사용함으로써, ClF3 등의 할로겐화 불소에 의한 에칭에 의해 소자 분리를 행했을 때, 소자가 따로따로 분리되지 않고, 원하는 소자를 원하는 위치에 형성할 수 있다.
[실시예 1]
본 실시예에서는, 도 13a 내지 13e, 14a 내지 14e를 참조하여, 박막집적회로 장치의 집적회로부의 구체적인 제조 방법에 관하여 설명한다. 여기에서는, 간략화를 위해, n형 TFT와 p형 TFT를 사용한 CPU와 메모리의 제조 방법에 관하여 설명한다.
우선, 기판(41) 위에, 박리층(43)과, 하지막(44)을 형성한다(도 13a). 이들 기판(41), 박리층(43), 하지막(44)을 형성하기 위한 재료나 제조 방법으로는, 상기 실시 형태 1 내지 5에 서술한 재료나 제조 방법을 채용할 수 있다.
다음으로 하지막(44) 위에, 섬 형상 반도체막(100)을 형성한다. 섬 형상 반도체막(100)은 아모포스 반도체, 결정성 반도체, 또는 세미 아모포스 반도체로 형성한다. 모두, 실리콘, 실리콘-게르마늄(SiGe) 등을 주성분으로 하는 반도체막을 사용할 수 있다.
여기에서는, 70nm의 막 두께의 아모포스 실리콘을 형성하고, 또한 그 표면을, 니켈을 포함하는 용액으로 처리한 후, 500 ~ 750℃의 열결정화 공정에 의해 결정질 실리콘 반도체막을 얻고, 또한 레이저 결정화를 행해서 결정성을 개선했다. 아모포스 실리콘막의 성막 방법으로는, 플라즈마CVD법, 스퍼터링법, LPCVD법 등을 이용할 수 있다. 결정화 방법으로는, 레이저결정화법, 열결정화법, 다른 촉매(Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu, Au 등)를 사용한 열결정화, 또는 그것들을 교대로 복수 회 행해도 된다.
아모포스 구조를 가지는 반도체막의 결정화 처리로는, 연속발진의 레이저를 사용할 수 있다. 결정화시에 큰 입경의 결정을 얻기 위해서는, 연속발진 고체레이저를 사용하고, 기본파의 제2 고조파 ~ 제4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본파: 1064nm)의 제 2고조파(532nm)나 제 3고조파(355nm)를 적용하면 된다. 연속발진의 레이저를 사용할 경우에는, 출력 10W의 연 속발진의 YVO4 레이저로부터 쏘아진 레이저광을 비선형 광학 소자에 의해 고조파로 변환한다. 공진기 내에 YVO4 결정과 비선형 광학 소자를 넣고, 고조파를 쏘는 방법도 있다. 그리고, 바람직하게는 광학계에 의해 사각형 또는 타원형의 레이저광으로 형성하고, 피처리 물체에 조사한다. 이때의 에너지밀도는 0.01 ~ 100MW/cm2 정도(바람직하게는 0.1 ~ 10MW/cm2)가 필요하다. 10 ~ 2000cm/s 정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시켜서 조사하면 된다.
상기 방법에 의해 결정성 실리콘 반도체막을 얻은 후, 반도체막 위에 산화막을 사이에 두고, 금속 촉매를 게터링하기 위한 아모포스 실리콘막을 성막하고, 500 ~ 750℃의 열처리에 의해 게터링 처리를 행했다. 또한, TFT의 역치 전압을 제어하기 위해서, 결정성 실리콘 반도체막에 대하여, 1013/cm2 오더의 도즈량의 붕소 이온을 주입했다. 그 후에 레지스트를 마스크로 해서 에칭함으로써, 섬 형상 반도체막(100)을 형성했다.
결정성 반도체막을 형성하는 데 있어서는, 디실란(Si2H6)과 불화게르마늄(GeF4)을 원료 가스로 사용해서, LPCVD(감압CVD)법에 의해, 다결정 반도체막을 직접 형성함으로써도, 결정성 반도체막을 얻을 수 있다. 이 경우, 가스 유량비는, Si2H6/GeF4 = 20/0.9, 성막 온도는 400 ~ 500℃, 캐리어 가스로서 He 또는 Ar를 사용할 수 있다. 그러나, 이에 한정되지는 않는다.
다음으로 게이트 전극 위에 게이트 절연막(102)을 형성한다(도 13b). 게이트 절연막(102)은 플라즈마CVD법 또는 스퍼터링법 등의 박막 형성법을 이용하여, 질화규소, 산화규소, 질화산화규소 또는 산화질화규소를 포함하는 막을, 단층으로, 또는 적층시켜서 형성하는 것이 바람직하다. 적층할 경우에는, 예를 들면 기판 측으로부터 산화규소막, 질화규소막, 산화규소막의 3층 구조로 하는 것이 바람직하다.
다음으로 게이트 전극(103)을 형성한다(도 13c). 여기에서는, 30nm의 막 두께의 TaN(질화탄탈)과, 370nm의 막 두께의 W(텅스텐)을 스퍼터링법에 의해 적층형성한 후에, 레지스트(104)를 마스크로 해서 에칭함으로써, 게이트 전극(103)을 형성했다. 여기에서, 레지스트 마스크의 대신에, SiOx 등의 마스크를 사용해도 된다. 이 경우, 산화규소, 산질화규소 등의 마스크(하드 마스크라고 불린다)를 패터닝 형성하는 공정이 부가된다. 그러나, 에칭시에 있어서의 마스크의 막 감소가 레지스트보다도 적으므로, 원하는 폭의 게이트 전극을 형성할 수 있다. 물론, 게이트 전극(103)의 재료, 구조, 제조 방법은, 이에 한정되지는 않고, 적절히 선택할 수 있다. 예를 들면 레지스트(104)를 사용하지 않고, 액적토출법을 이용해서 선택적으로 게이트 전극(103)을 형성해도 된다.
게이트 전극(103)을 형성하는 도전 재료로는, 도전막의 기능에 따라 여러 가지 재료를 선택할 수 있다. 대표적으로는, 은(Ag), 구리(Cu), 금(Au), 니켈(Ni), 백금(Pt), 크롬(Cr), 주석(Sn), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 레늄(Re), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 인듐(In), 텔루르(Te), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 안티몬납, 산화주석·안티몬, 불소 도프 산화아연, 탄소, 그래파이트, 글래시 카본, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 망간, 지르코늄, 갈륨, 니오브, 나트륨-칼륨 합금, 마그네슘／구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화알류미늄 혼합물, 리튬/알루미늄 혼합물 등, 할로겐화은의 미립자 또는 분산성 나노 입자, 투명 도전막으로 사용할 수 있는 산화인듐주석(ITO), ITSO(규소 또는 산화규소를 포함하는 ITO), 산화아연(ZnO), 갈륨을 첨가한 산화아연(GZO), 산화인듐에 2 ~ 20％의 산화아연을 혼합한 산화인듐아연(IZO), 유기 인듐, 유기 주석, 질화티타늄 등을 적절히 채용할 수 있다.
게이트 전극(103)을 에칭 형성할 때의 에칭 가스로는 CF4/Cl2／O2의 혼합 가스나 Cl2 가스를 사용했다. 하지만, 에칭 가스가 이것에 한정되는 것은 아니다.
다음으로 p형 TFT(109, 111)가 되는 부분을 레지스트(118)로 덮고, 게이트 전극을 마스크로 해서, n형 TFT(1O8, 110)의 섬 형상 반도체막에, n형을 부여하는 불순물원소(119)(대표적으로는 P(인) 또는 As(비소))를 저농도로 도프한다(도 13d). 제1의 도핑 공정의 조건은, 도즈량: 1×1013 ~ 6×1013atom/cm2, 가속 전압: 50 ~ 70kV로 했지만, 이것에 한정되지 않는다. 이 제1의 도핑 공정에 의해, 게이트 절연막(102)을 통해 스루 도프가 행해지고, 여러 쌍의 저농도 불순물영역(120)이 형성된다. 제1의 도핑 공정은, p형 TFT 영역을 레지스트로 덮지 않고, 전체 면에 행해도 된다.
다음으로 레지스트(118)를 애싱 등에 의해 제거한 후, n형 TFT영역을 덮는 레지스트(121)를 새롭게 형성하고, 게이트 전극을 마스크로 해서, p형 TFT(1O9, 111)가 되는 섬 형상 반도체막에, p형을 부여하는 불순물원소(122)(대표적으로는 B(붕소))를 고농도로 도프한다(도 13e). 제2의 도핑 공정의 조건은, 도즈량: 1×1016 ~ 3×1016atom/cm2, 가속 전압: 20 ~ 40kV로 해서 행한다. 이 제2의 도핑 공정에 의해, 게이트 절연막(102)을 통해 스루 도프가 이루어지고, 여러 쌍의 p형 고농도 불순물영역(123)이 형성된다.
다음으로 레지스트(121)를 애싱 등에 의해 제거한 후, 기판 표면에, 절연막(105)을 형성했다(도 14a). 여기에서는, 막 두께 100nm의 SiON(산질화규소)막과, 막 두께 200nm의 저온 산화막의 2층 구조로 했다. 여기에서는, SiON막은, 플라즈마CVD법로 형성하고, 저온 산화막은, SiO2막을 감압CVD법으로 형성했다. 그 후에 도시하지 않지만, 기판의 TFT가 형성된 측을 레지스트로 덮고, 기판의 이면에 형성된 절연막을 에칭 제거했다(이면 처리).
다음으로 레지스트를 남긴 상태로, 에칭 백법에 의해, 레지스트 및 절연막(105)을 에칭 제거하여, 사이드 월(106)을 자기정합적(셀프 어라인)으로 형성했다(도 14b). 에칭 가스로는, CHF3과 He의 혼합 가스를 사용했다. 사이드 월을 형성하는 공정은, 이것들에 한정되지 않는다.
다음으로 p형 TFT영역을 덮는 레지스트(124)를 새롭게 형성하고, 게이트 전극(103) 및 사이드 월(106)을 마스크로 해서, n형 도전성을 부여하는 불순물원 소(125)(대표적으로는 P(인) 또는 As(비소))를 고농도로 도프한다(제3의 도핑 공정, 도 14c). 제3의 도핑 공정의 조건은, 도즈량: 1×1013 ~ 5×1015atom/cm2, 가속 전압: 60 ~ 100kV로 행한다. 이 제3의 도핑 공정에 의해, 게이트 절연막(102)을 통해 스루 도프가 이루어지고, 여러 쌍의 n형 고농도 불순물영역(126)이 형성된다.
도면에는 나타내지 않았지만, 레지스트(124)를 애싱 등에 의해 제거한 후, 불순물영역의 열활성화를 행해도 된다. 예를 들면 50nm의 SiON막을 성막한 후, 550℃, 4시간, 질소분위기 하에서, 가열처리를 행하면 된다. 또한 수소를 포함하는 SiNx막을, 100nm의 막 두께로 형성한 후, 410℃, 1시간, 질소분위기 하에서, 가열처리를 함으로써, 결정성 반도체막의 결함을 개선할 수 있다. 이것은, 예를 들면 결정성 실리콘 내에 존재하는 댕글링 본드를 종단시키는 것이며, 수소화 처리공정 등으로 불린다. 또한, 이 후, TFT를 보호하는 캡 절연막으로서, 막 두께 600nm의 SiON막을 형성한다. 수소화처리 공정은, 상기 SiON막 형성 후에 행해도 된다. 이 경우, SiNx＼SiON막은 연속 성막할 수 있다. 이렇게, TFT 위에는, SiON＼SiNx＼SiON의 3층의 절연막이 형성되는 것이 되지만, 그 구조나 재료는 이것들에 한정되지 않는다. 또한 이들 절연막은, TFT를 보호하는 기능도 가지기 때문에, 가능한 한 형성해 두는 것이 바람직하다.
다음으로 TFT 위에, 층간 절연막(107)을 형성한다. 층간 절연막(107)의 형성에는, 폴리이미드, 아크릴, 폴리아미드나, 실록산 등의 내열성 유기수지를 사용할 수 있다. 형성 방법으로는, 그 재료에 따라, 스핀 코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나 이프 코터 등을 채용할 수 있다. 또한 무기재료를 사용해도 되는데, 그때는, PSG(인글래스), BPSG(인 보론 글래스), 알루미나막 등을 사용할 수 있다. 이들 절연막을 적층시켜서 층간 절연막(107)을 형성해도 된다.
다음으로 레지스트를 형성한 후, 에칭에 의해 컨택트 홀을 개공하고, 배선(128) 및 안테나(48)를 형성한다(도 14d). 컨택트 홀 개공시의 에칭에 사용할 수 있는 가스는, CHF3과 He의 혼합 가스를 사용했지만, 이것에 한정되지 않는다.
배선(128)과 안테나(48)는 동일 재료를 사용해서 동시에 형성해도 되고, 각각 형성해도 된다. 여기에서는, TFT와 접속되는 배선(128)은, Ti, TiN, Al-Si, TiN, Ti(이 순서로 적층)의 5층 구조로 해서 스퍼터링법에 의해서 형성한 후, 패터닝 형성했다.
Al층에 있어서, Si를 혼입시킴으로써, 배선 패터닝 시의 레지스트 베이킹에 있어서의 힐록의 발생을 방지할 수 있다. 또한 Si 대신에, 0.5％ 정도의 Cu를 혼입시켜도 된다. 또한 Ti나 TiN 사이에 Al-Si층을 샌드위치함으로써, 내(耐)힐록성이 더욱 향상한다. 패터닝시에는, SiON 등으로 된 상기 하드 마스크를 사용하는 것이 바람직하다. 배선의 재료나, 형성 방법은 이것들에 한정되지 않고, 전술한 게이트 전극에 사용할 수 있는 재료를 채용해도 된다. 안테나(48)를 형성할 때는, 상기 실시예에 나타낸, 여러 가지 재료, 방법을 이용할 수 있다. 배선과 안테나는, 동시에 형성해도 된고, 한쪽을 먼저 형성한 후에, 그 쪽에 다른 쪽이 겹치도록 형성해도 된다.
다음으로 배선 및 안테나 위에, 보호막(49)을 형성하여, CPU(33) 및 메모 리(34)를 완성한다(도 14e). 보호막(49)으로는, DLC(다이아몬드 라이크 카본) 또는 질화탄소(CN) 등의 탄소를 가지는 막, 또는 질화규소막 또는 질화산화규소막 등을 사용할 수 있다. 형성 방법으로는, 플라즈마CVD법이나, 대기압 플라즈마 등을 이용할 수 있다.
혹은, 폴리이미드, 아크릴, 폴리아미드, 레지스트 물질의 벤조시클로부텐 등의 감광성 또는 비감광성 유기재료나, 실록산 등의 내열성 유기수지를 보호막(49)으로 사용할 수 있다. 형성 방법은 그 재료에 따라, 스핀 코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 채용할 수 있다. 또는, 도포법에 의해 얻어지는 SOG막(예를 들면 알킬기를 포함하는 SiOx막)을 사용할 수도 있다. 또한 무기재료를 사용해도 되는데, 그때는, 산화규소, 질화규소, 산질화규소, PSG(인글래스), BPSG(인 보론 글래스), 알루미나 막 등을 사용할 수 있다. 상기 재료를 각각 포함하는 절연막을 적층시켜서, 보호막(49)을 형성해도 된다.
그 후에 본 실시예에 의해 제조된 복수의 TFT는, 상기 실시예에 나타내는 방법으로 IC칩마다 분리되어, 제품 등에 내장할 수 있다. 본 실시예에서는, 톱 게이트 구조로 했지만, 보텀 게이트 구조(역 스태거 구조)로 해도 된다. 본 실시예는 상기 실시 형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예에서는, 실시예 1의 프로세스에 있어서, 고온 폴리실리콘(HPS)을 채용한 경우에 관하여 설명한다. 일반적으로, 유리 기판의 내열온도(약 600℃）이 상의 결정화 프로세스를 포함하는 반도체 프로세스를, 고온 프로세스라고 부른다.
반도체막을 형성한 후에, Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au 등의 상기 촉매를 첨가하고, LPCVD 노에서 가열처리를 행한다. 약 700℃ 이상에서, 반도체막 내에 결정 핵이 발생하고, 결정화가 진행된다.
그 후에 섬형 반도체막을 형성한 후, LPCVD에 의해, 게이트 절연막을 형성한다. 예를 들면, 실란계 가스에 N2나 02을 혼합시킨 가스를 사용하고, 900℃ 이상의 고온에서, HTO막(High Temperature Oxide)을 형성한다.
다음으로 인 등의 n형 불순물을 포함하는 폴리실리콘(p-Si)을 150nm의 막 두께로 성막함으로써, 게이트 전극을 형성한다. 또한, W-Si(텅스텐 실리사이드)을 150nm의 막 두께로 성막해도 된다. 형성 방법으로는, 스퍼터링법, CVD법 등을 적절히 채용할 수 있다. 그 후의 도핑 공정은, 실시예 1과 마찬가지로 형성할 수 있다.
도핑 공정 후, 950℃, 30분의 열활성화를 행하여, 불순물영역을 활성화시킨다. 또한, BPSG(인 보론 글래스)을 사용해서 리플로우를 행하고, 레지스트를 사용한 에칭 백에 의해, 평탄화를 행한다. 또한, 350℃의 수소화 어닐을 행하여, 플라즈마 데미지를 회복시킨다.
기타의 공정은, 실시예 1과 마찬가지로 행할 수 있다. 본 실시예에서는, 톱 게이트 구조로 했지만, 보텀 게이트 구조(역 스태거 구조)로 해도 된다. 본 실시예는, 다른 실시 형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1의 프로세스에 있어서, 섬 형상 반도체막(100)로 서, SAS(세미 아모포스 실리콘)을 채용했을 경우에 관하여 설명한다. SAS는 규화물 기체를 글로 방전 분해하여 얻을 수 있다. 대표적인 규화물 기체로는, SiH4이며, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 이 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로 이루어진 그룹에서 선택된 일종 또는 복수 종의 희가스 원소로 희석해서 사용함으로써 SAS의 형성을 용이하게 할 수 있다. 희석율은 10배 ~ 1000배의 범위에서 규화물 기체를 희석하는 것이 바람직하다. 물론, 그로방전 분해에 의한 피막의 반응 생성은 감압 상태에서 행하지만, 압력은 대략 0.1Pa ~ 133Pa의 범위에서 행하면 된다. 그로방전을 형성하기 위한 전력은 1MHz ~ 120MHz, 바람직하게는 13MHz ~ 60MHz의 고주파 전력을 공급할 수 있다. 기판 가열온도는 300℃ 이하가 바람직하고, 100 ~ 200℃의 기판 가열온도가 권장된다.
규화물 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체를 혼입시켜서, 에너지 밴드 폭을 1.5 ~ 2.4eV, 혹은 0.9 ~ 1.1eV로 조절할 수 있다.
SAS는 원자가 전자 제어를 목적으로 한 불순물원소를 의도적으로 첨가하지 않을 때에 약한 n형 전기전도성을 나타낸다. 이는 아모포스 반도체를 성막할 때보다도 높은 전력의 그로방전을 행하므로 산소가 반도체막 내에 혼입하기 쉽기 때문이다. 따라서, TFT의 채널 형성 영역을 설치하는 반도체막에 대하여는, p형을 부여하는 불순물원소를, 이 성막과 동시에, 또는 성막 후에 첨가함으로써, 역치 제어를 하는 것이 가능해진다. p형을 부여하는 불순물 원소로는, 대표적으로는 붕소이며, B2H6, BF3 등의 불순물 기체를 1ppm ~ 1000ppm의 비율로 규화물 기체에 혼입시키면 된다. 예를 들면 p형을 부여하는 불순물원소로서 붕소를 사용할 경우, 상기 붕소의 농도를 1×1014 ~ 6×1016atom/cm3으로 하면 된다. 상기 SAS로 채널 형성 영역을 구성함으로써, 1 ~ 10cm2/V·sec의 전계 효과 이동도를 얻을 수 있다. 본 실시예는, 다른 실시 형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 4]
본 실시예에서는, 도 15a 내지 15c를 참조하여, 실시예 1에 나타낸 집적회로부의 구조와는 다른 구조에 관하여 설명한다.
도 15a는 CPU(33) 및 메모리(34)의 안테나(112)와 게이트 전극(103)을 동일 층(동일 레이어)에 형성하는 예를 게시하고 있다. 즉, 게이트 전극(103)의 재료를 사용하여, 안테나(112)를 게이트 전극(103) 형성과 동시에 원하는 형상으로 에칭하거나, 인쇄법에 의해 도전 페이스트(구체적으로는 Ag, Au, Cu, Al 페이스트)를 사용해서 형성하거나, 게이트 절연막에 오목부를 형성해 안테나 재료를 흘려 넣어 형성할 수 있다.
도 15b는 층간막(115) 위에 안테나(114) 및 보호막(116)을 형성할 경우에, 상부 배선(113)을 통해, 안테나(114)와 TFT를 접속하는 예를 게시하고 있다. 상부 배선(113)의 재료로는, 실시예 1에 나타낸 도전성 재료를 적절히 채용할 수 있다. 이렇게, 높이 방향으로 배선을 형성함으로써, 소자의 미세화를 꾀할 수 있다.
도 15c는 CPU(33), 메모리(34) 등의 박막집적회로를 적층시킨 구조를 나타낸다. 이 경우, 각 박막 트랜지스터(117) 위에 형성되어 있는 층간 절연막(115)은 모두 탄성이 높은 유기재료를 가지도록 형성하는 것이 바람직하다. 예를 들면 폴리이미드, 아크릴, 폴리아미드, 레지스트 또는 벤조시클로부텐 등의 감광성 또는 비감광성 유기재료나, 실록산 등의 내열성 유기수지를 사용할 수 있다. 형성 방법으로는, 그 재료에 따라, 스핀 코트, 스프레이 도포, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 채용할 수 있다. 이에 따라 변형시의 응력은 유기재료를 갖는 층간 절연막이나 보호막에 집중되어, 주로 이들 막이 변형된다. 따라서 박막 트랜지스터에 걸리는 응력이 저감된다. 또한, 본 실시예는 다른 실시 형태, 실시예와 자유롭게 조합할 수 있다.
[실시예 5]
본 실시예에서는, 도 16 ~ 18을 참조하여, 본 발명에 따른 박막집적회로 장치(예를 들면, ID 라벨이나 ID 태그)를 탑재한 제품의 관리 방법 및 정보나 제품의 흐름에 관하여 설명한다. 또한 본 실시예에서는, ID 라벨 장치를 사용하는 경우에 대해 설명한다.
도 16에 나타낸 바와 같이, 제조자로부터의 제품출시 전 또는 판매자에 의한 제품 진열 전에 제품관리에 필요한 정보를 호스트 컴퓨터에 입력한다. 예를 들면 ID 라벨(15)이 탑재된 복수의 제품(10)(또는 그것들이 포장된 상자, 골판지 등)을, 벨트 컨베이어와 같은 반송 수단(19)에 의해, 리더/라이터(16)를 빠져나가게 하고, 각 ID 라벨(15)은 리더 라이터 안테나(17)로부터 방출되는 전파(18)를 수신하고, 각 ID 라벨(15)의 안테나로부터 되돌아오는 전파가 컴퓨터(137)에 제품에 관한 정보를 입력시키는 데 쓰인다. 이때, 컴퓨터에 직접 리더/라이터를 접속해 둘 수도 있다.
ID 라벨(15)에 기록되는 다량의 제품에 관한 정보는 바로 컴퓨터(137)에 입력할 수 있다. 그리고 컴퓨터는, 제품에 관한 정보를 처리하는 기능을 가지는 소프트웨어를 구비하고 있다. 물론 하드웨어로 정보처리를 행해도 된다. 그 결과, 종래와 같이 바코드를 하나씩 판독하는 작업에 비해, 정보처리에 쓰이는 시간, 노동력이나 미스가 저감되고, 제품관리의 부담이 경감된다.
여기에서, 비접촉형 박막집적회로 장치를 사용한 통신 원리를, 도 18을 참조해서 간단하게 설명한다. 예를 들면, 비접촉형 박막집적회로 장치를 갖는 상품 등을, 리더／라이터(136)에 덮는 것에 의해, 비접촉형 박막집적회로 장치(132) 내의 안테나 회로가, 리더/라이터(136)의 안테나 회로로부터 발신되는 전파를 수신하여, 전원회로(26)에서, 공진 작용에 의해 기전력이 발생(전자기 유도 등)한다. 그리고, 비접촉형 박막집적회로 장치(132) 내의 집적회로(25)(IC칩)가 기동하여, 칩 내의 정보를 신호화한 후, 칩 측의 안테나 회로로부터 신호를 발신한다. 상기 신호를 리더/라이터(136)의 안테나 회로(139)에 의해 캐치하고, 컨트롤러(135)를 통해 데이타 처리를 행하는 호스트 컴퓨터(137)에 송신한다. 호스트 컴퓨터가 리더/라이터 수단을 가져도 된다. 박막집적회로 장치(132)의 안테나 회로부는, RF(무선) 인터페이스(130)와, 비접촉 인터페이스(131)를, 리더/라이터(136)의 안테나 회로부는 비접촉 인터페이스(133)와, 인터페이스 회로(134)를 가진다. 그러나 안테나 회로부가 이 구성에 한정되지 않는다.
메모리(29)로는 ROM(Read Only Memory), RAM(Random Access Memory), PROM, EPROM 또는 EEPROM(Electronically Erasable and Programmable Read Only Memory), FRAM(FeRAM; Ferroelectric Random Access Memory) 등이 이용된다. PROM이나 EPROM의 경우는 카드를 발행할 때 이외에는 기록이 불가능하지만, EEPROM은 고쳐 쓰기가 가능하다. 이들 메모리는, 용도에 따라 선택하면 된다.
전원회로(29)는 예를 들면 다이오드와, 용량을 가지는 구성이면 되는데, 교류 주파를 직류로 변환하는 기능을 가진다.
비접촉형 IC의 특징은, 코일 모양으로 감긴 안테나의 전자유도작용(전자유도방식), 상호 유도작용(전자결합방식) 또는 정전기에 의한 유도 작용(정전결합방식)에 의해 전력이 공급되는 점이다. 이 안테나의 감음 수를 제어함으로써, 수신하는 주파수의 높이를 선택할 수 있다.
도시하지 않지만, 암호처리 전용의 코프로세서라고 불리는 연산장치를 CPU에 접속해도 된다. 이에 따라 결제 등의 애플리케이션을 행할 때에 필요해지는 암호처리를 행할 수 있다.
생산(제조)자(140), 판매자(141), 및 소비자(142) 간의 정보나 제품의 흐름을 도 17에 나타낸다. 생산(제조)자(140)는 판매자(141)(소매업자, 도매업자 등) 또는 소비자(142)에게 박막집적회로 장치가 탑재된 상품을 제공한다. 그리고 판매자(141)는, 예를 들면 소비자(142)의 정산시에 요금정보, 제품의 팔린 개수나 구입 시간 등의 판매 정보(145)를 생산(제조)자(140)에게 제공할 수 있다. 한편 소비 자(142)는, 개인정보 등의 구입 정보(146, 147)를 제공할 수 있다. 예를 들면 박막집적회로 장치탑재의 크레디트 카드, 또는 개인의 리더 등에 의해 구입 정보를 판매자(141)나 생산(제조)자(140)에 인터넷을 통해 제공할 수 있다. 또한 판매자(141)는, 박막집적회로 장치에 의해, 소비자(142)에게 제품 정보(148)를 제공하고, 판매자(141)는 소비자(142)에게서 구입 정보를 얻을 수 있다. 이러한 판매 정보나 구입 정보 등은, 귀중한 정보이며, 이후의 판매 전략에 도움이 된다.
각종 정보를 제공하는 수단으로는, 박막집적회로 장치로부터 판매자(141)나 소비자(142)가 가지는 리더가 판독한 정보를 컴퓨터나 네트워크를 통해, 그 정보를 생산(제조)자(140), 판매자(141) 또는 소비자(142)에게 개시하는 방법이 있다. 이상과 같은, 다양한 정보가 박막집적회로 장치를 통해 필요한 자에게 제공할 수 있고, 본 발명에 따른 박막집적회로 장치는 제품 거래 또는 제품 관리에 있어서도 유용하다.
[실시예 6]
본 실시예에서는, 도 19a 내지 19c를 참조하여, 본 발명에 따른 박막집적회로 장치(예를 들면, ID 라벨) 탑재의 제품에 있어서, 정보를 판독하는 방법에 관하여 설명한다. 본 실시예에서는, ID 라벨을 이용하는 경우에 대해서 설명한다.
도 19a에 나타낸 바와 같은 리더/라이터 본체(170)의 센서부(171)에, ID 라벨이 탑재된 제품(172)을 덮는다. 그리고 표시부(173)에는, 제품 원재료나 원산지, 생산(제조) 공정마다 검사 결과나 유통 과정의 이력 등이 표시되어, 더욱 제품의 설명 등의 제품에 관한 정보를 표시시킨다. 물론 리더/라이터에 표시부를 반드시 설치할 필요는 없고, 따로 설치되어도 된다. 이러한 리더/라이터는 제품이 진열되어 있는 선반에 설치해 두면 좋다.
도 19b에 나타낸 바와 같이, 개인이 소유하는 휴대 정보단말, 예를 들면 휴대전화기 본체(180)에, 리더 기능을 탑재시켜, 본체의 일부에 설치된 센서부(181)에 ID 라벨이 탑재된 제품(172)을 덮고, 표시부(183)에 정보를 표시시킨다. 그러면 마찬가지로, 제품에 관한 정보가 표시된다.
도 19c에 나타낸 바와 같이, 개인이 소유하는 휴대 가능한 리더(190)의 센서 일부(191)를 ID 라벨이 탑재된 제품(172)이 덮고, 표시부(193)에 정보를 탑재시킨다. 그러면 마찬가지로, 제품에 관한 정보가 표시된다.
본 실시예에서는 비접촉형 리더/라이터에 관하여 설명했지만, 접촉형이어도 표시부에 정보를 표시시킬 수 있다. 또 비접촉형 또는 접촉형 박막집적회로 장치가 탑재되는 제품 자체에 표시부를 설치하고, 정보를 표시시켜도 상관없다.
이와 같이, 종래의 무선 태그 등에 의해 제공되는 정보에 비해, 소비자는 제품에 관한 풍부한 정보를 자유롭게 입수할 수 있다. 물론, 박막집적회로 장치에 의해 제품 관리를 빠르고 정확하게 행할 수 있다.
본 발명에 따른 비접촉형 박막집접회로는, 카드 리더/라이터와의 거리가 2mm 이하인 원격형, 70cm 이하인 근방형, 10cm 이하인 근접형, 수 cm인 밀착형으로 할 수 있고, 생산, 제조 현장에서의 작업을 생각하면 근방형 또는 밀착형이 바람직하다.
주파수는 원격형에서는 2.45GHz(마이크로파), 근방형 및 근접형에서는 13.56MHz, 밀착형에서는 4.91MHz, 125kHz가 일반적으로 사용되고 있지만, 주파수를 높여 파장을 짧게 함으로써 안테나의 감음 수를 줄일 수 있다.
비접촉형 박막집적 주로는 접촉형 박막집적회로와 비교하면, 리더/라이터에 접촉하지 않고, 비접촉으로 전원공급 및 정보통신을 행하므로, 파손하지 않고, 높은 내구성을 가지고, 정전기 등에 의한 에러의 걱정이 없다. 또 리더/라이터 자체의 구성은 복잡해지지 않고, 박막집적회로를 리더/라이터에 덮으면 되므로, 취급이 용이하다.
[실시예 7]
본 실시예에서는, 도 20a 내지 20d 및, 도 21a 내지 21d를 참조하여, 본 발명에 따른 박막집적회로, 또는 비접촉형 박막집적회로 장치(예를 들면, ID 라벨)를 탑재한 제품의 일례에 관하여 설명한다.
도 20a는 박막집적회로 장치(201)를 내장한 지폐(또는 증권, 티켓, T/C(트레블러 체크) 등), 동전(202)(또는 메달 등) 등의 물품을 나타낸다. 도 20b는 박막집적회로 장치(201)가 내장된 동전)(202) 또는 메달을 나타낸다. 도 20c는 박막집적회로 장치(201)를 내장한 증서 또는 패밀리 등록 등의 서류(203)를 나타낸다. 도 20d는 박막집적회로 장치(201)가 표지에 장착된 서적(205)을 나타낸다.
본 발명에 따른 비접촉형 또는 접촉형 박막집적회로는 대단히 얇다. 따라서 상기 지폐, 코인, 서류, 서적 등의 물품에 박막집적회로를 탑재해도, 기능, 디자인성을 손상시키지 않는다. 더욱이 비접촉형 박막집적회로의 경우, 안테나를 IC와 일체 형성할 수 있어, 곡면을 가지는 제품에 직접 전사하는 것이 용이해진다.
도 21a는 비접촉형 박막집적회로 장치(201)를 내장한 캡슐(207)을 나타낸다. 캡슐(207)의 내부에는, 코일 형상의 안테나(208)가 형성되어 있고, 그것으로 박막집적회로 장치(201)는 외부의 리더/라이터에 의해 통신을 행할 수 있다. 예를 들면 인간이나 동물에, 캡슐(207)을 복용시킴으로써, 그 사람이나 동물의 건강 상태 등의 정보를 바로 입수할 수 있다.
도 21b는 박막집적회로 장치(211)를 내장한 반창고(210)를 나타낸다. 이는 일반 반창고의 사용이 커버(212)(거즈로서)의 뒷면에 박막집적회로 장치(201)를 제공하는 것을 가능케 한다. 이렇게, 여러 가지 의료기구 등에도, 본 발명을 사용할 수 있다.
도 21c는 박막집적회로 장치(201)를 내장한 ID 태그(213)를 나타낸다. ID 태그(213)를 제품에 부착하는 것에 의해, 제품 관리가 용이해진다. 예를 들면 제품이 도난되었을 경우에, 제품의 경로를 따라감으로써, 그 범인을 신속히 파악할 수 있다. 이렇게, ID태그를 구비함으로써, 소위 트레이서빌리티(traceablity; 복잡화한 제조, 유통의 각 단계에서 문제가 생겼을 경우에, 경로를 거슬러 감으로써, 그 원인을 신속히 파악할 수 있는 태세를 갖추는 것)가 우수한 제품을 유통할 수 있다.
도 21d는 라벨 보드(217)에 박막집적회로 장치(201)를 내장한 ID 라벨(215)을 나타낸다. ID 라벨 위에는, 그 제품이나 역무에 관한 정보(제품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 적혀 있는 한편, 내장되어 있는 박막집적회로 장치에는, 그 제품(또는 제품의 종류) 고유의 ID넘버가 첨부되어 있어, 위조나, 상표권, 특허권 등의 지적재산권 침해, 부정경쟁 등의 불법 행위를 용이하게 파악할 수 있다. 또한 박막집적회로 장치 내에는, 제품 용기나 라벨에 전부 명기할 수 없는 엄청난 정보, 예를 들면 제품의 산지, 판매 땅, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산방법, 사용 방법, 생산 시기, 사용 시기, 유효 기한, 취급 설명, 제품에 관한 지적재산정보 등을 입력해 둘 수 있고, 거래자나 소비자는 간이한 리더에 의해, 그들 정보에 액세스할 수 있다. 또한 생산자 측에서는 용이하게 거쳐 쓰기, 소거 등도 가능하지만, 거래자, 소비자 측에서는 거쳐 쓰기, 소거 등을 할 수 없는 구조로 되어 있다.
도면에는 나타내지 않았지만, 인체, 동물에게 유해하지 않은 금속 등을 사용한 박막집적회로 장치를 제조하여, 식품 등에 혼입시켜, 식사 상황을 관리하는 것도 가능하다.
전술한 제품 이외에도, 모든 제품에, 본 발명에 따른 박막집적회로, 비접촉형 박막집적회로 장치를 이용할 수 있다.
상기 실시 형태 또는 실시예에서는, 주로 비접촉형 박막집적회로 장치에 관하여 설명했지만, 본 발명에 따른 박막집적회로는, 물론, 접촉형 박막집적회로 장치에도 채용할 수 있다. 예를 들면 자기 스트라이프형이나, IC 모듈 접점형 칩으로 할 수 있다. 접촉형 IC의 경우에는 안테나를 설치하지 않는 구성으로 하면 된다. 또한 이들 자기 스트라이프형 또는 IC 모듈 접점형 박막집적회로 장치와, 비접촉형 박막집적회로 장치를 조합한 구조로 해도 된다.
본 발명에 따른 박막집적회로의 제조 방법, 비접촉형 박막집적회로 장치 및 그 제조 방법은, 종래의 실리콘 웨이퍼에 제조하는 IC칩의 제조 방법에 비해, 제조 비용을 대폭 삭감할 수 있다. 본 발명을 이용함으로써, 박막집적회로 장치에 사용할 수 있는 박막집적회로, 비접촉형 박막집적회로 장치나, 그것을 사용한 제품 등을, 저비용 및 대량으로 고수율, 고스루풋으로 제조할 수 있다. 또한 본 발명에 따른 박막집적회로의 제조 방법은, 접촉형, 비접촉형 박막집적회로 장치 중 어느 것에도 채용할 수 있어, 그 이용 범위는 매우 넓다.
[부호의 설명]
10: 제품 11: 라벨
13: 소형 진공 핀셋 14: 접착제
15: ID 라벨 16: 리더/라이터
17: 리더/라이터 안테나 18: 전파
19: 플렉시블 기판 20: 안테나
21: 접속부 22: 반송 수단
23: 레지스트 25: 박막집적회로
26: 전원회로 27: 입출력 회로
28: 논리회로 29: 메모리
30: CPU 33: CPU
34: 메모리 35: 채널 영역
36: 불순물 영역 37: 게이트 절연막
38: 게이트 전극 41: 기판
42: 박막집적회로 43: 박리층
44: 하지막 45: 배선
46: 층간 절연막 47: 층간 절연막
48: 안테나 49: 보호막
50: 박막집적회로 장치 51: 임시 접착제
52: 지그(지지 기판) 53: 할로겐화불소 가스
54: 레지스트 55: 지그
56: 기판 57: 평탄화막
58: 돌기부 60: 평탄화막
61: 레지스트 62: 콘택트부
63: 이방성 도전막 64: 실링제
66: 박막집적회로 장치 68: 안테나
69: 기판 70: 플렉시블 기판
71: 안테나 73: 접착제
74: 플렉시블 기판 75: 소자 기판
76: 지그 77: 돌기부
78: 얼라인먼트 마크 79: 층간막
81: 임시 접착제 84: 제품
85: 접착제 86: UV 광
87: 소자(집적회로) 88: 커버
89: 벨자 90: 기판
91: 히터 92: 배기관
93: 홈 98: 접속부
99: 접속부 100: 섬 형상 반도체막
102: 게이트 절연막 103: 게이트 전극
104: 레지스트 105: 절연막
106: 사이드 월(측벽) 107: 층간 절연막
108: N형 TFT 109: P형 TFT
112: 안테나 113: 상부 배선
114: 안테나 115: 층간막
116: 보호막 117: 박막 트랜지스터
118: 레지스트 119: 불순물 원소
120: 저농도 불순물 영역 121: 레지스트
122: 불순물 원소 123: 고농도 불순물 영역
124: 레지스트 125: 불순물 원소
126: 고농도 불순물 영역 128: 배선
130: RF(무선) 인터페이스 131: 비접촉 인터페이스
132: 비접촉 박막집적회로 장치 133: 비접촉 인터페이스
134: 인터페이스 회로 135: 컨트롤러
136: 리더/라이터 137: 컴퓨터
138: 안테나 회로 139: 안테나 회로
140: 생산자(제조자) 141: 판매자
142: 소비자 143: 제품
145: 판매 정보 146: 구입 정보
147: 구입 정보 148: 제품 정보
170: 리더/라이터 본체 171: 센서부
172: 제품 173: 표시부
180: 휴대전화기 본체 181: 센서부
183: 표시부 190: 리더 본체
191: 센서부 193: 표시부
200: 지폐 201: 박막집적회로 장치
202: 동전 203: 서류
205: 서적 207: 캡슐
208: 안테나 210: 반창고
212: 커버 213: ID 태그
215: ID 라벨 217: 라벨 보드
300: 장치 301: 히터
306: 웨이퍼 캐리어 307: 슬러리
308: 연마 패드 309: 절연막

Claims (30)

  1. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계를 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  2. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 복수의 박막집적회로 장치의 상부에 지그를 부착하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    상기 복수의 박막집적회로 장치에 부착된 지그를 떼는 단계를 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  3. 기판 위에 박리층을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 위에 내열성을 가지는 절연막을 형성함으로써, 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계를 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  4. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로를 형성하는 단계와,
    상기 복수의 박막집적회로 위에 내열성을 가지는 절연막을 형성함으로써, 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 복수의 박막집적회로 장치의 상부에 지그를 부착하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    상기 복수의 박막집적회로 장치에 부착된 지그를 떼는 단계를 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  5. 제 2항 또는 제 4항에 있어서,
    상기 지그는 UV 광 조사에 의해 접착력이 저하 또는 상실하는 접착제를 사용하여 부착하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  6. 제 3항 또는 제 4항에 있어서,
    상기 내열성을 가지는 절연막은, 실리콘과 산소의 결합으로 구성된 골격구조를 가지고, 치환기에 적어도 수소를 포함하는 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 일종을 포함하는 재료로 이루어지는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 박리층은, 실리콘을 주성분으로 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 하지막은 산화규소, 질화규소, 산질화규소 중에서 선택된 하나를 포함하는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 홈은 다이싱 또는 드라이 에칭에 의해 형성되는 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  10. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 기판은, 유리기판 또는 석영기판인 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  11. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 할로겐화 불소는, ClF3(삼불화염소)인 것을 특징으로 하는 박막집적회로 장치의 제조 방법.
  12. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로를 형성하는 단계와,
    상기 복수의 박막집적회로 위에 내열성을 가지는 절연막을 형성함으로써, 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    상기 복수의 박막집적회로 장치의 상부 또는 하부에 안테나를 형성하는 단계를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  13. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로를 형성하는 단계와,
    상기 복수의 박막집적회로 위에 내열성을 가지는 절연막을 형성함으로써, 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 복수의 박막집적회로 장치의 상부에 지그를 부착하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    상기 복수의 박막집적회로 장치에 부착된 지그를 떼는 단계와,
    상기 복수의 박막집적회로 장치의 상부 또는 하부에 안테나를 형성하는 단계를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  14. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    안테나가 형성된 기판으로 상기 박막집적회로 장치 중 적어도 하나를 포장하는 단계를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  15. 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위에 하지막을 형성하는 단계와,
    상기 하지막 위에 복수의 박막집적회로 장치를 형성하는 단계와,
    상기 복수의 박막집적회로 장치 사이의 경계에 홈을 형성하는 단계와,
    상기 복수의 박막집적회로 장치의 상부에 지그를 부착하는 단계와,
    상기 홈에 할로겐화 불소를 포함하는 기체 또는 액체를 도입하여 박리층을 제거함으로써, 상기 복수의 박막집적회로 장치를 분리하는 단계와,
    상기 복수의 박막집적회로 장치에 부착된 지그를 떼는 단계와,
    안테나가 형성된 기판으로 상기 박막집적회로 장치 중 적어도 하나를 포장하는 단계를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  16. 제 13항 또는 제 15항에 있어서,
    상기 지그는 UV 광 조사에 의해 접착력이 저하 또는 상실하는 접착제를 사용하여 부착하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  17. 제 12항 또는 제 13항에 있어서,
    상기 내열성을 가지는 절연막은, 실리콘과 산소의 결합으로 구성된 골격구조를 가지고, 치환기에 적어도 수소를 포함하는 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 일종을 포함하는 재료로 이루어지는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  18. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 박리층은, 실리콘을 주성분으로 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  19. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 하지막은 산화규소, 질화규소, 산질화규소 중에서 선택된 하나를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  20. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 홈은 다이싱 또는 드라이 에칭에 의해 형성되는 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  21. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 기판은, 유리기판 또는 석영기판인 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  22. 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 할로겐화 불소는, ClF3(삼불화염소)인 것을 특징으로 하는 비접촉형 박막집적회로 장치의 제조 방법.
  23. 기판 위에 하지막을 사이에 두고 형성된 박막집적회로와,
    상기 박막집적회로 위에 형성된 내열성을 가지는 절연막과,
    상기 박막집적회로의 위쪽 또는 아래쪽에 형성된 안테나를 가지는 것을 특징으로 하는 비접촉형 박막집적회로 장치.
  24. 기판 위에 하지막을 사이에 두고 형성된 박막집적회로와,
    상기 박막집적회로 위에 형성된 내열성을 가지는 절연막과,
    안테나가 형성된 기판을 가지고,
    상기 박막집적회로는 상기 기판으로 포장되고, 상기 안테나에 접속되는 것을 특징으로 하는 비접촉형 박막집적회로 장치.
  25. 제 23항 또는 제 24항에 있어서,
    상기 안테나는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co 및 Ti로 이루어진 군으로부터 선택된 원소를 포함하는 것을 특징으로 하는 비접촉형 박막집적회로 장치.
  26. 제 23항 또는 제 24항에 있어서,
    상기 기판은 가요성을 가지는 것을 특징으로 하는 비접촉형 박막집적회로 장치.
  27. 제 23항 또는 제 24항에 있어서,
    상기 내열성을 가지는 절연막은, 실리콘과 산소의 결합으로 구성된 골격구조를 가지고, 치환기에 적어도 수소를 포함하는 재료, 혹은 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 일종을 포함하는 재료로 이루어지는 것을 특징으로 하는 비접촉형 박막집적회로 장치.
  28. 제 23항 또는 제 24항에 따른 비접촉형 박막집적회로 장치를 포함하는 비접촉형 ID 태그.
  29. 비접촉형 박막집적회로 장치를 가지는 동전으로서,
    상기 비접촉형 박막집적회로 장치는,
    기판 위에 하지막을 사이에 두고 형성된 박막집적회로와,
    상기 박막집적회로 위에 형성된 내열성을 가지는 막과,
    상기 박막집적회로의 위쪽 또는 아래쪽에 형성된 안테나를 가지고,
    상기 동전의 구성 요소 중 일부는, 상기 안테나의 기능을 가지는 것을 특징으로 하는 동전.
  30. 제 29항에 있어서,
    상기 안테나 또는 상기 동전을 구성하는 재료는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co 및 Ti로 이루어진 군으로부터 선택된 원소를 포함하는 것을 특징으로 하는 동전.
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