KR101346241B1 - 안테나 및 그의 제작방법, 안테나를 가지는 반도체장치 및그의 제작방법, 및 무선통신 시스템 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안테나는 제1 기판, 제1 패턴, 제2 기판, 제2 패턴, 및 이방성 도전 재료를 포함한다. 제1 기판은 절연 표면을 가진다. 제1 패턴은 제1 기판의 절연 표면 위에 도전 재료로 형성된다. 제2 기판은 제1 기판의 제1 패턴이 형성된 면에 대향하여 제공되고, 절연 표면을 가진다. 제2 패턴은 제2 기판에서 제1 기판과 대향하는 절연 표면 위에 도전 재료로 형성된다. 이방성 도전 재료는 제1 패턴과 제2 패턴을 전기적으로 접속한다. 제1 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제2 패턴과 중첩한다.
안테나, 반도체장치, 무선통신 시스템, 기판, 절연 표면, 패턴, 이방성 도전 재료, 반도체 집적회로

Description

안테나 및 그의 제작방법, 안테나를 가지는 반도체장치 및 그의 제작방법, 및 무선통신 시스템{Antenna and manufacturing method thereof, semiconductor device including antenna and manufacturing method thereof, and radio communication system}
본 발명은 안테나 및 그의 제작방법에 관한 것이다. 또한, 본 발명은, 안테나와 안테나에 전기적으로 접속된 반도체 집적회로를 포함하고, 안테나를 통하여 무선통신에 의해 데이터를 입출력하는 반도체장치에 관한 것이다. 또한, 본 발명은, 상기 반도체장치와 무선통신에 의해 데이터를 입출력하는 리더/라이터를 포함하는 무선통신 시스템에 관한 것이다.
개개의 대상물에 ID(개체 식별 번호)를 부여함으로써, 그 대상물의 이력을 명확하게 하여, 생산, 관리 등에 유용한 개체 인식 기술이 주목받고 있다. 그 중에서도, 무선 태그(tag)(IC 태그, IC 칩, RF(Radio Frequency) 태그, RFID, RFID 태그, 전자 태그, 트랜스폰더(transponder)라고도 불린다) 등의 무선통신에 의해 데이터의 입출력을 행하는 반도체장치를 사용한 RFID(Radio Frequency Identification) 기술이 이용되기 시작하고 있다. 무선통신에 의해 데이터의 입출력을 행하는 반도체장치는 안테나와, 안테나에 전기적으로 접속된 반도체 집적회로 를 포함한다.
안테나는, 플라스틱 등으로 형성된 필름 위에, 도전성 페이스트를 사용한 스크린 인쇄법에 의해 형성될 수 있다. 스크린 인쇄법에 의해 형성되고 표면에 도금을 행한 안테나가 제안되어 있다(문헌 1 참조). 또한, 복수의 기판 각각에 스크린 인쇄법에 의해 코일형 안테나를 형성하고, 복수의 기판의 코일형 안테나를 서로 중첩하도록 배치하고, 또한, 직렬로 전기적으로 접속한다. 이와 같이, 감은 수가 많은 코일형 안테나를 이용한 구성이 제안되어 있다(문헌 2 참조).
[문헌 1] 일본국 공개특허공고 2000-113147호 공보
[문헌 2] 일본국 공개특허공고 2002-183696호 공보
스크린 인쇄법으로 형성한 안테나는 막 두께를 두껍게 하는 것이 곤란하고, 저항을 낮게 하는 것이 어렵다. 또한, 수율을 높이는 것이 어렵다. 또한, 안테나의 표면을 도금하는 방법에서는, 공정이 증가하기 때문에 비용이 든다. 또한, 도금법에 의해 안테나의 막 두께를 두껍게 하는 것에도 한계가 있다. 복수의 기판의 코일형 안테나를 서로 중첩하도록 배치하고, 또한, 직렬로 전기적으로 접속하는 구성을 이용하는 경우에는, 안테나의 저항값을 저감하는 것이 곤란하다. 그것은, 감은 수가 많은 코일형 안테나는 얻을 수 있지만, 안테나를 구성하는 배선의 단면적을 크게 하는 구성은 아니기 때문이다. 또한, 복수의 코일형 안테나 중의 하나라도 단선(斷線)하는 경우에는, 안테나로서 정상적으로 기능하지 않는다.
그리하여, 종래의 안테나는 저저항으로 하는 것, 및 수율을 높이는 것이 어려웠다. 따라서, 이 안테나를 사용하여 무선통신에 의해 데이터의 입출력을 행하는 종래의 반도체장치는 통신 거리를 길게 하는 것, 비용을 낮게 하는 것, 및 신뢰성을 높이는 것이 어려웠다.
상기 실정을 감안하여, 본 발명은, 저저항이고 수율이 높은 안테나 및 그의 제작방법을 제공하는 것을 과제로 한다. 또한, 본 발명은, 이 안테나를 사용하여 통신 거리가 길고 신뢰성이 높은 반도체장치 및 그의 제작방법을 제공하는 것을 과제로 한다.
본 발명의 안테나는 제1 기판, 제1 패턴, 제2 기판, 제2 패턴, 및 이방성 도전 재료를 포함한다. 제1 기판은 절연 표면을 가진다. 제1 패턴은 제1 기판의 절연 표면(이하, 제1 절연 표면이라고도 한다) 위에 도전성 재료로 형성되어 있다. 제2 기판은 제1 기판의 제1 패턴이 형성된 면에 대향하도록 제공되고, 절연 표면(이하, 제2 절연 표면이라고도 한다)을 가진다. 제2 패턴은 제2 기판에서 제1 기판과 대향하는 절연 표면(제2 절연 표면) 위에 도전성 재료로 형성되어 있다. 이방성 도전 재료는 제1 패턴과 제2 패턴 사이에 제공되고, 제1 패턴과 제2 패턴을 전기적으로 접속한다. 제1 패턴과 제2 패턴은, 제1 패턴과 제2 패턴 중의 어느 한쪽 패턴이 단선한 경우(일부가 빠진 경우도 포함한다), 이 단선 부분을 다른 한쪽의 패턴과 이방성 도전 재료가 전기적으로 접속하도록 배치되어 있다. 예를 들어, 제1 패턴과 제2 패턴은, 반도체 집적회로 등에 접속하기 위한 한 쌍의 전극 이외의 임의의 2부분에서 이방성 도전 재료를 통하여 서로 전기적으로 접속된다. 또한, 예를 들어, 제1 패턴과 제2 패턴은 동일한 형상을 가지고, 서로 중첩하도록 배치되어 있다. 또한, 예를 들어, 제1 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제2 패턴과 중첩한다. 또한, 제2 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제1 패턴과 중첩하여 있어도 좋다. 또한, 이방성 도전 재료는 제1 절연 표면 또는 제2 절연 표면의 전체를 덮도록 배치되어도 좋다.
또한, 본 발명의 적용은 안테나에 한정되는 것은 아니고, 임의의 형상의 배선에 적용할 수도 있다.
본 발명은, 상기 구성을 가지는 안테나와, 그 안테나에 전기적으로 접속된 반도체 집적회로를 포함하고, 안테나를 통하여 무선통신에 의해 데이터를 입출력하는 반도체장치일 수도 있다. 상기 반도체 집적회로는 제1 기판을 관통하여 제1 패턴에 도달하는 콘택트 홀, 또는 제2 기판을 관통하여 제2 패턴에 도달하는 콘택트 홀에서 안테나에 전기적으로 접속될 수 있다.
본 발명은, 상기 반도체장치 및 그 반도체장치와 데이터의 입출력을 행하는 리더/라이터를 포함하는 무선통신 시스템일 수도 있다.
본 발명의 안테나 제작방법은 다음과 같다. 즉, 제1 기판의 절연 표면(제1 절연 표면) 위에 도전 재료로 제1 패턴을 형성하고, 제2 기판의 절연 표면(제2 절연 표면) 위에 도전 재료로 제2 패턴을 형성하고, 제1 패턴의 전체를 덮도록 이방성 도전 재료를 형성한다. 그리고, 이방성 도전 재료를 통하여 제1 패턴과 제2 패턴이 전기적으로 접속되고, 또한, 제1 패턴의 전체 영역이 제2 패턴과 중첩하도록, 제1 기판과 제2 기판을 서로 부착한다. 제2 패턴은, 제1 기판의 절연 표면(제1 절연 표면)에 수직인 방향에서 본 제1 패턴과 선대칭이 되도록 제2 기판의 절연 표면(제2 절연 표면) 위에 형성되어도 좋다. 즉, 제1 절연 표면에 수직인 방향에서 본 제1 패턴과 제2 절연 표면에 수직인 방향에서 본 제2 패턴이 선대칭이 되도록, 제2 패턴을 형성하여도 좋다. 또한, 이방성 도전 재료는 제1 패턴의 전체와 제1 기판의 절연 표면의 전체를 덮도록 형성되어도 좋다.
또한, 본 발명의 적용은 안테나의 제작방법에 한정되는 것은 아니고, 임의의 형상의 배선의 제작방법에 적용할 수도 있다.
본 발명의 반도체장치 제작방법은 다음과 같다. 즉, 제1 기판의 절연 표면(제1 절연 표면) 위에 도전 재료로 제1 패턴을 형성하고, 제2 기판의 절연 표면(제2 절연 표면) 위에 도전 재료로 제2 패턴을 형성하고, 제1 패턴의 전체를 덮도록 이방성 도전 재료를 형성한다. 그리고, 이방성 도전 재료를 통하여 제1 패턴과 제2 패턴이 전기적으로 접속되고, 제1 패턴의 전체 영역이 제2 패턴과 중첩하도록, 제1 기판과 제2 기판을 서로 부착한다. 그리고, 제1 패턴 또는 제2 패턴에 전기적으로 접속되도록 반도체 집적회로를 제공한다. 제2 패턴은, 제1 기판의 절연 표면(제1 절연 표면)에 수직인 방향에서 본 제1 패턴과 선대칭이 되도록 제2 기판의 절연 표면(제2 절연 표면) 위에 형성하여도 좋다. 즉, 제1 절연 표면에 수직인 방향에서 본 제1 패턴과 제2 절연 표면에 수직인 방향에서 본 제2 패턴이 선대칭이 되도록, 제2 패턴을 형성하여도 좋다. 또한, 이방성 도전 재료는 제1 패턴의 전체와 제1 기판의 절연 표면의 전체를 덮도록 형성되어도 좋다.
본 발명의 반도체장치 제작방법의 다른 구성은 다음과 같다. 즉, 제1 기판의 절연 표면(제1 절연 표면) 위에 도전 재료로 제1 패턴을 형성하고, 제2 기판의 절연 표면(제2 절연 표면) 위에 도전 재료로 제2 패턴을 형성하고, 제1 기판을 관통하여 제1 패턴에 도달하는 콘택트 홀, 또는 제2 기판을 관통하여 제2 패턴에 도달하는 콘택트 홀을 형성한다. 그리고, 제1 패턴의 전체를 덮도록 이방성 도전 재료를 형성한다. 그리고, 이방성 도전 재료를 통하여 제1 패턴과 제2 패턴이 전기적으로 접속되고, 또한, 제1 패턴의 전체 영역이 제2 패턴과 중첩하도록, 제1 기판과 제2 기판을 서로 부착한다. 그리고, 상기 콘택트 홀에서 제1 패턴 또는 제2 패턴에 전기적으로 접속되도록 반도체 집적회로를 제공한다. 제2 패턴은, 제1 기판의 절연 표면(제1 절연 표면)에 수직인 방향에서 본 제1 패턴과 선대칭이 되도록 제2 기판의 절연 표면(제2 절연 표면) 위에 형성하여도 좋다. 즉, 제1 절연 표면에 수직인 방향에서 본 제1 패턴과 제2 절연 표면에 수직인 방향에서 본 제2 패턴이 선대칭이 되도록, 제2 패턴을 형성하여도 좋다. 또한, 이방성 도전 재료는 제1 패턴의 전체와 제1 기판의 절연 표면의 전체를 덮도록 형성되어도 좋다.
본 발명의 안테나 제작방법 및 반도체장치 제작방법에서, 제1 패턴 및 제2 패턴은 액적 토출법이나 인쇄법에 의해 형성하여도 좋다. 액적 토출법이란, 소정의 조성물의 액적을 세공(細孔)으로부터 토출하여 소정의 패턴을 형성하는 방법이다. 액적 토출법은 그의 방식에 따라서는 잉크젯법이라고도 불린다. 인쇄법은 스크린 인쇄법이나 오프셋 인쇄법을 말한다.
본 발명의 안테나에서는, 제1 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제2 패턴과 중첩한다. 따라서, 안테나는 실질적으로 제1 패턴의 막 두께와 제2 패턴의 막 두께를 합한 막 두께를 가진다. 이렇게 하여, 실질적으로 안테나의 막 두께를 두껍게 하고, 안테나의 저항을 작게 할 수 있다. 또한, 제1 패턴이 단선하여도, 이 단선 부분을 제2 패턴에 의해 전기적으로 접속할 수 있으므로, 안테나 전체가 단선할 확률을 저감할 수 있다. 따라서, 안테나의 수율을 향상시킬 수 있다.
또한, 본 발명의 안테나는, 제1 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제2 패턴과 중첩하고, 또한, 제2 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제1 패턴과 중첩하는 구성으로 할 수도 있다. 이 구성에서는, 동일한 형상을 가지는 패턴들이 이방성 도전 재료를 사이에 두고 서로 중첩하는 구성이 된다. 따라서, 제1 패턴과 제2 패턴 중의 어느 한쪽 패턴이 단선하여도, 이 단선 부분을 다른 한쪽의 패턴에 의해 전기적으로 접속할 수 있으므로, 안테나 전체가 단선할 확률을 저감할 수 있다. 이렇게 하여, 안테나의 수율을 향상시킬 수 있다.
또한, 이방성 도전 재료는 제1 절연 표면의 전체와 제2 절연 표면의 전체를 덮도록 배치되는 구성으로 할 수도 있다. 이렇게 하여, 제1 기판과 제2 기판과 이방성 도전 재료에 의해 둘러싸인 영역에 안테나가 제공된 구성으로 할 수 있다. 따라서, 안테나는 외부에 노출되지 않기 때문에, 외부의 충격으로부터 보호될 수 있다. 또한, 안테나가 외기에 노출되어 부식하는 등의 변질을 방지할 수 있다. 이렇게 하여, 안테나의 열화(劣化)를 저감하고, 안테나의 신뢰성을 높일 수 있다.
본 발명의 안테나는 저저항이고, 수율이 높고, 또한 신뢰성이 높게 될 수 있다. 따라서, 안테나와 그 안테나에 전기적으로 접속된 반도체 집적회로를 포함하고, 안테나를 통하여 무선통신에 의해 데이터를 입출력하는 반도체장치에 본 발명을 적용함으로써, 반도체장치의 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 더욱 높일 수 있다.
또한, 반도체 집적회로는, 제1 기판을 관통하여 제1 패턴에 도달하는 콘택트 홀, 또는 제2 기판을 관통하여 제2 패턴에 도달하는 콘택트 홀에서 안테나에 전기적으로 접속되는 구성으로 될 수도 있다. 이렇게 하여, 안테나의 외부에의 노출을 가능한 한 작게 억제하여, 안테나와 반도체 집적회로를 전기적으로 접속할 수 있어, 반도체장치의 신뢰성을 더욱 높일 수 있다.
본 발명의 반도체장치는 통신 거리를 길게 하고, 비용을 낮게 하고, 더욱 신뢰성을 높일 수 있다. 따라서, 이 반도체장치를 사용한 무선통신 시스템에 본 발명을 적용함으로써, 무선통신 시스템의 적용 범위를 넓힐 수 있다.
본 발명의 안테나 제작방법에서는, 이방성 도전 재료를 통하여 제1 패턴과 제2 패턴이 전기적으로 접속되고, 또한, 제1 패턴의 전체 영역이 제2 패턴과 중첩하도록, 제1 기판과 제2 기판을 서로 부착한다. 따라서, 제조된 안테나는 실질적으로 제1 패턴의 막 두께와 제2 패턴의 막 두께를 합한 막 두께를 가지므로, 안테나의 막 두께를 실질적으로 두껍게 하고, 저항을 실질적으로 작게 할 수 있다. 또한, 제1 패턴이 단선하여도, 이 단선 부분을 제2 패턴에 의해 전기적으로 접속할 수 있으므로, 안테나 전체가 단선할 확률을 저감할 수 있다. 따라서, 안테나의 수율을 향상시킬 수 있다.
또한, 제2 패턴은, 제1 기판의 절연 표면(제1 절연 표면)에 수직인 방향에서 본 제1 패턴과 선대칭이 되도록 제2 기판의 절연 표면(제2 절연 표면) 위에 형성될 수도 있으므로, 동일 형상을 가지는 패턴들이 이방성 도전 재료를 사이에 두고 서로 중첩하는 구성의 안테나를 형성할 수 있다. 따라서, 제1 패턴과 제2 패턴 중의 어느 한쪽 패턴이 단선하여도, 이 단선 부분을 다른 한쪽의 패턴에 의해 전기적으로 접속할 수 있으므로, 안테나 전체가 단선할 확률을 더욱 저감할 수 있다. 이렇게 하여, 안테나의 수율을 더욱 향상시킬 수 있다.
또한, 이방성 도전 재료는, 제1 패턴의 전체와 제1 기판의 절연 표면의 전체를 덮도록 형성될 수도 있으므로, 제1 기판과 제2 기판과 이방성 도전 재료에 의해 둘러싸인 영역에 안테나를 제공할 수 있다. 따라서, 안테나는 외부에 노출되지 않기 때문에, 외부의 충격으로부터 안테나를 보호할 수 있다. 또한, 안테나가 외기에 노출되어 부식하는 등의 변질을 방지할 수 있으므로, 안테나의 열화를 저감하고 안테나의 신뢰성을 높일 수 있다.
특히, 액적 토출법이나 인쇄법에 의해 형성된 안테나의 경우에는, 막 두께를 두껍게 하여 저항을 낮게 하고 또한 수율을 높이는 것이 어려웠다. 본 발명의 안테나 제작방법에서는 액적 토출법이나 인쇄법에 의해 제1 패턴 및 제2 패턴을 형성한 경우에도, 제1 패턴과 제2 패턴을 합하여 안테나로서 사용하므로, 안테나의 저항을 작게 할 수 있고, 또한, 안테나의 수율을 향상시킬 수 있다.
본 발명의 안테나 제작방법에 의하면, 저항이 작은 안테나를 제조할 수 있고, 수율을 높게 할 수 있고, 또한 신뢰성을 높게 할 수 있다. 따라서, 이 안테나에 반도체 집적회로를 전기적으로 접속하여 형성되고, 안테나를 통하여 무선통신에 의해 데이터를 입출력하는 반도체장치의 제작방법에 본 발명을 적용함으로써, 반도체장치의 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 더욱 높일 수 있다.
또한, 반도체 집적회로는 제1 기판을 관통하여 제1 패턴에 도달하는 콘택트 홀, 또는 제2 기판을 관통하여 제2 패턴에 도달하는 콘택트 홀에서 제1 패턴 또는 제2 패턴에 전기적으로 접속되도록 제공될 수 있으므로, 안테나의 외부에의 노출을 가능한 한 작게 억제하고, 안테나와 반도체 집적회로를 전기적으로 접속할 수 있어, 반도체장치의 신뢰성을 더욱 높일 수 있다.
도 1(A)∼도 1(C)는 실시형태 1의 구성을 나타내는 도면.
도 2(A)∼도 2(D)는 실시형태 2의 구성을 나타내는 도면.
도 3(A)∼도 3(C)는 실시형태 3의 구성을 나타내는 도면.
도 4(A)∼도 4(F)는 실시형태 4의 구성을 나타내는 도면.
도 5(A)∼도 5(E)는 실시형태 4의 구성을 나타내는 도면.
도 6(A)∼도 6(D)는 실시예 1의 구성을 나타내는 도면.
도 7(A) 및 도 7(B)는 실시예 2의 구성을 나타내는 도면.
도 8(A)∼도 8(G)는 실시예 3의 구성을 나타내는 도면.
도 9(A) 및 도 9(B)는 실시예 2의 구성을 나타내는 도면.
도 10(A) 및 도 10(B)는 실시예 4의 구성을 나타내는 도면.
도 11(A)∼도 11(E)는 실시예 8의 구성을 나타내는 도면.
도 12(A)∼도 12(C)는 실시예 9의 구성을 나타내는 도면.
도 13(A) 및 도 13(B)는 실시예 5의 구성을 나타내는 도면.
도 14(A) 및 도 14(B)는 실시형태 1의 구성을 나타내는 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 상세히 설명하지만, 다양한 변경 및 변형이 당업자에게 자명할 것이라는 것을 이해하여야 한다. 따라서, 그러한 변경 및 변형이 본 발명의 취지 및 범위로부터 벗어나지 않는다면, 본 발명에 포함되는 것으로 해석되어야 한다. 이하에 설명하는 본 발명의 구성에서, 공통의 부분이 모든 도면에서 동일한 부호로 나타내어진다. 따라서, 소정의 소자들 사이에 다른 소자 등이 부가적으로 배치될 수도 있다.
[실시형태 1]
본 발명의 안테나의 구성에 대하여 설명한다. 안테나의 구성을 도 1(A)∼도 1(C)에 나타낸다. 도 1(A)는 안테나의 사시도를 나타내고, 도 1(B)는 도 1(A)의 a-a'선을 따라 취한 단면도를 나타내고, 도 1(C)는 도 1(B) 중의 영역(109)의 확대도를 나타낸다. 또한, 도 1(A)∼도 1(C)에서 같은 부분은 같은 부호로 나타낸다. 안테나(100)는 제1 기판(101), 제1 패턴(102), 제2 기판(103), 제2 패턴(104), 및 이방성 도전 재료(105)를 포함한다. 제1 기판(101)은 제1 절연 표면(106)을 가지고 있다. 제1 패턴은 제1 절연 표면(106) 위에 도전 재료로 형성되어 있다. 제2 기판(103)은 제1 기판(101)의 제1 패턴(102)이 형성된 면에 대향하여 제공되어 있고, 제2 절연 표면(107)을 가지고 있다. 제2 패턴(104)은 제2 절연 표면(107) 위에 도전 재료로 형성되어 있다. 이방성 도전 재료(105)는 제1 패턴(102)과 제2 패 턴(104)을 전기적으로 접속한다. 제1 패턴(102)의 전체 영역이 이방성 도전 재료(105)를 사이에 두고 제2 패턴(104)과 중첩한다. 또한, 제1 절연 표면(106) 및 제2 절연 표면(107)에 수직인 방향에서 본 때, 제2 패턴의 전체 영역이 이방성 도전 재료를 사이에 두고 제1 패턴과 중첩한다. 또한, 이방성 도전 재료(105)는 제1 절연 표면(106)의 전체 및 제2 절연 표면(107)의 전체를 덮도록 배치될 수도 있다.
제1 패턴(102)을 구성하는 도전 재료와 제2 패턴(104)을 구성하는 도전 재료는 동일하여도 좋고 상이하여도 좋다. 제1 패턴(102) 및 제2 패턴(104)의 도전 재료로서는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, 및 Ti 중 적어도 하나를 함유하는 재료를 사용할 수 있다.
제1 기판(101) 및 제2 기판(103)은 가요성을 가지고 있어도 좋고, 플라스틱으로 되어 있어도 좋고, 동일한 재료로 되어 있어도 좋고 다른 재료로 되어 있어도 좋다. 또한, 제1 기판(101)과 제2 기판(103)은 폴리에틸렌 테레프탈레이트, 폴리에테르 술폰, 폴리에틸렌 나프탈레이트, 폴리카보네이트, 나일론, 폴리에테르에테르케톤, 폴리술폰, 폴리에테르 이미드, 폴리아릴레이트, 폴리부틸렌 테레프탈레이트, 또는 폴리이미드로 형성될 수도 있다.
이방성 도전 재료(105)는 제1 절연 표면(106) 및 제2 절연 표면(107)에 수직인 방향에 대해서는 도전성을 가지고, 평행한 방향에 대해서는 절연성을 가지고 있다. 이방성 도전 재료(105)로서는, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste)를 열경화시킨 것이나 또는 이방성 도전막(ACF: Anisotropic Conductive Film)을 열경화시킨 것을 사용할 수 있다. 이방성 도전 페이스트는, 바인더층이라고 불리는 주성분이 접착제인 층 중에 도전성 표면을 가진 입자(이하, 도전성 입자라고 한다)가 분산된 구조를 가지고 있다. 이방성 도전막은, 열경화 또는 열가소성의 수지 필름 중에 도전성 표면을 가진 입자(이하, 도전성 입자라고 한다)가 분산된 구조를 가지고 있다. 도 1(A)∼도 1(C)에, 이방성 도전 재료(105)에 포함되는 도전성 입자(108)가 나타내어져 있다. 따라서, 이방성 도전 페이스트나 이방성 도전막을 사용함으로써, 제1 패턴(102)과 제2 패턴(104)을 확실하게 전기적으로 접속함과 동시에, 제1 기판(101)과 제2 기판(103)을 접착할 수 있다.
이방성 도전 재료(105)로서 이방성 도전 페이스트나 이방성 도전막을 사용하는 경우에는, 이방성 도전 재료(105) 중의 도전성 입자(108)의 입경과, 제1 패턴(102) 및 제2 패턴(104)의 형상은 소정의 관계를 만족하도록 설정될 수 있다. 예를 들어, 제1 패턴(102) 및 제2 패턴(104)이 코일 형상을 가지는 경우를 생각한다. 제1 패턴(102)이 단락하지 않도록, 도전성 입자(108)의 입경과 제1 패턴(102)의 배선의 간격을 설정할 필요가 있다. 또한, 제2 패턴(104)이 단락하지 않도록, 도전성 입자(108)의 입경과 제2 패턴(104)의 배선의 간격을 설정할 필요가 있다. 적어도, 도전성 입자(108)의 입경이 제1 패턴(102)의 배선의 간격 및 제2 패턴의 배선의 간격보다 작도록, 도전성 입자(108)의 입경과 각 패턴의 배선의 간격을 설정할 필요가 있다.
도 1(A)∼도 1(C)에서는, 제1 절연 표면(106)과 제2 절연 표면(107)이 같은 형상을 가지는 예를 나타내었지만, 그들의 형상이 이것에 한정되지 않는다. 제1 절연 표면(106)이 제2 절연 표면(107)보다 크거나 또는 작아도 좋다. 이방성 도전 재료(105)는 제1 절연 표면(106)의 전체 및 제2 절연 표면(107)의 전체를 덮도록 배치된 예를 나타내었지만, 이방성 도전 재료(105)의 배치는 이것에 한정되지 않는다. 이방성 도전 재료(105)는 제1 절연 표면(106)의 전체 또는 제2 절연 표면(107)의 전체를 덮도록 배치되어도 좋다.
또한, 도 1(A)∼도 1(C)에서는, 제1 패턴(102) 및 제2 패턴(104) 각각을 감은 수가 3인 정사각형의 코일 형상으로 한 예를 나타내었지만, 제1 패턴(102) 및 제2 패턴(104)의 형상이 이것에 한정되지 않는다. 제1 패턴(102) 및 제2 패턴(104)은 다양한 형상으로 할 수 있다. 예를 들어, 제1 패턴(102) 및 제2 패턴(104) 각각은 감은 수가 1인 코일 형상으로 할 수도 있고, 임의의 감은 수의 코일 형상으로 할 수도 있다. 또한, 제1 패턴(102) 및 제2 패턴(104) 각각은 삼각형의 코일 형상, 원형의 코일 형상, 다각형의 코일 형상이어도 좋다. 또한, 도 1(A)에서는, 코일 형상의 제1 패턴(102)과 코일 형상의 제2 패턴(104) 각각이 약 90°의 모서리를 가지는 예를 나타내었지만, 제1 패턴(102) 및 제2 패턴(104)의 형상이 이것에 한정되지 않는다. 예를 들어, 제1 패턴(102) 및 제2 패턴(104) 각각은 삼각형의 코일 형상, 정사각형의 코일 형상 또는 다각형의 코일 형상에서 모서리가 둥그스름한 형상이어도 좋고 모따기한 형상이어도 좋다. 또한, 제1 패턴(102) 및 제2 패턴(104) 각각은 코일 형상에 한정되지 않고, 선 형상으로 하여도 좋다. 예를 들어, 제1 패턴(102) 및 제2 패턴(104)이 한 쌍의 선 형상의 패턴으로 함으로써, 안테나(100)를 다이폴 안테나로 하여도 좋다.
안테나(100)를 다이폴 안테나로 한 예를 도 14(A) 및 도 14(B)에 나타낸다. 또한, 도 1(A)∼도 1(C)의 것과 같은 부분은 같은 부호로, 그의 설명은 생략한다.
본 발명의 안테나(100)의 경우, 제1 패턴(102)의 전체 영역이 이방성 도전 재료(105)를 사이에 두고 제2 패턴(104)과 중첩한다. 따라서, 안테나(100)는 실질적으로 제1 패턴(102)의 막 두께와 제2 패턴(104)의 막 두께를 합한 막 두께를 가진다. 그리하여, 안테나(100)는 실질적으로 막 두께를 두껍게 하고 저항을 작게 할 수 있다.
또는, 본 발명의 안테나(100)는, 제1 패턴(102)의 전체 영역이 이방성 도전 재료(105)를 사이에 두고 제2 패턴(104)과 중첩하고, 또한, 제2 패턴(104)의 전체 영역이 이방성 도전 재료를 사이에 두고 제1 패턴(102)과 중첩하는 구성을 가질 수도 있다. 즉, 제1 패턴(102)과 제2 패턴(104)은 동일한 형상을 가지고, 이방성 도전 재료(105)를 사이에 두고 서로 중첩하여 있다. 따라서, 제1 패턴(102)과 제2 패턴(104) 중의 어느 한쪽 패턴이 단선하여도, 이 단선 부분을 다른 한쪽의 패턴에 의해 전기적으로 접속할 수 있으므로, 안테나(100) 전체가 단선할 확률을 저감할 수 있다. 이렇게 하여, 안테나(100)의 수율을 향상시킬 수 있다.
이방성 도전 재료(105)는 제1 패턴(102)의 전체를 덮고, 또한, 제1 기판(101)의 제1 절연 표면(106)의 전체를 덮도록 형성되어도 좋다. 이렇게 하여, 제1 기판(101), 제2 기판(103), 및 이방성 도전 재료(105)에 의해 둘러싸인 영역에 안테나(100)가 제공될 수 있다. 그리하여, 안테나(100)는 외부에 노출되지 않기 때문에, 외부의 충격으로부터 보호될 수 있다. 또한, 안테나(100)가 외기에 노출되어 부식하는 등의 변질을 방지할 수 있다. 이렇게 하여, 안테나(100)의 열화를 저감하고, 안테나의 신뢰성을 높일 수 있다.
이상에 의해, 저저항이고 수율이 높고 신뢰성이 높은 안테나를 얻을 수 있다.
[실시형태 2]
본 발명의 안테나 제작방법에 대하여 도 2(A)∼도 2(D)를 참조하여 설명한다. 또한, 도 1(A)∼도 1(C)의 것과 같은 부분은 같은 부호로 나타내고, 그의 설명은 생략한다.
도 2(A)에 나타내는 바와 같이, 제1 기판(101)의 제1 절연 표면(106) 위에 도전 재료로 제1 패턴(102)을 형성한다. 제1 패턴(102)은 액적 토출법이나 인쇄법에 의해 형성할 수 있다. 또한, 제1 패턴(102)은 포토리소그래피 등을 사용하여 도전막을 에칭 가공함으로써 형성하여도 좋다. 다음에, 제1 패턴(102)의 전체를 덮도록 이방성 도전 재료(105)를 형성한다. 도 2(A)에서, 이방성 도전 재료(105) 중의 도전성 입자(108)는 도시되지 않았다. 도 2(A)에서는, 제1 절연 표면(106)의 전체를 덮도록 이방성 도전 재료(105)를 형성하는 예를 나타내었다. 도 2(C)는 도 2(A)의 a-a'선을 따라 취한 단면도를 나타낸다.
도 2(B)에 나타내는 바와 같이, 제2 기판(103)의 제2 절연 표면(107) 위에 도전 재료로 제2 패턴(104)을 형성한다. 또한, 도 2(B)의 b-b'선을 따라 취한 단면도를 도 2(D)에 나타낸다. 제2 패턴(104)은 제1 기판(101)의 제1 절연 표면(106)에 수직인 방향에서 본 제1 패턴(102)과 선대칭이 되도록 제2 기판(103)의 제2 절연 표면(107) 위에 형성될 수도 있다. 즉, 도 2 중의 c-c'선을 제1 절연 표 면(106)에 평행한 방향으로 연장된 직선으로 하고, 제1 패턴(102)과 제2 패턴(104)을 c-c'선에 대하여 대칭인 형상으로 하고 있다. 제2 패턴(104)은 액적 토출법이나 인쇄법에 의해 형성할 수 있다. 또한, 제2 패턴(104)은 포토리소그래피 등을 사용하여 도전막을 에칭 가공함으로써 형성하여도 좋다.
그 후, 제1 절연 표면(106)과 제2 절연 표면(107)이 서로 대향하고, 또한, 제1 패턴(102)의 전체 영역이 제2 패턴(104)과 중첩하도록, 제1 기판(101)과 제2 기판(103)을 서로 중첩시킨다. 그리고, 열압착 접합에 의해 이방성 도전 재료(105)를 통하여 제1 패턴(102)과 제2 패턴(104)을 전기적으로 접속함과 동시에, 제1 기판(101)과 제2 기판(103)을 서로 부착한다. 이렇게 하여, 도 1(A)에 나타낸 안테나(100)를 제작할 수 있다.
본 발명의 안테나 제작방법에서는, 제1 패턴(102)의 전체 영역이 이방성 도전 재료(105)를 사이에 두고 제2 패턴(104)과 중첩한다. 따라서, 안테나(100)는 실질적으로 제1 패턴(102)의 막 두께와 제2 패턴(104)의 막 두께를 합한 막 두께를 가진다. 이렇게 하여, 안테나(100)는 실질적으로 막 두께를 두껍게 하고, 저항을 작게 할 수 있다.
또한, 제2 패턴(104)은 제1 절연 표면(106)에 수직인 방향에서 본 제1 패턴(102)과 선대칭이 되도록 제2 절연 표면(107) 위에 형성된다. 따라서, 동일 형상을 가지는 패턴들이 이방성 도전 재료(105)를 사이에 두고 서로 중첩하는 구성을 가지는 안테나(100)를 얻을 수 있다. 따라서, 제1 패턴(102)과 제2 패턴(104) 중의 어느 한쪽 패턴이 단선하여도, 이 단선 부분을 다른 한쪽의 패턴에 의해 전기적 으로 접속할 수 있으므로, 안테나(100) 전체가 단선할 확률을 저감할 수 있다. 이렇게 하여, 안테나(100)의 수율을 향상시킬 수 있다.
또한, 이방성 도전 재료(105)는 제1 패턴(102)의 전체를 덮고, 또한, 제1 절연 표면(106)의 전체를 덮도록 형성될 수도 있다. 이렇게 하여, 제1 기판(101), 제2 기판(103), 및 이방성 도전 재료(105)에 의해 둘러싸인 영역에 안테나(100)가 제공될 수 있다. 따라서, 안테나(100)는 외부에 노출되지 않기 때문에, 외부의 충격으로부터 보호될 수 있다. 또한, 안테나(100)가 외기에 노출되어 부식하는 등의 변질을 방지할 수 있다. 이렇게 하여, 안테나(100)의 열화를 저감하고, 안테나(100)의 신뢰성을 높일 수 있다.
특히, 액적 토출법이나 인쇄법에 의해 형성된 안테나의 경우에는, 막 두께를 두껍게 하여 저항을 낮게 하는 것, 수율을 높이는 것이 어려웠다. 본 발명의 안테나 제작방법에서는, 액적 토출법이나 인쇄법에 의해 제1 패턴(102) 및 제2 패턴(104)을 형성한 경우에도, 제1 패턴(102)과 제2 패턴(104)을 조합하여 안테나(100)로서 사용하므로, 안테나(100)의 저항을 작게 할 수 있고, 또한, 안테나의 수율을 향상시킬 수 있다.
이상에 의해, 저저항이고 수율이 높고 신뢰성이 높은 안테나를 얻을 수 있다.
본 실시형태는 실시형태 1과 자유롭게 조합하여 실시하는 것이 가능하다.
[실시형태 3]
본 발명의 반도체장치의 구성에 대하여 도 3(A)∼도 3(C)를 참조하여 설명한 다. 또한, 도 1 및 도 2의 것과 같은 부분은 같은 부호로 나타내고, 그의 설명은 생략한다.
도 3(A)는 반도체장치의 사시도를 나타내고, 도 3(B) 및 도 3(C)는 도 3(A)의 a-a'선을 따라 취한 단면도를 나타낸다. 또한, 도 1(A)∼도 1(C)의 것과 같은 부분은 같은 부호로 나타낸다. 반도체장치(300)는 안테나(100)와, 그 안테나(100)에 전기적으로 접속된 반도체 집적회로(133)를 포함한다. 반도체장치(300)는 안테나(100)에 의해 무선 신호를 송수신하고, 데이터를 입출력한다.
도 3(B)에 나타내는 바와 같이, 제2 기판(103)을 관통하여 제2 패턴(104)에 도달하는 한 쌍의 콘택트 홀(130)이 형성된다. 도 3(B)의 구성에서는, 콘택트 홀(130)이 제2 패턴(104)을 관통하지 않는다. 콘택트 홀(130)을 통해 제2 패턴(104)에 접속되도록 전극(131)이 형성된다. 반도체 집적회로(133)의 한 쌍의 전극(134, 131)은 전극(131) 위에 제공된 이방성 도전 재료(132)에 의해 서로 전기적으로 접속된다. 도 3(A)∼도 3(C)는 이방성 도전 재료(132)에 포함되는 도전성 입자(135)를 나타낸다. 이렇게 하여, 반도체 집적회로(133)의 한 쌍의 전극(134) 중의 한쪽은 안테나(100)의 한쪽 끝에 전기적으로 접속되고, 반도체 집적회로(133)의 한 쌍의 전극(134) 중의 다른 한쪽은 안테나(100)의 다른 쪽 끝에 전기적으로 접속된다. 또한, 반도체 집적회로(133)의 한 쌍의 전극(134)과 한 쌍의 전극(131)은 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제, 또는 땜납에 의해 서로 전기적으로 접속된다.
또한, 도 3(C)에 나타내는 바와 같이, 한 쌍의 콘택트 홀(130)은 제2 기 판(103)을 관통하고, 제2 패턴(104)을 관통하여도 좋다. 또는, 한 쌍의 콘택트 홀(130)은 제2 기판(103)을 관통하고 제2 패턴(104)의 일부를 제거하도록 형성되어도 좋다.
도 3(B)에 나타내는 바와 같이, 콘택트 홀(130)이 제2 패턴(104)까지 형성되는 경우(콘택트 홀(130)이 제2 패턴(104)을 관통하지 않는 경우)에는, 콘택트 홀(130)이 형성된 부분에서도 제2 패턴(104)이 존재한다. 따라서, 콘택트 홀(130)이 형성된 부분에서, 제1 패턴(102)과 제2 패턴(104)을 보다 확실하게 전기적으로 접속할 수 있다. 한편, 콘택트 홀(130)이 제2 패턴(104)을 관통하도록 형성되는 경우에는, 제2 패턴(104)과 전극(131)과의 밀착성을 높일 수 있다. 그 결과, 전극(131)과 제2 패턴(104)을 보다 확실하게 전기적으로 접속할 수 있다. 또한, 도 3(A)∼도 3(C)는 제2 기판(103)에 콘택트 홀(130)을 형성하는 구성을 나타내었지만 본 발명이 이것에 한정되는 것은 아니다. 콘택트 홀(130)은 제1 기판(101)을 관통하여 제1 패턴(102)에 도달하는 구성이어도 좋다.
본 발명의 반도체장치(300)는, 저저항이고, 수율이 높고, 또한 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고 비용을 저렴하게 하고 신뢰성을 높게 할 수 있다. 또한, 반도체 집적회로(133)는 제1 기판(101)을 관통하여 제1 패턴(102)에 도달하는 콘택트 홀(130), 또는 제2 기판(103)을 관통하여 제2 패턴(104)에 도달하는 콘택트 홀(130)에 형성된 전극(131)에 의해 안테나(100)에 전기적으로 접속된다. 이렇게 하여, 안테나(100)가 외부에 노출되는 것을 가능한 한 작게 억제하여, 안테나(100)와 반도체 집적회로(133)를 전기적으로 접속할 수 있 다. 따라서, 반도체장치(300)의 신뢰성을 더욱 높일 수 있다.
이상에 의해, 통신 거리를 길고 저비용이고 신뢰성이 높은 반도체장치를 얻을 수 있다.
본 실시형태는 실시형태 1이나 실시형태 2와 자유롭게 조합하여 실시하는 것이 가능하다.
[실시형태 4]
본 발명의 반도체장치 제작방법에 대하여 도 4 및 도 5를 참조하여 설명한다. 또한, 도 1 내지 도 3의 것과 같은 부분은 같은 부호로 나타내고, 그의 설명은 생략한다.
도 4(A)에 나타내는 바와 같이, 제1 기판(101)의 제1 절연 표면(106) 위에 도전 재료로 제1 패턴(102)을 형성한다. 또한, 제1 패턴(102)의 전체를 덮도록 이방성 도전 재료(105)를 형성한다. 도 4(A)에서, 이방성 도전 재료(105) 중의 도전성 입자(108)는 도시되지 않았다. 또한, 도 4(A)의 a-a'선을 따라 취한 단면도를 도 4(C)에 나타낸다.
도 4(B)에 나타내는 바와 같이, 제2 기판(103)의 제2 절연 표면(107) 위에 도전 재료로 제2 패턴(104)을 형성한다. 또한, 도 4(B)의 b-b'선을 따라 취한 단면도를 도 4(D)에 나타낸다. 제2 패턴(104)은 제1 기판(101)의 제1 절연 표면(106)에 수직인 방향에서 본 제1 패턴(102)과 선대칭이 되도록 제2 기판(103)의 제2 절연 표면(107) 위에 형성될 수 있다. 즉, 제1 패턴(102)과 제2 패턴(104)은 도 4 중의 c-c'선에 대하여 대칭으로 되어 있다. 도 4(D)에 나타내는 바와 같이, 제2 기판(103)을 관통하여 제2 패턴(104)에 도달하는 한 쌍의 콘택트 홀(130)을 형성한다. 콘택트 홀(130)의 주변 부분(401)의 확대도를 도 4(E)에 나타낸다. 도 4(E)에서는, 콘택트 홀(130)이 제2 기판(103)을 관통하여 제2 패턴(104)에 도달하도록 형성되었다. 그러나, 도 4(F)에 나타내는 바와 같이, 콘택트 홀(130)은 제2 기판(103)을 관통하고 제2 패턴(104)을 관통하도록 형성하여도 좋고, 또는 제2 기판(103)을 관통하고 제2 패턴(104)의 일부를 제거하도록 형성하여도 좋다. 콘택트 홀(130)은 커터나 나이프 등을 사용하여 기계적으로 형성하여도 좋고, 레이저를 사용하여도 좋다. 제2 기판(103)을 관통한 다음, 제2 패턴(104)을 관통하도록 콘택트 홀(130)을 형성하는 경우에는, 커터나 나이프 등을 사용할 수 있다. 한편, 제2 기판(103)을 관통하고 제2 패턴(104)에 도달하도록, 또는, 제2 기판(103)을 관통하고 제2 패턴(104)의 일부를 제거하도록 콘택트 홀(130)을 형성하는 경우에는, 레이저를 사용할 수 있다.
도 5(A)에 나타내는 바와 같이, 제1 절연 표면(106)과 제2 절연 표면(107)이 서로 대향하고, 또한, 제1 패턴(102)의 전체 영역이 제2 패턴(104)과 중첩하도록, 제1 기판(101)과 제2 기판(103)을 서로 중첩시킨다.
이어서, 도 5(B)에 나타내는 바와 같이, 열압착 접합에 의해 이방성 도전 재료(105)를 통하여 제1 패턴(102)과 제2 패턴(104)을 서로 전기적으로 접속함과 동시에, 제1 기판(101)과 제2 기판(103)을 서로 부착한다. 그 다음, 콘택트 홀(130)에서 제2 패턴(104)에 접속하도록 한 쌍의 전극(131)을 형성한다.
이어서, 도 5(C)에 나타내는 바와 같이, 반도체 집적회로(133)에 포함되는 한 쌍의 전극(134) 위에 이방성 도전 재료(132)를 제공한다. 또한, 이방성 도전 재료(132)는 전극(131) 위에 제공하여도 좋다.
이어서, 도 5(D)에 나타내는 바와 같이, 반도체 집적회로(133)의 한 쌍의 전극(134)과 한 쌍의 전극(131)을 이방성 도전 재료(132)를 사이에 두고 서로 중첩하도록 배치한다.
이어서, 도 5(E)에 나타내는 바와 같이, 열압착 접합에 의해 반도체 집적회로(133)의 한 쌍의 전극(134)과 한 쌍의 전극(131)을 서로 전기적으로 접속한다. 이렇게 하여, 반도체 집적회로(133)의 한 쌍의 전극(134) 중의 한쪽은 안테나(100)의 한쪽 끝에 전기적으로 접속되고, 한 쌍의 전극(134) 중의 다른 한쪽은 안테나(100)의 다른 쪽 끝에 전기적으로 접속된다. 또한, 반도체 집적회로(133)의 한 쌍의 전극(134)과 한 쌍의 전극(131)은 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제, 또는 땜납을 사용하여 서로 전기적으로 접속된다. 이렇게 하여, 본 발명의 반도체장치(300)가 완성된다.
본 발명의 반도체장치 제작방법에 의해, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 얻을 수 있으므로, 반도체장치의 통신 거리를 길게 하고 비용을 저렴하게 하고 신뢰성을 높게 할 수 있다. 또한, 반도체 집적회로(133)는 제2 기판(103)을 관통하여 제2 패턴(104)에 도달하는 콘택트 홀(130)에 형성된 전극(131)에 의해 안테나(100)에 전기적으로 접속된다. 이렇게 하여, 안테나(100)의 외부에의 노출을 가능한 한 작게 억제하여 안테나(100)와 반도체 집적회로(133)를 전기적으로 접속할 수 있다. 따라서, 반도체장치(300)의 신뢰성을 더욱 높일 수 있다.
이상에 의해, 통신 거리가 길고 저비용이고 신뢰성이 높은 반도체장치를 얻을 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 3 중의 어느 것과도 자유롭게 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 발명의 안테나를 실제로 제작한 예에 대하여 도 6(A)∼도 6(D)를 참조하여 설명한다. 또한, 도 1 내지 도 5의 것과 같은 부분은 같은 부호로 나타내고, 그의 설명은 생략한다.
도 6(A)에 나타내는 바와 같이, 제1 기판(101)의 제1 절연 표면(106) 위에 도전 재료로 제1 패턴(102)이 형성되었다. 또한, 제2 기판(103)의 제2 절연 표면(107) 위에 도전 재료로 제2 패턴(104)이 형성되었다. 제2 패턴(104)은 제1 기판(101)의 제1 절연 표면(106)에 수직인 방향에서 본 제1 패턴(102)과 선대칭이 되도록 제2 기판(103)의 제2 절연 표면(107) 위에 형성되었다. 즉, 제1 패턴(102)과 제2 패턴(104)은 도 6(A)의 c-c'선에 대하여 대칭으로 되어 있다.
제1 기판(101) 및 제2 기판(103)으로서, 폴리에틸렌 나프탈레이트로 이루어지는 두께 50 ㎛의 필름을 사용하였다. 제1 패턴(102) 및 제2 패턴(104)은 스크린 인쇄법에 의해 형성하였다. 제1 패턴(102) 및 제2 패턴(104) 각각은 약 76 mm(외주)×45 mm(외주)(약 61 mm(내주)×29 mm(내주))의 정사각형의 코일 형상으로 하였다. 배선의 폭을 약 800 ㎛, 배선의 간격을 약 300 ㎛(안테나에 반도체 집적회로 를 전기적으로 접속하기 위한 콘택트 홀의 주변 이외의 부분의 간격), 감은 수를 7로 하였다. 스크린 인쇄법에 의해, 소망의 패턴의 개구를 가지는 판을 마스크로 하여 금속 입자를 포함하는 페이스트를 소망의 표면 위에 배치하고, 가열 소성하여 소망의 패턴을 형성한다. 본 실시예에서는, Ag의 금속 입자를 포함하는 페이스트를 사용한 스크린 인쇄법에 의해 제1 패턴(102)을 형성하였다. 이때, 그 페이스트로서 스미토모 전기공업 주식회사제의 AGEP201X를 사용하였다. 또한, 가열 소성은 160℃에서 30분간 행하였다.
그 다음, 도 6(B)에 나타내는 바와 같이, 제1 패턴(102)의 전체를 덮고, 또한, 제1 절연 표면(106)의 전체를 덮도록 이방성 도전 재료(105)로서 이방성 도전 페이스트를 형성하였다. 이방성 도전 페이스트로서는, 주식회사 스리 본드제의 3373C를 사용하였다.
또한, 본 실시예에서는, 제1 기판(101)과 제2 기판(103)을 서로 중첩하기 전에, 안테나에 반도체 집적회로를 전기적으로 접속하기 위한 콘택트 홀(130)을 형성하였다. 도 6(C)는 콘택트 홀(130)의 주변 부분(160)의 확대도를 나타낸다. 안테나에 반도체 집적회로를 전기적으로 접속하기 위한 콘택트 홀(130)은 제2 기판(103)을 관통한 다음, 제2 패턴(104)을 관통하도록 형성되었다. 콘택트 홀(130)은 커터를 사용하여 기계적으로 형성하였다.
도 6(A)∼도 6(D)에서, 콘택트 홀의 주변 부분(160)에서는, 코일 형상의 제1 패턴(102) 및 제2 패턴(104)의 배선의 간격이 좁게 되어 있다. 이것은, 안테나(100)의 한 쌍의 전극(도 5(C)∼도 5(E)의 전극(134)에 대응함) 사이의 간격이 반도체 집적회로의 한 쌍의 전극(도 5(B)의 전극(131)에 대응함) 사이의 간격에 맞추도록 되어 있기 때문이다. 반도체 집적회로의 한 쌍의 전극이 이방성 도전 재료에 의해 안테나(100)의 한 쌍의 전극에 전기적으로 접속되는 경우에는, 이와 같이 각 전극의 위치를 맞출 필요가 있다. 또한, 콘택트 홀의 주변 부분(160)에서, 코일 형상의 제1 패턴(102) 및 코일 형상의 제2 패턴(104)의 배선의 간격을 좁게 하는 대신에, 반도체 집적회로의 한 쌍의 전극에 전기적으로 접속되는 배선을 형성하고, 이 배선을 인출하여, 반도체 집적회로의 한 쌍의 전극과 안테나(100)의 한 쌍의 전극을 전기적으로 접속하여도 좋다.
그 후, 제1 절연 표면(106)과 제2 절연 표면(107)이 서로 대향하고, 또한, 제1 패턴(102)의 전체 영역이 제2 패턴(104)과 중첩하도록, 제1 기판(101)과 제2 기판(103)을 서로 중첩시켰다. 그리고, 이방성 도전 페이스트가 160℃로 된 상태에서 160 MPa의 압력을 20초간 가하였다. 이렇게 하여, 이방성 도전 재료(105)를 통하여 제1 패턴(102)과 제2 패턴(104)이 전기적으로 접속된과 동시에, 제1 기판(101)과 제2 기판(103)이 서로 부착되었다.
이상의 공정에 의해, 도 6(D)에 나타낸 안테나(100)가 제작되었다.
이 안테나(100)의 저항을 측정한 결과, 약 8.2 Ω이었다. 한편, 제1 패턴(102)의 저항을 측정한 결과, 약 21 Ω이고, 제2 패턴(104)의 저항을 측정한 결과, 약 17 Ω이었다. 이상의 결과로부터, 안테나(100)의 저항을 작게 할 수 있었다.
안테나(100)는, 동일 형상의 패턴들이 이방성 도전 재료(105)를 사이에 두고 서로 중첩된 구성으로 되어 있으므로, 제1 패턴(102)과 제2 패턴(104) 중의 어느 한쪽 패턴이 단선하여도, 이 단선 부분을 다른 한쪽의 패턴에 의해 전기적으로 접속할 수 있다. 따라서, 안테나(100) 전체가 단선할 확률을 저감하고, 안테나(100)의 수율을 향상시킬 수 있다.
이방성 도전 재료(105)는 제1 패턴(102)의 전체를 덮고, 또한, 제1 절연 표면(106)의 전체를 덮도록 형성되어 있으므로, 제1 기판(101), 제2 기판(103) 및 이방성 도전 재료(105)에 의해 둘러싸인 영역에 안테나(100)가 제공될 수 있다. 따라서, 안테나(100)는 외부에 노출되지 않기 때문에, 외부의 충격으로부터 안테나를 보호할 수 있다. 또한, 안테나(100)가 외기에 노출되어 부식하는 등의 변질을 방지할 수 있다. 이렇게 하여, 안테나(100)의 열화를 저감하고, 안테나(100)의 신뢰성을 높일 수 있다.
이상에 의해, 저저항이고 수율이 높고 신뢰성이 높은 안테나를 얻을 수 있었다.
본 실시예는 실시형태 1 내지 실시형태 4 중의 어느 것과도 자유롭게 조합하여 실시하는 것이 가능하다.
[실시예 2]
본 발명의 반도체장치에 포함되는 반도체 집적회로(133)의 구체적 구성의 일례 및 그의 제작방법에 대하여 도 7 및 도 9를 참조하여 설명한다. 또한, 도 1 내지 도 6의 것과 같은 부분은 같은 부호로 나타낸다.
반도체 집적회로(133)는 복수의 박막트랜지스터를 포함하는 소자군(群)(601)을 가진다. 도면에서는, 소자군(601)으로서 N채널형 트랜지스터와 P채널형 트랜지스터를 대표로 나타낸다. 기판(600)으로서는, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 반도체 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 플라스틱 등의 합성 수지로 된 가요성 기판을 사용하여도 좋다. 기판의 표면을 CMP(Chemical Mechanical Polishing)법 등의 연마에 의해 평탄화해 두어도 좋다. 또한, 유리 기판, 석영 기판, 또는 반도체 기판을 연마하여 얇게 한 기판을 사용하여도 좋다. 예를 들어, 단결정 실리콘의 결정축 ＜100＞ 또는 ＜110＞ 근방에 수직인 표면을 가지는 단결정 실리콘 기판을 0.1 ㎛ 이상 20 ㎛ 이하, 대표적으로는 1 ㎛ 이상 5 ㎛ 이하의 두께로 연마한 것을 사용할 수 있다.
기판(600) 위에 형성되는 하지층(661)으로서는, 산화규소나 질화규소 또는 질화산화규소 등의 절연막을 사용할 수 있다. 하지층(661)에 의해, 기판(600)에 포함되는 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체층(662)내로 확산하여 박막트랜지스터의 특성에 악영향을 미치는 것을 방지할 수 있다. 도 7(A) 및 도 7(B)에서는, 하지층(661)을 단층의 구조로 하고 있지만, 2층 이상의 다수층으로 형성하여도 좋다. 또한, 예를 들어, 석영 기판을 사용하는 경우와 같이, 불순물의 확산이 그다지 문제가 되지 않는 경우에는, 하지층(661)을 반드시 형성할 필요는 없다.
또한, 고밀도 플라즈마에 의해 기판(600)의 표면을 직접 처리하여도 좋다. 고밀도 플라즈마는 고주파, 예를 들어, 2.45 GHz를 사용함으로써 생성된다. 구체 적으로는, 전자 밀도가 1011∼1013 /cm3, 전자 온도가 2 eV 이하, 이온 에너지가 5 eV 이하인 고밀도 플라즈마를 사용한다. 낮은 전자 온도를 가지는 그러한 고밀도 플라즈마는 활성종의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 비해 플라즈마 데미지가 적고 결함이 적은 막을 형성할 수 있다. 플라즈마를 생성하기 위해, 래디얼 슬롯 안테나를 사용한 고주파 여기를 위한 플라즈마 처리 장치를 사용할 수 있다. 고주파를 발생하는 안테나로부터 기판(600)까지의 거리를 20∼80 mm(바람직하게는 20∼60 mm)로 한다.
질소 분위기, 예를 들어, 질소(N)와 희가스(He, Ne, Ar, Kr, Xe 중의 적어도 하나를 함유한다)를 함유하는 분위기, 또는 질소와 수소(H)와 희가스를 함유하는 분위기, 또는 암모니아(NH3)와 희가스를 함유하는 분위기에서 상기 고밀도 플라즈마 처리를 행함으로써, 기판(600)의 표면을 질화할 수 있다. 기판(600)으로서 유리, 석영, 실리콘 웨이퍼 등을 사용한 경우, 기판(600)의 표면에 형성된 질화물층은 질화규소를 주성분으로 하므로, 기판(600)측으로부터 확산되는 불순물의 블로킹층으로서 사용할 수 있다. 이 질화물층 위에 산화규소막 또는 산질화규소막을 플라즈마 CVD법으로 형성하여 하지층(661)으로 사용하여도 좋다.
또한, 산화규소나 산질화규소 등으로 된 하지층(661)의 표면에 대하여 동일한 고밀도 플라즈마 처리를 행함으로써, 그 표면 및 표면으로부터 1∼10 nm의 깊이의 영역을 질화할 수 있다. 이 극히 얇은 질화규소층은, 블로킹층으로서 기능하고, 또한 그 위에 형성하는 반도체층(662)에 주는 응력의 영향이 적기 때문에 바람 직하다.
하지층(661) 위에 반도체층(662)을 형성한다. 반도체층(662)으로서는, 섬 형상의 결정성 반도체막이나 비정질 반도체막을 사용할 수 있다. 또는, 유기 반도체막을 사용하여도 좋다. 결정성 반도체막은 비정질 반도체막을 결정화하여 얻을 수 있다. 결정화 방법으로서는, 레이저 결정화법, RTA(Rapid Thermal Anneal) 또는 어닐로를 사용한 열결정화법, 결정화를 조장하는 금속 원소를 사용한 열결정화법 등을 이용할 수 있다. 반도체층(662)은 채널 형성 영역(662a)과, 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 불순물 영역(662b)을 가진다. 또한, 채널 형성 영역(662a)과 한 쌍의 불순물 영역(662b) 사이에, 불순물 영역(662b)보다 저농도로 불순물 원소가 첨가된 저농도 불순물 영역(662c)을 가지는 구성을 나타내었지만, 본 발명이 이것에 한정되는 것은 아니다. 저농도 불순물 영역(662c)을 형성하지 않는 구성이어도 좋다. 또한, 한 쌍의 불순물 영역(662b)의 상면의 일부(특히, 배선(666)과 접하는 부분) 또는 한 쌍의 불순물 영역(662b)의 상면의 전면에 실리사이드가 형성된 구조로 하여도 좋다.
또한, 반도체층(662)과 동시에 형성되는 배선은 기판(600)의 상면에 수직인 방향에서 본 때 모서리가 둥글게 되도록 인출되는 것이 바람직하다. 도 9(A) 및 도 9(B)는 배선을 인출하는 방법을 모식적으로 나타낸다. 반도체층과 동시에 형성되는 배선을 배선(3011)으로 나타낸다. 도 9(A)는 종래의 배선 인출 방법을 나타내고, 도 9(B)는 본 발명의 배선 인출 방법을 나타낸다. 모서리(1202a)가 종래의 모서리(1201a)에 비하여 둥글게 되어 있다. 모서리를 둥글게 함으로써, 먼지 등이 배선의 모서리에 남는 것을 방지할 수 있다. 그 결과, 먼지에 의한 반도체장치의 불량을 저감하고 수율을 높일 수 있다.
박막트랜지스터의 채널 형성 영역(662a)에, 도전형을 부여하는 불순물 원소가 첨가되어 있어도 좋다. 이렇게 하여, 박막트랜지스터의 스레시홀드 전압을 제어할 수 있다.
반도체층(662) 위에 제1 절연층(663)을 형성한다. 제1 절연층(663)은, 산화규소, 질화규소 또는 질화산화규소 등으로 된 단층 또는 복수의 막의 적층을 사용하여 형성할 수 있다. 이 경우, 제1 절연층(663)의 표면을 산소 분위기 또는 질소 분위기에서 고밀도 플라즈마에 의해 처리하여, 산화 또는 질화하여 치밀화하여도 좋다. 고밀도 플라즈마는, 상기한 바와 같이, 고주파, 예를 들어, 2.45 GHz를 사용하여 생성된다. 또한, 전자 밀도가 1011∼1013 /cm3이고, 전자 온도가 2 eV 이하, 이온 에너지가 5 eV 이하인 고밀도 플라즈마를 사용한다. 래디얼 슬롯 안테나를 사용한 고주파 여기의 플라즈마 처리 장치를 사용하여 플라즈마를 생성할 수 있다. 또한, 고밀도 플라즈마를 발생시키는 장치에서, 고주파를 발생하는 안테나로부터 기판(600)까지의 거리를 20∼80 mm(바람직하게는 20∼60 mm)로 한다.
또한, 제1 절연층(663)을 성막하기 전에, 반도체층(662)의 표면에 대하여 상기 고밀도 플라즈마 처리를 행하여, 반도체층의 표면을 산화 또는 질화하여도 좋다. 이때, 기판(600)을 300∼450℃의 온도에서 산소 분위기 또는 질소 분위기에서 처리함으로써, 반도체층(662) 위에 형성되는 제1 절연층(663)과의 양호한 계면을 얻을 수 있다.
질소 분위기로서는, 질소(N)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 함유한다)를 함유하는 분위기, 또는 질소와 수소(H)와 희가스를 함유하는 분위기, 또는 암모니아(NH3)와 희가스를 함유하는 분위기를 사용할 수 있다. 산소 분위기로서는, 산소(O)와 희가스를 함유하는 분위기, 또는 산소와 수소(H)와 희가스를 함유하는 분위기, 또는 일산화이질소(N2O)와 희가스를 함유하는 분위기를 사용할 수 있다.
제1 절연층(663) 위에 게이트 전극(664)을 형성한다. 게이트 전극(664)으로서는, Ta, W, Ti, Mo, Al, Cu, Cr, Nd으로부터 선택된 1종의 원소 또는 이들 원소를 다수 함유하는 합금, 혹은 이 원소의 화합물을 사용할 수 있다. 또한, 게이트 전극(664)은 이들 원소, 합금, 또는 화합물로 된 단층 또는 적층 구조를 가질 수도 있다. 도면에서는, 2층 구조의 게이트 전극(664)을 나타내었다. 또한, 게이트 전극(664)과, 이 게이트 전극(664)과 동시에 형성되는 배선은, 기판(600)의 상면에 수직인 방향에서 본 때 모서리가 둥글게 되도록 인출되는 것이 바람직하다. 게이트 전극(664)과 그 배선의 인출 방법은 도 9(B)에 나타낸 방법과 마찬가지로 할 수 있다. 게이트 전극(664)과, 이 게이트 전극(664)과 동시에 형성되는 배선(3012)이 도면에 나타내어져 있다. 모서리(1202b)를 모서리(1201b)에 비하여 둥글게 함으로써, 먼지 등이 배선의 모시리에 남는 것을 방지할 수 있다. 그 결과, 먼지에 의한 반도체장치의 불량을 저감하고 수율을 높일 수 있다.
박막트랜지스터는 반도체층(662), 게이트 전극(664), 및 반도체층(662)과 게이트 전극(664)과의 사이의 게이트 절연막으로서 기능하는 제1 절연층(663)에 의해 구성된다. 본 실시예에서는, 박막트랜지스터를 탑 게이트형 구조로 하고 있지만, 반도체층의 하방에 게이트 전극을 가지는 보텀 게이트형 트랜지스터이어도 좋고, 또는 반도체층의 상하에 게이트 전극을 가지는 듀얼 게이트형 트랜지스터이어도 좋다.
게이트 전극(664)의 측면에 접하도록 절연막(도 7(A) 및 도 7(B)에서, 사이드월(667a)이라고 표기)이 형성되어 있다. 사이드월(667a)을 형성한 후, 반도체층(662)에 도전형을 부여하는 불순물 원소를 첨가함으로써, 저농도 불순물 영역(662c)을 자기정합적으로 형성할 수 있다. 또는, 한 쌍의 불순물 영역(662b)에 실리사이드가 형성된 구조를, 사이드월(667a)을 사용하여 자기정합적으로 형성하여도 좋다. 또한, 사이드월(667a)을 형성한 구성을 나타내었지만, 본 발명이 이것에 한정되지 않고, 사이드월을 형성하지 않아도 좋다.
게이트 전극(664) 및 사이드월(667a) 위에 제2 절연층(667)을 형성한다. 제2 절연층(667)은 이온성 불순물을 블로킹하는 배리어성을 가지는 질화규소막 등의 절연막인 것이 바람직하다. 제2 절연층(667)은 질화규소 또는 산질화규소로 형성한다. 이 제2 절연층(667)은 반도체층(662)의 오염을 막는 보호막으로서 기능한다. 제2 절연층(667)을 퇴적한 후, 수소 가스를 도입하고, 상기한 고밀도 플라즈마 처리를 행함으로써, 제2 절연층(667)의 수소화를 행하여도 좋다. 또는, 암모니 아(NH3) 가스를 도입하여, 제2 절연층(667)의 질화와 수소화를 행하여도 좋다. 또는, 산소, 일산화이질소(N2O) 가스 등과 수소 가스를 도입하여, 제2 절연층(667)의 산화질화 처리와 수소화 처리를 행하여도 좋다. 이와 같이 질화 처리, 산화 처리 혹은 산화질화 처리를 행함으로써, 제2 절연층(667)의 표면을 치밀화할 수 있다. 이렇게 하여, 제2 절연층(667)의 보호막으로서의 기능을 강화할 수 있다. 제2 절연층(667)에 도입된 수소는, 그 후 400∼450℃의 열처리를 함으로써 방출되어, 반도체층(662)을 수소화할 수 있다. 또한, 이 수소화 처리는 제1 절연층(663)을 사용한 수소화 처리와 조합하여 행하여도 좋다.
제2 절연층(667) 위에 제3 절연층(665)을 형성한다. 제3 절연층(665)은 무기 절연막이나 유기 절연막의 단층 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는, CVD법에 의해 형성된 산화규소막이나, SOG(Spin On Glass)법에 의해 형성된 산화규소막 등을 사용할 수 있고, 유기 절연막으로서는, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴, 포지티브형 감광성 유기 수지, 네거티브형 감광성 유기 수지 등으로 된 막을 사용할 수 있다.
또한, 제3 절연층(665)으로서, 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성되는 재료를 사용할 수도 있다. 이 재료의 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용될 수 있다. 또는, 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
제3 절연층(665) 위에 배선(666)을 형성한다. 배선(666)으로서는, Al, Ni, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 1종의 원소 또는 이들 원소를 다수 함유하는 합금을 사용할 수 있다. 또는, 이들 원소 또는 합금으로 된 단층 또는 적층 구조를 사용할 수 있다. 도면에서는, 단층 구조의 예를 나타내었다. 또한, 배선(666)은 기판(600)의 상면에 수직인 방향에서 본 때 모서리가 둥글게 되도록 인출하는 것이 바람직하다. 그 배선의 인출 방법은 도 9(B)에 나타낸 방법과 같이 할 수 있다. 배선(666)으로서 배선(3013)이 나타내어져 있다. 모서리(1202c)를 모서리(1201c)에 비하여 둥글게 함으로써, 먼지 등이 배선의 모서리에 남는 것을 방지할 수 있다. 그 결과, 먼지에 의한 반도체장치의 불량을 저감하고 수율을 높일 수 있다. 배선(3013)은 콘택트 홀(3014)을 통해 배선(3011)에 접속된다. 도 7(A) 및 도 7(B)에 나타낸 구성에서는, 배선(666)은 박막트랜지스터의 소스나 드레인에 접속되는 배선으로서 기능한다.
배선(666) 위에 제4 절연층(669)을 형성한다. 제4 절연층(669)은 무기 절연막이나 유기 절연막의 단층 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는, CVD법에 의해 형성된 산화규소막이나, SOG(Spin On Glass)법에 의해 형성된 산화규소막 등을 사용할 수 있고, 유기 절연막으로서는, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴, 포지티브형 감광성 유기 수지, 네거티브형 감광성 유기 수지 등으로 된 막을 사용할 수 있다.
또한, 제4 절연층(669)으로서, 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성되는 재료를 사용할 수도 있다. 이 재료의 치환기로서, 적어도 수소를 함 유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용될 수 있다. 또는, 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
제4 절연층(669) 위에 전극(134)을 형성한다. 전극(134)으로서는, Al, Ni, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 1종의 원소 또는 이들 원소를 다수 함유하는 합금을 사용할 수 있다. 또한, 이들 원소 또는 합금으로 된 단층 또는 적층 구조를 사용할 수 있다. 도면에서는, 단층 구조의 예를 나타내었다.
도 7(A) 및 도 7(B)에 나타낸 구성에서, 반도체 집적회로(133)를 필름으로 덮여 봉지될 수 있다. 이 필름의 표면은 이산화규소(실리카) 분말로 코팅되어도 좋다. 이 코팅에 의해, 고온, 고습도의 환경에서도 반도체 집적회로(133)가 방수성을 유지할 수 있다. 즉, 반도체 집적회로(133)가 내습성을 가지게 할 수 있다. 또한, 이 필름의 표면이 대전방지성을 가지게 하여도 좋다. 또한, 이 필름의 표면은 탄소를 주성분으로 하는 재료(예를 들어, DLC(diamond-like carbon))로 코팅되어도 좋다. 이 코팅에 의해 강도가 증가하고, 반도체장치의 열화나 파괴를 억제할 수 있다. 또는, 필름은 기재의 재료(예를 들어, 수지)와, 이산화규소나 도전성 재료나 탄소를 주성분으로 하는 재료를 혼합한 재료로 형성되어도 좋다. 또한, 계면활성제를 필름의 표면에 바르거나, 혹은 계면활성제를 필름에 직접 이겨넣음으로써 반도체 집적회로(133)가 대전방지 기능을 가지게 할 수 있다.
반도체 집적회로(133)와 안테나(100)를 전기적으로 접속한 구성은 실시형태 4에서 나타낸 구성과 같으므로, 그의 설명은 생략한다.
본 발명의 반도체장치는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다.
본 실시예는 실시형태 1∼4 및 실시예 1 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 3]
본 발명의 반도체장치에 포함되는 반도체 집적회로(133)의 구체적인 구성의 일례 및 그의 제작방법에 대하여, 실시예 2에서 나타내는 구성과는 다른 구성을 설명한다. 실시예 2에서 도 7(A) 및 도 7(B)에 나타낸 구성의 반도체장치에서는, 소자군(601)은 기판(600) 위에 형성된 것을 그대로 사용하였지만, 기판(600) 위에 형성한 소자군(601)을 기판(600)으로부터 박리하여, 가요성 기판에 부착하여도 좋다. 본 실시예에서는, 소자군(601)을 기판(600)으로부터 박리하여 가요성 기판 위에 제공하는 방법에 대하여 도 8(A)∼도 8(G)를 참조하여 설명한다.
도 8(A)에 나타내는 바와 같이, 기판(600) 위에 절연층(711), 박리층(712), 절연층(713)을 형성한다. 기판(600)으로서는, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또는, 반도체 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 플라스틱 등의 합성 수지로 된 가요성 기판을 사용하여도 좋다. 기판의 표면을 CMP법 등의 연마에 의해 평탄화시켜 두어도 좋다. 절연층(711) 및 절연층(713)으로서는, 기상성장법(CVD법)이나 스퍼터링법에 의해 형성한 규소의 산화물, 규소의 질화물, 질소를 함유하는 규소 산화물, 산소를 함유하는 규소 질화물 등을 사용할 수 있다. 박리층(712)으로서는, W, Mo, Ti, Ta, Nb, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Si 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 혹은 화합물 재료를 함유하는 층을 스퍼터링법 등에 의해 단층 또는 적층으로 형성한다. 또한, 규소를 함유하는 층은 비정질 구조, 미(微)결정 구조, 다결정 구조 중 어느 하나를 가져도 좋다.
박리층(712)이 단층 구조인 경우, 바람직하게는, W, Mo, W와 Mo의 혼합물, W의 산화물, W의 산화질화물, Mo의 산화물, Mo의 산화질화물, W와 Mo의 혼합물의 산화물, W와 Mo의 혼합물의 산화질화물 중 어느 하나를 함유하는 층을 사용할 수 있다.
박리층(712)이 2층의 적층 구조인 경우, 바람직하게는, 첫번째 층으로서 W, Mo, W와 Mo의 혼합물 중 어느 하나를 함유하는 층을 사용하고, 두번째 층으로서 W의 산화물, W의 산화질화물, Mo의 산화물, Mo의 산화질화물, W와 Mo의 혼합물의 산화물, W와 Mo의 혼합물의 산화질화물 중 어느 하나를 함유하는 층을 사용할 수 있다. 이들 산화물이나 산화질화물은, 첫번째 층의 표면에 산소 플라즈마 처리, 또는 N2O 플라즈마 처리를 헹함으로써 형성될 수 있다.
그 다음, 도 8(B)에 나타내는 바와 같이, 절연층(713) 위에 반도체층(662)을 형성하여 소자군(601)을 형성한다. 소자군(601)의 형성 방법에 대해서는, 도 7(A) 및 도 7(B)를 사용하여 설명한 방법과 마찬가지이므로, 그의 설명은 생략한다. 소 자군(601)을 형성한 후, 소자군(601)을 덮는 절연층(714)을 형성한다. 절연층(714)으로서는, 아크릴 수지 또는 폴리이미드 수지 등의 절연성 수지를 사용할 수 있다. 절연층(714)은 제4 절연층(669)에 상당한다. 도 8(B)에서는 나타내지 않았지만, 안테나(100)와 소자군(601)을 전기적으로 접속하기 위해, 이 절연층(714)에 배선(666)의 일부를 노출시키는 개구부를 형성할 수도 있다.
그 다음, 도 8(C)에 나타내는 바와 같이, 박리층(712)의 적어도 일부를 노출시키도록 개구부(715)를 형성한다. 이 개구부(715)는 레이저 빔 조사에 의해 형성될 수 있다. 레이저로서는, 자외 영역인 150∼380 nm의 파장의 고체 레이저를 사용할 수 있다.
그 다음, 도 8(D)에 나타내는 바와 같이, 접착층(716)에 의해 절연층(714)에 기판(717)을 부착한다.
그 다음, 도 8(E)에 나타내는 바와 같이, 기판(600)으로부터 소자군(601)을 박리한다. 기판(600)으로부터 소자군(601)을 박리하는 방법으로서는, (A) 응력을 가함으로써 물리적으로 소자군(601)을 박리하는 방법, (B) 박리층(712)을 에칭제에 의해 제거하는 방법, (C) 박리층(712)을 에칭제에 의해 부분적으로 제거한 다음, 물리적으로 소자군(601)을 박리하는 방법 중 어느 하나를 사용할 수 있다.
도 8(E)에서는, 박리층(712)과 절연층(713)과의 계면에서 박리가 일어나지만, 본 발명이 이것에 한정하지 않고, 박리층(712)과 절연층(711)과의 계면에서 박리되어도 좋고, 박리층(712) 자체가 2개로 나누어져도 좋다.
그 다음, 도 8(F)에 나타내는 바와 같이, 가요성 기판(701)을 접착제에 의해 소자군(601)에 부착한다. 가요성 기판(701)은 가요성을 가지고, 예를 들어, 폴리카보네이트, 폴리아릴레이트, 폴리에테르 술폰 등으로 된 플라스틱 기판을 사용할 수 있다. 또한, 박리한 소자군(601)을 가요성 기판(701)에 부착하기 위해, 시판의 접착제를 사용하면 좋고, 예를 들어, 에폭시 수지계 접착제를 사용하면 좋다.
그 다음, 도 8(G)에 나타내는 바와 같이, 소자군(601)을 가요성 기판(701)에 부착한 후, 기판(717)을 제거한다. 예를 들어, 접착층(716)으로서 가열 처리에 의해 접착력이 저하하는 층을 사용하여, 가열 처리를 행함으로써 소자군(601)을 기판(717)으로부터 박리할 수 있다. 이렇게 하여, 가요성 기판(701) 위에 소자군(601)이 제공될 수 있다.
이렇게 하여, 소자군(601)을 가요성 기판 위에 제공함으로써, 두께가 얇고 가볍고 낙하하여도 갈라지기 어려운 반도체장치가 얻어진다. 저렴한 가요성 기판을 사용하면, 저렴한 반도체 집적회로(133)를 제공할 수 있다.
반도체 집적회로(133)와 안테나(100)를 전기적으로 접속하는 방법은 실시형태 3 및 실시형태 4에서 나타낸 방법과 마찬가지이므로, 그의 설명은 생략한다.
도 8(G)에서 나타낸 구성에서, 반도체 집적회로(133)는 필름으로 덮여 봉지될 수 있다. 이 필름의 표면은 이산화규소(실리카) 분말에 의해 코팅되어도 좋다. 이 코팅에 의해, 고온, 고습도의 환경에서도 반도체 집적회로(133)가 방수성을 유지할 수 있다. 즉, 반도체 집적회로(133)가 내습성을 가지게 할 수 있다. 또한, 이 필름의 표면에 대전방지성을 가지게 하여도 좋다. 또한, 이 필름의 표면은 탄소를 주성분으로 하는 재료(예를 들어, 다이아몬드 라이크 카본)에 의해 코팅되어 도 좋다. 이 코팅에 의해 강도가 증가하여, 반도체장치의 열화나 파괴를 방지할 수 있다. 또는, 필름은 기재의 재료(예를 들어, 수지)와, 이산화규소나 도전성 재료나 탄소를 주성분으로 하는 재료를 혼합한 재료에 의해 형성하여도 좋다. 또한, 필름의 표면에 계면활성제를 바르거나 혹은 필름에 계면활성제를 직접 이겨넣음으로써, 반도체 집적회로(133)가 대전방지성을 가지게 할 수 있다.
본 발명의 반도체장치는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다.
본 실시예는 실시형태 1∼4, 실시예 1, 및 실시예 2 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 4]
본 발명의 반도체장치에 포함되는 반도체 집적회로(133)의 구체적 구성의 일례 및 그의 제작방법에 대하여, 실시예 2나 실시예 3에서 나타낸 구성과는 다른 구성을 도 10(A) 및 도 10(B)를 참조하여 설명한다. 또한, 도 1 내지 도 8의 것과 같은 부분은 같은 부호로 나타낸다. 실시예 2 및 실시예 3에서는, 박막트랜지스터를 사용하여 소자군(601)을 형성한 구성을 나타내었다. 본 실시예는, 실리콘 웨이퍼 등의 반도체 기판 위에 형성된 트랜지스터(단결정 트랜지스터)를 사용하여 소자군(601)을 형성하는 예이다.
도 10(A)는 도 7(A)에 나타낸 구성에서의 박막트랜지스터를 단결정 트랜지스터로 대체한 예이고, 도 10(B)는 도 7(B)에 나타낸 구성에서의 박막트랜지스터를 단결정 트랜지스터로 대체한 예이다.
반도체 기판(740)에 도전형을 부여하는 불순물 원소를 첨가함으로써, 채널 형성 영역(662a), 한 쌍의 불순물 영역(662b), 및 불순물 영역(662b)보다 저농도로 상기 불순물 원소가 첨가된 저농도 불순물 영역(662c)을 형성한다. 또한, 절연층(741)을 형성함으로써 복수의 소자들 사이를 절연시킨다. 또한, 도 10(A) 및 도 10(B)에서는 저농도 불순물 영역(662c)을 가지는 구성을 나타내지만, 본 발명이 이것에 한정되는 것은 아니고, 저농도 불순물 영역(662c)을 형성하지 않는 구성이어도 좋다. 반도체 기판(740)으로서는, 예를 들어, 단결정 실리콘의 결정축 ＜100＞ 또는 ＜110＞ 근방에 수직인 표면을 가지는 단결정 실리콘 기판을 0.1 ㎛ 이상 20 ㎛ 이하, 대표적으로는 1 ㎛ 이상 5 ㎛ 이하의 두께로 연마한 것을 사용할 수 있다.
본 발명의 반도체장치는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다.
본 실시예는 실시형태 1∼4, 및 실시예 1∼3 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 5]
본 실시예에서는, 본 발명의 안테나를 통하여 무선통신에 의해 데이터가 입출력되는 반도체장치(이하, RFID라고도 부른다)에 대하여 설명한다. 또한, RFID를 사용한 무선통신 시스템에 대하여 설명한다.
도 13(A)는, RFID(3000), 및 그 RFID(3000)와 무선통신에 의해 데이터의 교신을 행하는 리더/라이터(도 13(A)에서 R/W(2201)라고 표기)를 포함하는 무선통신 시스템의 구성을 나타낸다. RFID(3000)는 안테나(2202), 및 그 안테나(2202)와 신호의 입출력을 행하는 회로부(2203)를 포함한다. R/W(2201)는 안테나(2206), 및 그 안테나(2206)와 신호의 입출력을 행하는 회로부(2207)를 포함한다. RFID(3000)와 R/W(2201)는 안테나(2202) 및 안테나(2206)를 사용하여, 변조된 반송파(무선 신호라고도 한다)를 송수신함으로써 데이터를 입출력한다. 회로부(2203)는 아날로그부(2204)와 디지털부(2205)를 포함한다. 아날로그부(2204)는 안테나(2202)와 신호의 입출력을 행한다. 디지털부(2205)는 아날로그부(2204)와 신호의 입출력을 행한다.
도 13(B)는 아날로그부(2204) 및 디지털부(2205)의 구성을 나타낸다. 아날로그부(2204)는 공진 용량(2501), 대역 필터(2502), 전원 회로(2503), 복조 회로(2506), 및 변조 회로(2507)를 포함한다. 공진 용량(2501)은, 안테나(2202)가 소정의 주파수의 신호를 수신하기 쉽게 하도록 제공되어 있다. 디지털부(2205)는 코드 추출 회로(2301), 코드 판정 회로(2302), 순회 용장 검사 회로(도 13(B)에서 CRC 회로(2303)로 표기), 메모리 회로(2305), 및 제어 회로(2304)를 포함한다.
RFID(3000)가 데이터를 수신하는 경우에 대하여 설명한다. 안테나(2202)로부터 입력된 변조된 반송파는 대역 필터(2502)에 의해 노이즈가 제거되어 있고, 전원 회로(2503) 및 복조 회로(2506)에 입력된다. 전원 회로(2503)는 정류회로 및 보유 용량을 가진다. 대역 필터(2502)를 통하여 입력된 변조된 반송파는 정류회로 에 의해 정류되고, 또한 보유 용량에 의해 평활화된다. 이렇게 하여, 전원 회로(2503)는 직류 전압을 생성한다. 전원 회로(2503)에서 생성된 직류 전압은 전원 전압으로서 RFID(3000)에 포함된 회로부(2203) 내의 각 회로에 공급된다. 또한, 전원 회로(2503)로부터 출력되는 전원 전압은 정전압 회로(레귤레이터)를 통하여 회로부(2203) 내의 각 회로에 공급될 수도 있다. 대역 필터(2502)를 통하여 입력된 변조된 반송파는 복조 회로(2506)에 의해 복조되고, 복조된 신호는 디지털부(2205)에 입력된다. 아날로그부(2204)로부터 입력된 신호, 즉, 변조된 반송파를 복조 회로(2506)에 의해 복조한 신호는 코드 추출 회로(2301)에 입력되고, 그 신호의 코드가 추출된다. 코드 추출 회로(2301)의 출력은 코드 판정 회로(2302)에 입력되고, 추출된 코드가 해석된다. 해석된 코드는 CRC 회로(2303)에 입력되고, 송신 에러를 식별하기 위한 연산 처리가 행해진다. 이렇게 하여, CRC 회로(2303)는 수신 데이터 신호에 오류가 있는지 아닌지를 제어 회로(2304)에 출력한다. 또한, RFID(3000)는, 복조 회로(2506)의 출력을 사용하여 신호와 동기한 소정의 주파수의 클록을 생성하는 위상 동기 회로를 가지고 있어도 좋다. 위상 동기 회로로서는, 위상 동기 루프 회로(Phase Locked Loop 회로 : PLL 회로)를 사용할 수 있다.
다음에, RFID(3000)가 데이터를 송신하는 경우에 대하여 설명한다. 메모리 회로(2305)는 코드 판정 회로(2302)로부터 입력되는 신호에 따라, 기억된 고유 식별자(UID)를 제어 회로(2304)에 출력한다. 메모리 회로(2305)는 메모리와 이 메모리로부터의 데이터의 판독을 제어하는 메모리 컨트롤러를 포함한다. 메모리로서는, 마스크 ROM을 사용할 수 있다. CRC 회로(2303)는 송신 데이터에 대응하는 CRC 부호를 계산하여, 제어 회로(2304)에 출력한다. 제어 회로(2304)는 송신 데이터 신호에 CRC 부호를 부가한다. 또한, 제어 회로(2304)는 송신 데이터에 CRC 부호가 부가된 데이터를 부호화한다. 또한, 제어 회로(2304)는 부호화된 데이터를 소정의 변조 방식에 대응하여 반송파를 변조하기 위한 신호로 변환한다. 제어 회로(2304)의 출력은 아날로그부(2204)의 변조 회로(2507)에 입력된다. 변조 회로(2507)는 입력된 신호에 따라 반송파를 부하 변조하여, 안테나(2202)에 출력한다.
본 실시예는 실시형태1∼4, 및 실시예 1∼4 중의 어느 것과도 자유롭게 조합하여 실시하는 것이 가능하다.
[실시예 6]
본 실시예에서는, 본 발명의 반도체장치의 반도체 집적회로(133)에 포함되는 메모리(도 13(A) 및 도 13(B)의 메모리 회로(2305)에 포함되는 메모리에 상당)의 제작방법에 대하여 설명한다. 여기서는, 메모리로서 마스크 ROM을 사용한다.
마스크 ROM은 복수의 트랜지스터로 형성되고, 마스크 ROM을 구성하는 트랜지스터는 포토리소그래피를 사용하여 형성될 수 있다. 이때, 트랜지스터 위에 형성된 층간절연막에서, 예를 들어, 트랜지스터의 드레인 영역에 접속하는 배선을 위한 콘택트 홀을 개구하는지 개구하지 않는지에 의해 상이한 데이터가 기입될 수 있다. 예를 들어, 콘택트 홀을 개구하는 경우는 1, 콘택트 홀을 개구하지 않는 경우는 0의 데이터를 메모리 셀에 기입할 수 있다.
스텝퍼 등의 노광 장치를 사용하여 레티클(포토마스크)을 통하여 포토레지스트를 노광하는 공정의 전 또는 후에, 상기 콘택트 홀이 제공될 영역의 포토레지스 트에 전자빔 또는 레이저를 조사한다. 그 후, 통상대로 현상, 에칭, 포토레지스트의 박리 등의 공정을 행한다. 이렇게 함으로써, 레티클(포토마스크)을 교환하지 않고, 전자빔 또는 레이저의 조사 영역을 선택하는 것만으로, 콘택트 홀이 제공되는 패턴과 콘택트 홀이 제공되지 않는 패턴을 나누어 형성하는 것이 가능하다. 즉, 레티클(포토마스크)을 바꾸지 않고, 전자빔 또는 레이저의 조사 영역을 선택함으로써, 반도체장치마다 상이한 데이터가 기입된 마스크 ROM을 제조하는 것이 가능하게 된다.
이와 같은 마스크 ROM의 제작방법에 의해, 제조시에 반도체장치마다 고유 식별자(UID: Unique Identifier)를 설정하는 것이 가능하게 된다. 다른 UID를 설정하는 경우에도, 레티클(포토마스크)을 바꿀 필요가 없기 때문에, 보다 저비용으로 반도체장치를 제조하는 것이 가능하게 된다.
또한, 본 발명의 반도체장치의 반도체 집적회로(133)는 마스크 ROM 대신에, 추기(追記)가 가능한 메모리를 가지고 있어도 좋고, 재기입이 가능한 메모리를 가지고 있어도 좋다. 또는, 반도체 집적회로(133)가 마스크 ROM과 이들 메모리 모두를 가지고 있어도 좋다.
본 발명의 반도체장치는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다.
본 실시예는 실시형태 1∼4, 및 실시예 1∼5 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 7]
본 실시예에서는, 무선통신에 의해 데이터가 입출력되는 반도체장치(RFID)에서의 무선통신의 반송파에 대하여 설명한다.
반송파의 주파수는, 300 GHz 이상 3 THz 이하의 서브밀리미터파, 30 GHz 이상 300 GHz 미만의 밀리미터파, 3 GHz 이상 30 GHz 미만의 마이크로파, 300 MHz 이상 3 GHz 미만의 극초단파, 30 MHz 이상 300 MHz 미만의 초단파, 3 MHz 이상 30 MHz 미만의 단파, 300 KHz 이상 3 MHz 미만의 중파, 30 KHz 이상 300 KHz 미만의 장파, 및 3 KHz 이상 30 KHz 미만의 초장파 중 어느 주파수도 사용할 수 있다. 예를 들어, 13.56 MHz의 주파수의 반송파를 사용하여도 좋고, 2.45 GHz의 주파수의 반송파를 사용하여도 좋다.
안테나(100)의 형상, 즉, 제1 패턴(102) 및 제2 패턴(104)의 형상은 반송파의 주파수 또는 무선통신 방법에 따라 바꿀 수 있다. 예를 들어, 안테나(100)는 전자 유도 방식을 이용하는 경우에는 코일 형상으로 하고, 마이크로파 방식을 이용하는 경우는 다이폴 형상으로 할 수 있다.
본 발명의 반도체장치는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다.
본 실시예는 실시형태 1∼4, 및 실시예 1∼6 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 8]
본 실시예에서는, 본 발명의 반도체장치의 용도에 대하여 도 11(A)∼도 11(E)를 참조하여 설명한다. 본 발명의 반도체장치(300)는 안테나(100)를 가지고 있고, 안테나(100)를 통하여 무선통신에 의해 데이터를 입출력한다. 반도체장치(300)는, 예를 들어, 지폐, 동전, 유가증권, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 11(A) 참조)에 설치하여 사용할 수 있다. 또한, 포장용 용기류(포장지나 병 등, 도 11(B) 참조)에 설치하여 사용할 수도 있다. DVD나 CD나 비디오 테이프 등의 기록 매체(도 11(C) 참조)에 설치하여 사용할 수 있다. 자동차나 오토바이, 자전거 등의 탈 것류(도 11(D) 참조)에 설치하여 사용할 수도 있다. 가방이나 안경 등의 신변용품(도 11(E) 참조), 식품류, 의류, 생활용품류, 전자기기 등에 설치하여 사용할 수도 있다. 전자기기란, 액정 표시장치, EL(전계발광) 표시장치, 텔레비전 장치(단순히 텔레비전 또는 텔레비전 수상기라고도 부른다) 및 휴대 전화기 등을 가리킨다.
반도체장치(300)는 물품의 표면에 붙이거나 물품에 묻거나 하여 물품에 고정할 수 있다. 예를 들어, 반도체장치(300)를 책이라면 종이에 묻거나, 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻거나 하면 좋다. 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 반도체장치(300)를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체장치(300)를 설치함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈 것류에 반도체장치(300)를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 반도체장치(300)를 동물 등의 생물에 묻는 것에 의해, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 가축 등의 생물에 반도체장치(300)를 묻음으로써, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능하게 된다.
본 발명의 반도체장치(300)는, 저저항이고 수율이 높고 신뢰성이 높은 안테나(100)를 사용하므로, 통신 거리를 길게 하고, 비용을 낮게 하고, 신뢰성을 높게 할 수 있다. 따라서, 반도체장치(300)는 다종 다양한 것에 설치하여 사용할 수 있다.
본 실시예는 실시형태 1∼4, 및 실시예 1∼7 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.
[실시예 9]
본 실시예에서는, 본 발명의 반도체장치(300)를 사용한 무선통신 시스템의 일 형태에 대하여 도 12(A)∼도 12(C)를 참조하여 설명한다. 표시부(9521)를 포함하는 단말기(9520)에는, 안테나 및 이 안테나에 접속된 리더/라이터가 설치되어 있다. 본 발명의 반도체장치(300)가 물품 A(9532)에 설치되고, 물품 B(9522)에도 본 발명의 반도체장치(300)가 설치되어 있다. 도 12(A)는 물품 A와 물품 B의 일례로서 내복약을 나타낸다. 물품 A(9532)에 포함된 반도체장치(300)에 단말기(9520)의 안테나를 근접시키면, 표시부(9521)에 물품 A(9532)의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력, 상품의 설명 등의 상품에 관한 정보가 표시된다. 물품 B(9522)에 포함된 반도체장치(300)에 단말기(9520)의 안테나를 근접시키면, 표시부(9521)에 물품 B(9522)의 원재료나 원산지, 생산 공정마다의 검사 결 과나 유통 과정의 이력, 상품의 설명 등의 상품에 관한 정보가 표시된다.
도 12(A)에 나타내는 시스템을 이용한 비지니스 모델의 일례를 도 12(B)의 플로 차트를 사용하여 설명한다. 단말기(9520)에 알레르기 정보를 입력해 둔다(제1 스텝(4001)). 알레르기 정보란, 소정의 사람에게 알레르기 반응을 일으킬 수 있는 의약품 또는 그의 성분 등에 대한 정보이다. 상기한 바와 같이, 단말기(9520)에 설치된 안테나에 의해 물품 A(9532)인 내복약 A의 정보를 취득한다(제2 스텝(4002)). 내복약 A의 정보에는 내복약 A의 성분 등의 정보가 포함된다. 알레르기 정보와 취득한 내복약 A의 성분 등의 정보를 비교하여, 일치하는지 아닌지를 판단한다(제3 스텝(4003)). 일치하는 경우, 그 사람은 내복약 A에 대하여 알레르기 반응을 일으킬 위험성이 있다고 판단하고, 그 사실에 대하여 단말기(9520)의 사용자에게 주의를 준다(제4 스텝(4004)). 일치하지 않는 경우에는, 그 사람은 내복약 A에 대하여 알레르기 반응을 일으킬 위험성이 적다고 판단하고, 단말기(9520)의 사용자에게 그 취지(안전하다는 취지)를 알린다(제5 스텝(4005)). 제4 스텝(4004) 및 제5 스텝(4005)에서, 단말기(9520)의 사용자에게 정보를 알리는 방법으로는, 단말기(9520)의 표시부(9521)에 표시를 행하는 방법이어도 좋고, 단말기(9520)의 알람 등을 울리는 방법이어도 좋다.
다음에, 다른 비지니스 모델의 예를 도 12(C)에 나타낸다. 동시에 복용하면 위험한 내복약 또는 동시에 복용하면 위험한 내복약의 성분의 조합의 정보(이하, 간단히, 조합의 정보라고 한다)를 단말기(9520)에 입력해 둔다(제1 스텝(4101)). 상기한 바와 같이, 단말기(9520)에 설치된 안테나에 의해, 물품 A(9532)인 내복약 A의 정보를 취득한다(제2 스텝(4102)). 내복약 A의 정보에는 내복약 A의 성분 등의 정보가 포함된다. 다음에, 단말기(9520)에 설치된 안테나에 의해, 상기한 바와 같이 물품 B(9522)인 내복약 B의 정보를 취득한다(제3 스텝(4103)). 내복약 B의 정보에는 내복약 B의 성분 등의 정보가 포함된다. 이렇게 하여, 복수의 내복약의 정보를 취득한다. 조합의 정보를 취득한 복수의 내복약의 정보와 비교하여, 일치하는지 아닌지, 즉, 동시에 사용하면 위험한 내복약의 성분의 조합이 있는지 아닌지를 판단한다(제4 스텝(4104)). 일치하는 경우, 단말기(9520)의 사용자에게 주의를 준다(제5 스텝(4105)). 일치하지 않는 경우, 단말기(9520)의 사용자에게 그 취지(안전하다는 취지)를 알린다(제6 스텝(4106)). 제5 스텝(4105) 및 제6 스텝(4106)에서, 단말기(9520)의 사용자에게 정보를 알리는 방법으로는, 단말기(9520)의 표시부(9521)에 표시를 행하는 방법이어도 좋고, 단말기(9520)의 알람 등을 울리는 방법이어도 좋다.
본 발명의 반도체장치는 통신 거리를 길게 하고, 비용을 낮추고, 더욱 신뢰성을 높일 수 있다. 따라서, 이 반도체장치를 사용한 무선통신 시스템에 본 발명을 적용함으로써, 무선통신 시스템의 적용 범위를 넓힐 수 있다.
본 실시예는 실시형태 1∼4, 및 실시예 1∼8 중의 어느 것과도 자유롭게 조합하여 실시할 수 있다.

Claims (27)

  1. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되고, 상기 제1 패턴과 상기 제2 패턴을 전기적으로 접속하는 이방성 도전 재료를 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    상기 제1 패턴이 제1 부분과, 제2 부분, 및 단선 부분을 포함하고,
    상기 제1 부분과 상기 제2 부분은 상기 제2 패턴 및 상기 이방성 도전 재료를 통해 전기적으로 접속된, 안테나.
  2. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되고, 상기 제1 패턴과 상기 제2 패턴을 전기적으로 접속하는 이방성 도전 재료를 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    상기 제1 패턴과 상기 제2 패턴이 동일한 형상을 가지고,
    상기 제1 패턴과 상기 제2 패턴은 서로 중첩하여 배치되어 있는, 안테나.
  3. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되고, 상기 제1 패턴과 상기 제2 패턴을 전기적으로 접속하는 이방성 도전 재료를 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    상기 제1 패턴의 전체 영역이 상기 이방성 도전 재료를 사이에 두고 상기 제2 패턴과 중첩하여 있는, 안테나.
  4. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되고, 상기 제1 패턴과 상기 제2 패턴을 전기적으로 접속하는 이방성 도전 재료를 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    상기 제1 패턴의 전체 영역이 상기 이방성 도전 재료를 사이에 두고 상기 제2 패턴과 중첩하여 있고,
    상기 제2 패턴의 전체 영역이 상기 이방성 도전 재료를 사이에 두고 상기 제1 패턴과 중첩하여 있는, 안테나.
  5. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되고, 상기 제1 패턴과 상기 제2 패턴을 전기적으로 접속하는 이방성 도전 재료를 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    상기 제1 패턴의 전체 영역이 상기 이방성 도전 재료를 사이에 두고 상기 제2 패턴과 중첩하여 있고,
    상기 제1 패턴과 상기 제2 패턴은 동일한 형상을 가지는, 안테나.
  6. 제1 절연 표면을 가진 제1 기판;
    상기 제1 절연 표면 위의, 제1 도전 재료로 이루어진 제1 패턴으로서, 제1 부분과 제2 부분을 가지는 상기 제1 패턴;
    상기 제1 절연 표면에 대향하여 제공되고, 제2 절연 표면을 가진 제2 기판;
    상기 제2 절연 표면 위의, 제2 도전 재료로 이루어진 제2 패턴으로서, 상기 제1 부분에 대향하는 제3 부분과, 상기 제2 부분에 대향하는 제4 부분을 가지는 상기 제2 패턴;
    상기 제2 기판 위의 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이의 도전막;
    상기 제1 패턴과 상기 제2 패턴 사이에 제공된 이방성 도전 재료; 및
    상기 제2 패턴에 접속된 전극을 포함하고,
    상기 제2 기판은 콘택트 홀을 가지고,
    상기 제2 패턴은 상기 콘택트 홀을 통해 상기 도전막에 전기적으로 접속되고,
    적어도 상기 제1 부분 및 상기 제2 부분이 상기 이방성 도전 재료를 통하여 상기 제3 부분 및 상기 제4 부분에 각각 전기적으로 접속되어 있는, 안테나.
  7. 제 6 항에 있어서,
    상기 제1 패턴의 전체 영역이 상기 이방성 도전 재료를 사이에 두고 상기 제2 패턴과 중첩하여 있는, 안테나.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 이방성 도전 재료는 상기 제1 절연 표면과 상기 제2 절연 표면 중 적어도 하나의 전체를 덮도록 배치되어 있는, 안테나.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 각각이 코일 형상을 가지는, 안테나.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 각각이 선 형상을 가지는, 안테나.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 도전 재료 및 상기 제2 도전 재료 각각이 Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, 및 Ti으로 이루어진 군에서 선택되는 적어도 하나를 포함하는, 안테나.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판이 가요성을 가지는, 안테나.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판이 플라스틱으로 이루어진, 안테나.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판이, 폴리에틸렌 테레프탈레이트, 폴리에테르 술폰, 폴리에틸렌 나프탈레이트, 폴리카보네이트, 나일론, 폴리에테르에테르케톤, 폴리술폰, 폴리에테르 이미드, 폴리아릴레이트, 폴리부틸렌 테레프탈레이트, 및 폴리이미드로 이루어진 군에서 선택되는 재료를 포함하는, 안테나.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 안테나와;
    상기 안테나에 전기적으로 접속된 반도체 집적회로를 포함하고,
    상기 안테나를 통하여 무선통신에 의해 데이터가 입출력되는, 반도체장치.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 안테나와;
    상기 제1 기판을 관통하여 상기 제1 패턴에 도달하는 콘택트 홀, 또는 상기 제2 기판을 관통하여 상기 제2 패턴에 도달하는 콘택트 홀을 통해 상기 안테나에 전기적으로 접속된 반도체 집적회로를 포함하고,
    상기 안테나를 통하여 무선통신에 의해 데이터가 입출력되는, 반도체장치.
  17. 제 15 항에 따른 반도체장치와;
    상기 반도체장치에 데이터를 입력하고 상기 반도체장치로부터 데이터를 출력하는 리더/라이터를 포함하는, 무선통신 시스템.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7616120B1 (en) * 2007-02-28 2009-11-10 Impinj, Inc. Multiple RF-port modulator for RFID tag
WO2008143043A1 (ja) * 2007-05-14 2008-11-27 Tateyama Kagaku Industry Co., Ltd. 無線ｉｃタグおよび無線ｉｃタグの製造方法
JP4609604B2 (ja) 2008-05-21 2011-01-12 株式会社村田製作所 無線ｉｃデバイス
JP2011003522A (ja) 2008-10-16 2011-01-06 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器及びフレキシブル発光装置の作製方法
CN102187518B (zh) 2008-11-17 2014-12-10 株式会社村田制作所 天线及无线ic器件
US11476566B2 (en) 2009-03-09 2022-10-18 Nucurrent, Inc. Multi-layer-multi-turn structure for high efficiency wireless communication
WO2010119854A1 (ja) 2009-04-14 2010-10-21 株式会社村田製作所 無線ｉｃデバイス用部品及び無線ｉｃデバイス
CN102405556B (zh) 2009-04-21 2013-04-10 株式会社村田制作所 天线装置及其谐振频率设定方法
JP5304580B2 (ja) 2009-10-02 2013-10-02 株式会社村田製作所 無線ｉｃデバイス
JP5327334B2 (ja) 2009-11-04 2013-10-30 株式会社村田製作所 通信端末及び情報処理システム
CN201629397U (zh) * 2009-11-30 2010-11-10 鸿富锦精密工业（深圳）有限公司 集成电路组合
CN102792520B (zh) 2010-03-03 2017-08-25 株式会社村田制作所 无线通信模块以及无线通信设备
JP5370581B2 (ja) 2010-03-24 2013-12-18 株式会社村田製作所 Ｒｆｉｄシステム
WO2011122163A1 (ja) 2010-03-31 2011-10-06 株式会社村田製作所 アンテナ装置及び無線通信デバイス
CN104752813B (zh) 2010-07-28 2018-03-02 株式会社村田制作所 天线装置及通信终端设备
CN104899639B (zh) 2011-02-28 2018-08-07 株式会社村田制作所 无线通信器件
CN203553354U (zh) * 2011-09-09 2014-04-16 株式会社村田制作所 天线装置及无线器件
WO2013080991A1 (ja) 2011-12-01 2013-06-06 株式会社村田製作所 無線ｉｃデバイス及びその製造方法
WO2013125610A1 (ja) 2012-02-24 2013-08-29 株式会社村田製作所 アンテナ装置および無線通信装置
CN104487985B (zh) 2012-04-13 2020-06-26 株式会社村田制作所 Rfid标签的检查方法及检查装置
US9184211B2 (en) 2012-07-05 2015-11-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for fabricating the same
KR102173801B1 (ko) 2012-07-12 2020-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치의 제작 방법
US11074025B2 (en) 2012-09-03 2021-07-27 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US9281284B2 (en) * 2014-06-20 2016-03-08 Freescale Semiconductor Inc. System-in-packages having vertically-interconnected leaded components and methods for the fabrication thereof
KR101866642B1 (ko) * 2016-06-20 2018-06-11 주식회사 두산 안테나 모듈 및 이를 구비하는 이동 단말기
JP2018017981A (ja) * 2016-07-29 2018-02-01 株式会社ジャパンディスプレイ 電子機器
JP6874570B2 (ja) * 2017-07-04 2021-05-19 株式会社村田製作所 アンテナ装置、コイルアンテナ及び電子機器
CN107452438B (zh) * 2017-07-27 2019-10-11 京东方科技集团股份有限公司 一种各向异性导电胶带及胶带卷、绑定结构及显示装置
US10727600B1 (en) * 2019-02-28 2020-07-28 Motorola Mobility Llc Coupling and re-radiating system for millimeter-wave antenna
US11515122B2 (en) 2019-03-19 2022-11-29 Tokyo Electron Limited System and methods for VHF plasma processing
KR20210068726A (ko) * 2019-12-02 2021-06-10 엘지이노텍 주식회사 지문 인식 모듈 및 이를 포함하는 전자 디바이스
US11050144B1 (en) * 2020-05-08 2021-06-29 W. L. Gore & Associates, Inc. Assembly with at least one antenna and a thermal insulation component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10193848A (ja) * 1996-12-27 1998-07-28 Rohm Co Ltd 回路チップ搭載カードおよび回路チップモジュール
JP2000339437A (ja) * 1999-05-31 2000-12-08 Toppan Forms Co Ltd 非接触型ｉｃカードの薄形アンテナ
JP2002259934A (ja) * 2001-03-06 2002-09-13 Dainippon Printing Co Ltd Ｒｆｉｄタグ付き液体容器

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132248A (en) 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
JPH0340573A (ja) * 1990-07-02 1991-02-21 Canon Inc 光電変換装置
JPH04213833A (ja) 1990-12-11 1992-08-04 Oki Electric Ind Co Ltd バンプ電極及び導電性接着フィルム電極の製造方法
JP2814477B2 (ja) * 1995-04-13 1998-10-22 ソニーケミカル株式会社 非接触式ｉｃカード及びその製造方法
JP2807809B2 (ja) 1995-04-28 1998-10-08 株式会社半導体エネルギー研究所 光加工方法
US6294401B1 (en) 1998-08-19 2001-09-25 Massachusetts Institute Of Technology Nanoparticle-based electrical, chemical, and mechanical structures and methods of making same
JP2000113147A (ja) * 1998-10-08 2000-04-21 Hitachi Chem Co Ltd Ｉｃカードとその製造法
JP4213833B2 (ja) 1999-10-21 2009-01-21 新日本製鐵株式会社 溶接部靱性に優れた高靱性高張力鋼とその製造方法
JP2002049899A (ja) * 2000-08-01 2002-02-15 Dainippon Printing Co Ltd コイル配線配設部材およびデータキャリア装置
JP4211250B2 (ja) * 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
JP2002183696A (ja) 2000-12-18 2002-06-28 Denso Corp Ｉｃカードのコイル製造方法
JP2003204161A (ja) * 2001-10-29 2003-07-18 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2004020930A (ja) * 2002-06-17 2004-01-22 Alps Electric Co Ltd 液晶表示装置
JP3543813B2 (ja) * 2002-07-31 2004-07-21 セイコーエプソン株式会社 液滴吐出方法及び液滴吐出装置、液晶装置の製造方法及び液晶装置、並びに電子機器
JP3821083B2 (ja) * 2002-10-11 2006-09-13 株式会社デンソー 電子機器
FI114121B (fi) * 2002-11-04 2004-08-13 Rafsec Oy Menetelmä tuoteanturin valmistamiseksi sekä tuoteanturi
JP2004165531A (ja) * 2002-11-15 2004-06-10 Dainippon Printing Co Ltd 非接触式データキャリア用の両面配線アンテナ回路部材
US7183146B2 (en) 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
JP2004331910A (ja) * 2003-05-12 2004-11-25 Seiko Epson Corp 異方導電性接着剤、実装方法、電気光学装置モジュールおよび電子機器
JP2004362190A (ja) * 2003-06-04 2004-12-24 Hitachi Ltd 半導体装置
JP2005229098A (ja) * 2003-12-12 2005-08-25 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US7768405B2 (en) 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
KR101207442B1 (ko) 2003-12-15 2012-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 집적회로장치의 제조방법, 비접촉형 박막 집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로 장치를 가지는 아이디 태그 및 동전
JP4494003B2 (ja) 2003-12-19 2010-06-30 株式会社半導体エネルギー研究所 半導体装置
US7494066B2 (en) 2003-12-19 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4916658B2 (ja) * 2003-12-19 2012-04-18 株式会社半導体エネルギー研究所 半導体装置
US7271076B2 (en) 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
US7319633B2 (en) 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2004226995A (ja) * 2004-03-04 2004-08-12 Renesas Technology Corp フォトマスクの製造方法およびフォトマスク
KR101020661B1 (ko) 2004-06-02 2011-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
CN101189625B (zh) * 2005-05-31 2011-09-28 株式会社半导体能源研究所 半导体器件及其制造方法以及天线的制造方法
WO2007036994A1 (ja) * 2005-09-28 2007-04-05 Spansion Llc 半導体装置およびその製造方法並びにフィルムの製造方法
EP1873692B1 (en) * 2006-06-29 2011-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10193848A (ja) * 1996-12-27 1998-07-28 Rohm Co Ltd 回路チップ搭載カードおよび回路チップモジュール
JP2000339437A (ja) * 1999-05-31 2000-12-08 Toppan Forms Co Ltd 非接触型ｉｃカードの薄形アンテナ
JP2002259934A (ja) * 2001-03-06 2002-09-13 Dainippon Printing Co Ltd Ｒｆｉｄタグ付き液体容器

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WO2007063786A1 (en) 2007-06-07
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