KR20070000360A - 메모리 셀, 판독 장치, 메모리 어셈블리 및 메모리 셀 동작방법 - Google Patents

메모리 셀, 판독 장치, 메모리 어셈블리 및 메모리 셀 동작방법 Download PDF

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Abstract

메모리 셀(1)은 특히 3개의 트래지스터들(11 내지 13) 및 각각이 판독 라인(5 및 6)에 연결된 2개의 판독 포트들(2 및 3)을 포함한다. 이 메모리 셀(1)은 판독 동작시, 메모리 셀(1)에 저장된 정보 항목을 차동 판독 동작에 의해 얻어지도록 개발된다. 판독 장치(20)는 특히 5개의 트랜지스터(21 내지 25), 2개의 입력 단자들(31 및 32), 및 하나의 출력 단자(34)를 포함하며, 이 판독 장치는 자신의 동작점을 한편으로는 스스로 설정하고, 다른 한편으로는 2개의 입력 단자들(31 및 32) 사이에 흐르는 전류로부터 설정할 수 있으며, 1-비트 정보 항목을 얻어 그 정보 항목을 출력 단자(34)를 통해 제공한다.

Description

메모리 셀, 판독 장치, 메모리 어셈블리 및 메모리 셀 동작 방법{MEMORY CELL, READ DEVICE FOR THE MEMORY CELL, AND MEMORY ASSEMBLIES WITH SUCH A MEMORY CELL, READ DEVICE AND CORRESPONDING METHOD}
본 발명은 특히 3개의 트랜지스터로 구성되며 내부에 저장된 정보 항목이 차동 판독 동작에 의해 획득되는 메모리 셀과, 특히 정확히 5개의 트랜지스터를 포함하며 자신의 동작점을 설정하도록 개발된 판독 장치에 관한 것이다. 또한, 본 발명은 이러한 메모리 셀 및 판독 장치를 구비한 메모리 어셈블리에 관한 것이다.
종래의 반도체 회로는 큰 메모리 용량을 갖고 종종 각 반도체 회로에 내장되는 메모리 어셈블리를 필요로 한다. 이러한 메모리 어셈블리들은 고 액세스 속도, 저 공급 전압, 저 전력 소모 또는 에너지 소모를 가져야 한다. 이러한 사유로 상기 메모리 어셈블리들은 액세스 속도, 공간 요구, 그리고 동적 및 정적 전력 소모와 관련하여 최적화되어야 한다.
종래의 6T 메모리 셀은 예를 들면, 상대적으로 높은 누설 전류를 갖는다. 또한, 6T 메모리 셀의 공간 요구는 상대적으로 높다. 6T 메모리 셀보다 낮은 공간 요구를 갖는 또 다른 알려진 메모리 셀은 정상적으로 리플레쉬되고 대부분은 6T 메모리 셀보다 더 긴 액세스 시간을 가진다. 예를 들면, 종래의 3T 메모리 셀은 가장 큰 용량을 갖는 메모리 셀이고, 판독, 기록, 및 공급 전압용의 별개의 금속 라인들을 필요로 한다. 한편, 판독 및 기록 워드 라인용 포트가 또한 3T 메모리 셀 상에 연결될 수 있다. 하지만, 이것은 3T 메모리 셀에 단점을 가져 온다.
따라서, 본 발명의 제 1 목적은 종래의 메모리 셀에 비해 저 공간 요구, 짧은 액세스 시간, 및 저 전력 소모를 가지고, 단지 저 공급 전압을 필요로 하는 메모리 셀을 제공함에 있다.
본 발명의 제 2 목적은 종래의 메모리 셀에 비해 저 공간 요구, 짧은 액세스 시간, 및 저 전력 소모를 가지고, 단지 저 공급 전압을 필요로 하는 판독 장치를 제공함에 있다. 또한, 발명의 제 3 목적은 상기 메모리 셀 및 상기 판독 장치를 포함하는 메모리 어셈블리를 제공함에 있다.
본 발명에 의하면, 상기 제 1 목적은 청구항 1에 따른 메모리 셀에 의해 이루어지고, 상기 제 2 목적은 청구항 15에 따른 판독 장치에 의해 이루어지고, 상기 제 3 목적은 청구항 11 내지 26에 따른 메모리 어셈블리에 의해 이루어진다. 또한, 청구항 30에 따른 메모리 셀 동작 방법이 제공된다. 종속항들은 본 발명의 바람직하고 바람직한 실시예를 형성한다.
본 발명의 범주 내에서, 메모리 셀은 트랜지스터들, 특히 3개의 트랜지스터 및 각각이 판독 라인에 연결되는 2개의 판독 포트를 포함한다. 여기서, 상기 메모리 셀에 저장된 정보 항목은 차동 판독 동작에 의해 판독된다. 차동 판독 동작은 상기 2개의 판독 포트 사이의 전류 또는 전류의 세기, 상기 2개의 판독 포트 사이의 전위차 또는 전위차의 값이 평가되는 판독 동작으로 이해된다.
그래서, 본 발명에 따른 메모리 셀은 매우 컴팩트한 방식으로 구성되고, 종래의 메모리 셀에 비해 저 공간만 요구한다. 또한, 상기 차동 판독 동작은 예를 들면 단지 하나의 판독 라인 또는 상기 판독 라인의 전위(potential)가 재로딩되는 판독 동작에 비해 짧은 액세스 시간을 보장한다.
상기 3개의 트랜지스터들은 모두 동일한 전도성 유형을 가질 수 있다. 예를 들면, 상기 3개의 트랜지스터들은 모두 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
또한, 상기 3개의 트랜지스터들은 NMOS 트랜지스터 및 PMOS 트랜지스터의 임의의 조합일 수 있다. 예를 들면, 1개의 트랜지스터는 PMOS 트랜지스터이고, 나머지 2개의 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 3개의 트랜지스터들은 모두 동일한 전도성 유형을 가질 수 있으므로, n+ 도핑 영역 및 p+ 도핑 영역 사이의 최소 거리는 본 발명에 따른 메모리 셀과 무관하다. 모든 폴리(poly) 연결이 평행하게 진행하므로, 상기 최소 거리는 그의 반도체 회로가 위상 쉬프트 마스크 리소그래피 (Phase shifting masking; 이라 PSM라 함, PSM은 65 nm 이하의 구조 폭으로부터 사용됨)를 이용하여 생성하는 메모리 어셈블리에 중요하다. 예를 들면, 6T 셀은 일 셀 내에 상기한 최소 거리의 2배를 갖는다. 요컨대, 동일한 전도성 유형을 갖는 트랜지스터를 포함하는 메모리 셀은, 특히 다른 전도성 유형을 갖는 트랜지스터를 포함하는 메모리 셀보다 PSM 리소그래피에 의해 공간 요구의 관점에서 더욱 효과적으로 실행될 수 있다.
특히, 메모리 셀은 부가적인 커패시터를 가져 상기 메모리 셀에 저장될 정보가 저장되도록 한다.
상기 커패시터의 결과로서, 상기 메모리 셀은 커패시터를 갖지 않은 메모리 셀 보다 방사, 예를 들면 코스믹 방사(cosmic radiation)에 대하여 더욱 견고하다. 상기 커패시터는 부가 커패시터가 없는 경우보다 메모리 셀에 의해 저장된 정보를 나타내는 전하를 더 크게 하므로, 상기 전하는 방사에 의해 덜 용이하게 변경되고, 그에 따라 상기 메모리 셀에 저장된 상기 정보가 또한 그와 동시에 덜 변경된다. 또한, 상기 전하의 존재는 펄스 저장 시간 (상기 메모리 셀에 의해 저장될 상기 정보가 상기 메모리 셀에 저장될 때까지 경과하는 시간 간격)이, 본 발명에 따른 메모리 셀을 포함하는 반도체 회로의 클럭 속도에 대한 요구가 만족할 수 있기에 충분히 작다는 것을 의미한다.
요컨대, 종래의 메모리 셀에 비하여, 본 발명에 따른 메모리 셀은 저 공간 요구, 짧은 액세스 시간, 및 저 전력 소모를 갖고, 또한 단지 저 공급 전압을 갖는 반도체 회로에 문제없이 이용될 수 있다. 본 발명에 따른 메모리 셀은, 단 하나의 커패시터(전개 공정 동안 트랜지스터들에 비해 소정의 특이성을 나타냄)을 가지는 종래의 다른 메모리 셀처럼 표준화된 반도체 회로 제조 공정으로 매우 잘 집적화될 수 있다.
본 발명의 범주 내에서, 본 발명에 따른 몇몇 메모리 셀을 포함하는 메모리 어셈블리가 제공된다. 유익하게는, 기록되거나 판독되지 않는 모든 메모리 어셈블리의 메모리 셀에 있어서, 관련 메모리 셀의 트랜지스터들 중의 적어도 하나에 바이어스 전압이 제공되어, 바이어스된 트랜지스터의 문턱 전압은 이러한 방식으로 바이어스되지 않은 트랜지스터에 비해 더 높게 된다. 이것은 또한 백 바이어스로 지칭된다.
문턱 전압의 증가 때문에 상기 관련 트랜지스터의 누설 전류가 감소하고, 그에 따라 상기 메모리 셀 및 그에 따른 메모리 어셈블리의 전력 소모가 감소한다. 그에 따라 상기 메모리 셀의 액세스 시간이 감소하지만, 이때 상기 문턱 전압이 판독되거나 기록되지 않을 메모리 셀에 속하는 트랜지스터에만 증가되기 때문에 단점은 없게 된다.
또한, 판독 동작에 필요한 에너지는 판독 라인을 통하여 그리고 기록 동작에 필요한 에너지는 기록 라인을 통해 공급되기 때문에, 본 발명에 따른 메모리 셀은 상기 기판 및 웰 콘택을 제외하고는 어떠한 공급 전압 공급 라인이 필요 없고, 그에 따라 본 발명에 따른 메모리 어셈블리는 바람직하게 종래의 메모리 어셈블리보다 더 적은 공급 전압 라인을 요구한다. 상기 판독 라인을 통하여 공급된 에너지는 예를 들면 공급 전압을 운반하는 공급 전압 라인을 통하여 공급된 에너지보다 더 낮으므로, 상기 판독 라인의 금속화(예를 들면, 판독 라인의 도통 트랙의 폭)는 공급 전압 라인에 대한 것보다 치수가 작을 수 있다. 또한, 상기 모든 메모리 어셈블리의 메모리 셀에 대해 각 메모리 셀의 커패시터마다 기준 전위가 함께 실행되며, 이것은 본 발명에 따른 메모리 어셈블리를 갖는 반도체 회로의 제 1 및 제 2 임계(특히 과부하에 관련된) 금속 레벨에 유리하기 때문에, 정확하게 말하면 상기 제 1 및 제 2 금속 레벨은 종래에 비해 더 낮은 폭으로 전개된다. 만일 상기 커패시터가 라인들을 배선함으로써 구현되는 경우, 상기 기준 전위가 반도체 회로의 상위 금속 레벨로 인가될 수 있다. 그에 따라,제 1 및 제 2 레벨(예를 들면, 반도체 회로의 가장 낮은 2개의 금속 레벨)에서의 금속 레벨의 수는 감소하게 된다.
상기 기판 및 웰 콘택들에 대하여, 또한 본 발명에 따른 메모리 어셈블리의 전체 라인 및 컬럼에 필요한 공급 전압이 상기 콘택들에 공동으로 공급됨을 주목하여야 한다.
본 발명의 범주 내에서, 2개의 입력 단자 및 하나의 출력 단자를 포함하는 판독 장치가 제공된다. 본 발명에 따른 판독 장치는 상기 2개의 입력 단자 사이로 흐르는 전류를 통해 1 비트 정보 항목을 획득하여 상기 출력 단자로 제공할 수 있다. 상기 판독 장치는 특히 정확히 5개의 트랜지스터를 포함하고, 상기 2개의 입력 단자를 다른 전위로 충전하여 그의 동작점을 설정한다.
다시 말하면, 본 발명에 따른 판독 장치는 상기 2개의 입력 단자 사이에 흐르는 전류의 크기에 기초하여 상기 입력 단자들에 각각 연결된 2개의 라인들에 의해 0이 코딩되었는지 또는 1이 코딩되었는 지를 판단할 수 있다.
본 발명에 따른 판독 장치는 특히 5개의 트랜지스터만을 포함하기 때문에, 종래의 판독 장치에 비해 저 공간을 필요로 하지만, 이 판독 장치는 정보 항목을 판독할 수 있을 뿐만 아니라, 정보를 획득하는 2개의 입력 단자를 실제 판독 동작 전에 다른 전위로 충전하거나 또는 사전 충전하여 그 자신의 동작점을 설정할 수 있다.
본 발명에 따른 판독 장치가 그 자체에서 동작점을 설정하기 때문에, 상기 동작점을 설정하는 부가 회로가 필요 없게 된다. 다른 회로용 동작점을 설정하는 이러한 회로의 개발은 설계 방법 또는 회로 발생기에 의해 간신히 이루어질 수 있으므로, 상기 특징은 과소 평가되지 않아야 하는 장점이다.
바람직하게, 본 발명에 따른 판독 장치에 있어서, 5개의 트랜지스터 중 단지 3개의 트랜지스터만 직렬로 연결된다.
상기 공급 전압이 직렬 연결된 상기 트랜지스터를 통하여 할당되고, 각 트랜지스터는 최적 동작을 위해 비-제어 단자들 (예를 들면, NMOS 또는 PMOS 트랜지스터용 소스 및 드레인 단자) 사이에 소정의 전압 차를 요구하므로, 메모리 셀용 공급 전압이 높아지면 높아질수록, 상기 메모리 셀 내에서 직렬 연결되는 트랜지스터의 수가 많아진다. 다시 말하면, 본 발명에 따른 판독 장치에서는 단지 3개의 트랜지스터가 직렬 연결되기 때문에, 본 발명에 따른 판독 장치는 종래의 판독 장치에 비해 낮은 공급 전압으로 동작할 수 있다.
본 발명에 따른 판독 장치는 본 발명에 따른 메모리 셀의 메모리 컨텐츠를 얻을 수 있을 뿐만 아니라, 차동 판독용으로 개발된 다른 메모리 셀, 예를 들면 종래 기술로 알려진 개발된 대응하는 6T 셀의 메모리 컨텐츠를 판독하는데 사용될 수 있다. 다시 말하면, 본 발명에 따른 메모리 셀 및 판독 장치는 상호 별개로 사용될 수 있다. 즉, 본 발명에 따른 메모리 셀은 다른 판독 장치들과 상호 작용하고, 상기 판독 장치는 다른 메모리 셀의 메모리 컨텐츠를 판독할 수 있다.
본 발명에 따른 판독 장치는 메모리 셀에 저장된 정보를 얻기 위해 전류 값을 사용하므로, 상기 판독 장치는 상기 메모리 셀에 저장된 정보에 따른 저항값을 변화시키는, 메모리 셀에 저장된 정보 항목을 얻는데 또한 적합하다. 그래서, 판독 동작에서 상기 메모리 셀은 상기 메모리 셀에 저장된 정보에 의존하는 상기 판독 장치의 2개의 입력 단자 사이의 전류를 변화시킨다. 이러한 메모리 셀은 "상 변화 메모리"라는 용어로 알려져 있다. 상기 상 변화 메모리에 의하면, 상기 메모리 셀의 저항은, 비결정 구조로부터 결정 구조로의 (또는 그 반대) 전이로 인한 온도 차에 의해 변한다. 자기 저항(MRAM) 또는 전도성 브리징(CBRAM) 메모리 유닛은 메모리 셀의 다른 변형예로서, 상기 저장된 정보를 저항 변화로서 반영한다.
본 발명의 범주 내에서, 본 발명의 적어도 하나의 판독 장치 및 다수의 메모리 셀을 포함하는 메모리 어셈블리가 제공된다. 상기 다수의 메모리 셀 중의 적어도 하나가 본 발명에 따른 메모리 셀일 수 있다.
본 발명은 반도체 회로에 집적화되는 대형 메모리 어셈블리용으로 적합하다. 이 경우, 상기 반도체 회로는 저 공급 전압(< 1V)에 의해 동작하고, 저-에너지 동작용으로 설계되지만, 메모리 어셈블리에 대한 빠른 액세스 시간을 필요로 한다. 본 발명은 또한 메모리 셀 및 판독 장치들로부터 보다 작은 균일 블럭들을 형성하여 부정합된(mismatched) 메모리 셀이 갖는 문제를 해결하는데 적합하다. 부정합은 이용된 트랜지스터들의 통계상의 변동(statistical fluctuations)의 결과로서 주로 발생한다. 예를 들면, 상기 6T 메모리 셀은 이러한 변동에 매우 민감하다. 하지만, 당연히 본 발명은 이러한 바람직한 적용 영역에 제한되지 않을 뿐만 아니라, 예를 들면 고 공급 전압(> 1V)으로 동작하는 반도체 회로에 이용될 수 있다.
또한, 3개 또는 5개 이상의 트랜지스터를 포함하는 본 발명에 따른 메모리 셀 또는 판독 장치를 구성할 수 있는 것은 당연하다. 예를 들면, 2개의 트랜지스터가 병렬 연결되고, 기능적인 용어로 본 발명의 메모리 셀 또는 판독 장치의 하나의 트랜지스터로서 각각 동작한다. 따라서, 3개 및 5개의 트랜지스터 이외에, 상기 메모리 셀 또는 판독 장치의 기능에 필요없는 리던던시 회로부를 각각 갖는 모든 메모리 셀 및 판독 장치들은 다음의 청구항들에 의해 한정된다.
이하에서 본 발명을 바람직한 실시 예를 기초로 한 첨부한 도면을 참조하여 에 대하여 상세히 설명한다.
도 1에는 본 발명의 제 1 실시예에 따른 3개의 NMOS 트랜지스터(11 내지 13)를 포함하는 메모리 셀(1)이 도시되어 있다. 상기 메모리 셀(1)의 제1 판독 포트(2)는 제 1 판독 라인(5)에 연결되고, 상기 메모리 셀(1)의 제2 판독 포트(3)는 제 2 판독 라인(6)에 연결된다. 상기 메모리 셀(1)의 기록 포트(4)는 기록 라인(7)에 연결된다. 제1 판독 포트(2)는 상기 3개의 NMOS 트랜지스터의 제1 NMOS 트랜지스터(11)의 드레인 단자에 연결되고, 상기 제1 NMOS 트랜지스터(11)의 소스 단자는 상기 3개의 NMOS 트랜지스터의 제2 NMOS 트랜지스터(12)의 드레인 단자에 연결된다. 상기 제 1 NMOS 트랜지스터(11)의 제어 입력 단자(9)는 동시에 상기 메모리 셀(11)의 판독 제어 단자(9)이다. 상기 제 2 판독 포트(3)는 상기 제 2 NMOS 트랜지스터(12)의 소스 단자에 연결되고, 상기 기록 포트(4)는 상기 3개의 NMOS 트랜지스터의 제 3 NMOS 트랜지스터(13)의 드레인 단자에 연결된다. 상기 제 3 NMOS 트랜지스터(13)의 소스 단자는 상기 메모리 셀(1)의 커패시터(14) 및 상기 제 2 NMOS 트랜지스터(12)의 제어 입력 단자에 연결된다. 상기 커패시터(14)의 제2 단자는 접지에 연결되고, 상기 제 3 NMOS 트랜지스터(13)의 제어 입력 단자(8)는 상기 메모리 셀(1)의 기록 제어 단자(8)에 연결된다.
도시되지 않은 실시예에 의하면, 상기 커패시터의 제 2 단자는 (접지 대신) 기준 전위에 연결될 수 있다.
정보 항목을 상기 메모리 셀(1)에 기록하기 위하여, 상기 기록 라인(7)은 기록될 정보에 따라 이진수 0 또는 1을 나타내는 전위(예를 들어, VSS 또는 VDD)로 설정되고, 그 후 기록 제어 단자(8)가 활성화되며, 그 결과, 제 3 NMOS 트랜지스터(13)가 도통하고 상기 커패시터(14)가 상기 기록 라인(7)의 전위를 받아들이고 그래서 이진수 0 또는 1을 저장한다.
상기 메모리 셀(1)로부터 정보 항목을 판독하기 위하여, 상기 제 1 판독 라인(5)은 이진수 1, 예를 들면 VDD에 대응하는 전위로 사전 충전되고, 상기 제 2 판독 라인(6)은 이진수 0, 예를 들면 VSS에 대응하는 전위로 사전충전된다. 그 후, 상기 판독 제어 단자(9)는 활성화되어, 제 1 트랜지스터(11)가 도통되도록 한다. 커패시터(14)에 의해 저장된 전하가 이진수 1(예를 들면, VDD)에 대응하면, 상기 트랜지스터(12)는 또한 턴-온되며, 그에 따라, 상기 2개의 판독 라인들(5 및 6) 사이에는 저-임피던스 연결이 존재하며 이는 상기 2개의 판독 라인들(5 및 6) 사이의 전위차를 감소시킨다. 한편, 커패시터(14)가 이진수 0(예를 들면, VSS)을 나타내는 전하를 가지면, 제 2 트랜지스터(12)는 턴-온되지 않는다. 그에 따라, 상기 2개의 판독 라인들(5 및 6) 사이에서 제 1 및 제 2 트랜지스터(11 및 12)로 이루어진 전기적인 연결은 고-임피던스가 되고, 상기 2개의 판독 라인들(5 및 6)의 전위차는 더욱더 느리게 평등하게 된다.
그래서, 이진수 1이 상기 커패시터(14)에 의해 저장되는 경우에, 이진수 0이 상기 커패시터(14)에 의해 저장되는 경우보다 더 큰 전류가 판독 포트들(2 및 3) 사이를 흐르게 된다.
도시되지 않은 실시예에서, p-채널 트랜지스터들이 NMOS 트랜지스터들 대신 이용되면, 이 트랜지스터들의 제어 입력 단자들에 연결된 제어 신호는 그에 대응하여 반전되어야 한다. 이 실시예에서, 전류는 저장된 이진수 0에 대하여 흐른다.
2개의 판독 라인들(5 및 6)은 또한 판독 동작 전에 다른 방식으로, 예를 들면 제 1 판독 라인(5)은 이진수 0에 대응하는 전위로, 제2 판독 라인(6)은 이진수 1에 대응하는 전위로 정밀하게 사전충전될 수 있음을 유의해야 한다. 하지만, 판독 라인(5,6)에 대한 제 1 지정된 전위 분배가 메모리 셀(1)의 액세스 시간에 대하여 선택된 메모리 셀(1)의 구조에 더욱 적합한데, 그 이유는 커패시터(14)가 이진수 1을 나타내는 경우, 2개의 판독 라인들(5 및 6) 사이의 전위차가 제 1 지정된 전위 분배에서 더욱 빠르게 균등하게 되거나 상기 2개의 판독 포트들(2 및 3) 사이의 전류가 제2 전류 전위 분배에서 보다 더 크기 때문이다.
본 발명에 따른 메모리 셀(1)은 웰 및 기판 콘택을 제외하고도 공급 전압의 어떠한 공급도 필요하지 않는다는 것에 또한 주목하여야 한다. 상기 커패시터 또는 상기 커패시터(14)에 대한 기준 전위가 공급 라인을 통해 공급될 수 있고, 이는 다수의 메모리 셀(1)을 갖는 모든 메모리 어셈블리의 메모리 셀에 대하여도 동일하다.
도 2 내지 도 5는 본 발명에 따른 메모리 셀(1)의 4개의 실시예를 나타낸다. 동일한 참조 부호는 메모리 셀(1)에서 동일한 구성 요소를 나타낸다. 따라서, 상기한 실시예에서 설명된 구성 요소들은 아래에 반복하여 설명되지 않으며, 각각 특별한 특징에 집중하여 설명한다.
도 2에 도시된 제 2 실시예와 도 1에 도시된 제 1 실시예와의 차이는 판독 제어 단자(9) 및 기록 제어 단자(8)가 하나의 제어 단자(10) 또는 결합된 판독/기록 제어 단자에 결합하여 있다는데 있다.
제 1 실시예는, 본 발명의 제 2 메모리 셀(1)이 동시에 제각각 기록되거나 판독되는 동안에, 본 발명의 제 2 메모리 셀(1)과 동일한 판독 라인(5 및 6), 및 기록 라인(7)에 연결된 제 1 메모리 셀이 판독되거나 기록될 수 있다는 점에서 제 2 실시예보다 우수한 장점을 가진다. 이것은, 하나의 메모리 셀(1)이 기록하도록 활성화되고 다른 메모리 셀은 판독하도록 활성화되기 때문에, 제 1 및 제 2 메모리 셀(1) 각각이 기록 제어 단말기(8)와는 별도의 판독 제어 단말기(9)를 가지는 경우에만 가능하다.
한편, 상기 제 1 및 제 2 메모리 셀(1)이 다른 판독 라인들(5 및 6) 및 다른 기록 라인들(7)에 연결되면, 또는 하나의 메모리 셀(1)이 활성화되는 경우 다른 메모리 셀(1)이 제어 단자(10)에 의해 활성화되지 않도록 보장되면, 제 2 실시예는 단지 하나의 제어 라인이 각 메모리 셀(1)에 연결된다는 장점을 가지며, 이는 상기 메모리 셀을 포함하는 메모리 어셈블리의 배선에 유리한 장점을 제공한다.
도 3에 도시된 본 발명에 따른 메모리 셀(1)의 제 3 실시예에 있어서, 커패시터의 제 2 단자는 제 1 NMOS 트랜지스터(11)의 드레인 단자 및 제2 NMOS 트랜지스터(12)의 소스 단자의 전기적 연결부에 전기적으로 연결된다.
도 4에 도시된 본 발명에 따른 메모리 셀의 제 4 실시예에 있어서, 도 4에서 도시되어 있지 않은 커패시터를 제외하면, 제 4 실시예는 제 2 또는 제 3 실시예와 동일한 구성을 갖는다. 제 4 실시예에서, 제 2 트랜지스터(12)의 제어 입력 단자의 입력 MOS 커패시터는 전하를 저장하기 위하여 사용되고, 메모리 셀(1)에 의해 저장된 상기 정보에 대응한다.
도 5에 도시된 제 5 실시예는 도 1에 도시된 판독 제어 단자(9) 및 기록 제어 단자(8)을 포함하는 제 1 실시예와 실질적으로 대응하고, 게다가 상기 제4 실시예에서 처럼 커패시터가 제 2 트랜지스터(12)의 제어 입력 단자의 입력 MOS 커패시터에 의해 형성된다.
모든 실시예들의 NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체될 수 있다는 것을 주목하여야 한다. 이 경우, 제어 단말기들(8 내지 10)은 본 발명에 따라 메모리 셀을 각각 기록하거나 판독하기 위하여 역으로 활성화되어야 한다. 최적 판독 동작을 위하여, 제1 판독 라인(5)은 이진수 0에 대응하는 전위로 사전충전되고, 제 2 판독 라인(6)은 이진수 1에 대응하는 전위로 사전 충전되어야 한다. 판독 동작에서 상기 메모리 셀(1)의 반응은, 상기 메모리 셀(1)이 이진수 0을 저장하는 경우 상기 2개의 판독 라인들(5 및 6) 사이에 저-임피던스 전기적 연결을 제공하도록, 상기 메모리 셀(1)이 이진수 0을 저장하지 않은 경우 상기 2개의 판독 라인들(5 및 6) 사이에 고-임피던스 전기적 연결을 제공하도록, 재형성된다.
도 6에는 본 발명의 일 실시예에 따른 다수의 메모리 셀(1) 및 판독 장치(20)를 포함하는 메모리 어셈블리(40)가 도시되어 있다. 메모리 셀(1) 각각은 판독 제어 단자(9) 및 기록 제어 단자(8) 대신에 제어 단자(10)를 포함한다. 상기 메모리 어셈블리(40)는 또한 제어 논리 유닛(41), 각 메모리 셀(1)용 선택 라인(1), 기록 라인(7), 및 2개의 판독 라인들(5 및 6)을 포함한다.
일 비트를 메모리 셀(1)에 기록하기 위하여, 메모리 어셈블리(40)는, 상기 비트에 대응하는 전위가 상기 기록 라인(7)에 연결된 상기 메모리 어셈블리(40)의 일 단자에 존재하는 것으로 가정한다. 그 후, 상기 메모리 어셈블리(40)는 제어 논리 유닛(41)에 의하여, 저장될 상기 비트가 기록되어야 하는 해당 메모리 셀(1)을 활성화시킨다. 이를 위하여, 상기 제어 논리 유닛(41)은 상기 해당 메모리 셀(1)에 연결된 해당 선택 라인(42)을 활성화시킨다.
메모리 셀(1)로부터 일 비트를 판독하기 위하여, 종래 기술에서처럼, 상기 제 1 판독 라인(5) 및 상기 제 2 판독 라인(6)은 각각 상기 메모리 어셈블리(40)의 부가 장치(도시안됨)에 의해 공급된 제 1 전압 VDD 및 제 2 전압 VSS을 갖는다. 그 후, 상기 부가 장치는 활성화 해제되고, 그에 따라 상기 판독 라인들이 더 이상 제 1 전압 VDD 또는 제 2 전압 VSS을 갖지 않게 되고, 해당 메모리 셀(1)이 해당 선택 라인(42)에 의해 상기 제어 논리 유닛(41)을 경유하여 활성화되어, 상기 활성화된 메모리 셀(1)의 메모리 컨텐츠에 따라, 상기 2개의 판독 라인들(5 및 6) 사이의 전위차가 균등하게 되거나 그대로 유지되도록 한다. 판독 장치(20)는 아래에 더 잘 설명되는 바와 같이, 2개의 판독 라인들(5 및 6) 사이에 흐르는 전류를 획득하고, 상기 획득 결과에 따라 활성화된 메모리 셀(1)의 메모리 컨텐츠가 상기 메모리 어셈블리(40)에 의해 분기(tapped) 될 수 있는 판독 장치의 부가 단자가 VDD 로 설정되는지 또는 VSS로 설정되는 지를 결정한다.
본 발명에 따른 판독 장치(20)의 일 실시예가 도 7에 도시되어 있다. 상기 판독 장치(20)는 제 1 PMOS 트랜지스터(21), 제 2 PMOS 트랜지스터(22), 제 3 NMOS 트랜지스터(23), 제 4 PMOS 트랜지스터(24), 및 제 5 NMOS 트랜지스터(25)를 포함한다. 또한, 상기 판독 장치(20)는 제 1 입력 단자(31), 제 2 입력 단자(32), 출력 단자(34), 및 제어 단자(33)를 포함한다. 제 1 PMOS 트랜지스터(21)의 소스 단자 및 제 2 PMOS 트랜지스터(22)의 소스 단자는 VDD에 연결된다. 상기 제 1 입력 단자(31)는 제 2 PMOS 트랜지스터(22)의 드레인 단자, 제 3 NMOS 트랜지스터(23)의 드레인 단자, 및 제 5 NMOS 트랜지스터(25)의 제어 입력 단자에 연결된다. 상기 제 2 입력 단자(32)는 제 1 PMOS 트랜지스터(21)의 제어 입력, 제 2 PMOS 트랜지스터(22)의 제어 입력, 제 3 NMOS 트랜지스터(23)의 소스 단자, 및 제 5 NMOS 트랜지스터(25)의 드레인 단자에 연결된다. 제 3 NMOS 트랜지스터(23)의 제어 입력도 제 4 PMOS 트랜지스터(24)의 제어 입력도 상기 판독 장치(20)의 제어 단자(33)에 연결된다. 또한, 제 1 PMOS 트랜지스터(21)의 드레인 단자, 제 4 PMOS 트랜지스터(24)의 드레인 단자 및 상기 판독 장치(20)의 출력 단자(34)는 연결된다. 제 4 PMOS 트랜지스터(24)의 소스 단자 및 제 5 NMOS 트랜지스터(25)의 소스 단자는 VSS에 전기적으로 연결된다.
상기 판독 장치(20)는 상기 제어 단자(33)에 의해 스위칭 온 또는 오프될 수 있다. 상기 제어 단자(33)가 VSS에 연결되는 동안, 제3 NMOS 트랜지스터(23) 및 제4 PMOS 트랜지스터(24)가 활성화 해제되거나 또는 고 저항으로 스위칭되고, 그에 따라 두 개의 PMOS 트랜지스터들(21 및 22)을 통한 전류가 최소값으로 감소되어, 상기 판독 장치(20)가 효과적으로 스위칭 오프하게 된다. 활성화 해제 상태에서, 상기 판독 장치(20)는 매우 작은 전력을 소모하는데, 그러한 이유는 메모리 셀(1)의 어떠한 메모리 컨텐츠도 상기 판독 장치(20)에 의해 획득되지 않을 경우 이러한 상태가 바람직하기 때문이다. 반대로 말하면, 이것은, 본 발명에 따른 메모리 셀(1)에 저장된 컨텐츠의 판독에 관한 후속하는 고려에 있어서, 상기 제어 단자(33)가 VDD에 연결되거나 상기 판독 장치(20)가 스위칭 온되는 것을 가정한다는 것을 의미한다.
도시되지 않은 실시예에서, 트랜지스터(23)는 p-채널 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다. 하지만, 이 실시예에서, 트랜지스터(23)를 대신하는 PMOS 트랜지스터 및 상기 NMOS 트랜지스터(24)는 상보적 신호들에 의해 활성화되어야 하기 때문에, 부가적인 인버터가 필요하게 된다.
상기 판독 장치(20)가 본 발명에 따라 메모리 셀(1)에 저장된 컨텐츠를 얻을 수 있도록 하기 위하여, 판독 라인들(5 및 6)은 입력 단자들(31 및 32)에 연결된다. 도 1 내지 도 5에 도시된 메모리 셀(1)을 가정한다면, 제 1 판독 라인(5)은 상기 제 1 입력 단자(31)에 연결되고, 상기 제 2 판독 라인(6)은 상기 제 2 입력 단자(32)에 연결된다.
상기 판독 장치(20)에 대응하여 연결된 메모리 셀을 판독하기 위하여, 먼저 판독 장치가 상기 제어 단자(33)에 의해 활성화되고, 그 결과 판독 장치(20) 또는 증폭기(20)가 자신의 동작점을 설정한다. 동작점에서, 상기 제 1 입력 단자(31)에 존재하는 전위는 VSS 쪽으로 이동하고, 상기 제 2 입력 단자(32)에 존재하는 전위는 VDD 쪽으로 이동함으로써, 제 2 PMOS 트랜지스터(22) 및 제 5 PMOS 트랜지스터(25)의 소스 및 드레인 단자들 사이에 제로가 아닌 전압이 존재하게 된다.
또한, 동작점을 설정하는데 필수적으로 소요된 시간을 절약하기 위하여, 상기 판독 장치(20)가 지속적으로 활성화될 수 있는 것(제어 단자(33)가 언제나 VDD 상태에 있음)은 당연하다. 이것은 에너지를 소모하지만 판독 동작의 속도를 증가시킨다.
본 발명에 따른 판독 장치(20)는 동작점에서 전류 미러 또는 1 단 증폭기로서 동작한다. 상기 판독 장치(20)의 구조의 결과로서, 제 1 PMOS 트랜지스터(21)를 통과하는 전류는 상기 제 2 PMOS 트랜지스터(22)를 통한 전류와 동일하다. 메모리 셀(1)은 판독 라인들(5 및 6)에 걸쳐 상기 제 3 NMOS 트랜지스터(23)에 병렬로 놓이므로, 제 2 PMOS 트랜지스터(22)를 통하여 흐르는 전류는 또한 메모리 셀(1) 및 상기 제3 NMOS 트랜지스터(23)로 구성된 병렬 연결부를 통하여 흐른다. 따라서, 메모리 셀(1)을 통과하는 전류는 또한 상기 제 2 PMOS 트랜지스터(22)를 통과하는 전류를 결정하고, 그래서 상기 제 1 PMOS 트랜지스터(21)를 통과하는 전류를 결정하고, 그에 따라 상기 제 4 NMOS 트랜지스터(24)를 통과하는 전류를 결정한다.
본 발명에 따른 메모리 셀(1)의 제 1 실시예에 대한 설명에서 이미 설명되는 바와 같이, 메모리 셀(1)에 저장된 이진수 1은, 2개의 판독 라인들(5 및 6) 사이의 메모리 셀(1) 내의 전기적 연결이 저-임피던스를 갖는다는 효과를 가지며, 이는 메모리 셀(1)에 저장된 이진 수 0과 비교하여 메모리 셀(1)을 통한 전류 흐름을 증가시킨다. 그 결과로서, 이진수 1이 판독될 메모리 셀(1)에 저장되는 경우는, 이진수 0이 판독될 메모리 셀(1)에 저장되는 경우보다 더 큰 전류가 제2 PMOS 트랜지스터(22)를 통하여, 그래서 제 1 PMOS 트랜지스터(21)를 통하여 흐른다. 제 1 PMOS 트랜지스터(21)를 통하여 흐르는 전류가 크면 클수록, 제 4 NMOS 트랜지스터(24)를 통하여 흐르는 전류도 또한 더 커진다. 제어 입력단과 소스 단자 사이의 전압은 상기 제 4 NMOS 트랜지스터(24)에 대하여 일정하므로, 제 4 NMOS 트랜지스터(24)의 드레인 단자 및 소스 단자 사이의 전압은 제 4 NMOS 트랜지스터(24)를 통하여 흐르는 전류에 비례한다. 판독될 메모리 셀(1)을 통한 상대적으로 높은 전류에 의해 발생한, 상기 제 4 NMOS 트랜지스터(24)를 통하여 (그에 따라 제 1 PMOS 트랜지스터(21)를 통하여) 상대적으로 높은 전류에 대한 판독 장치(20)의 출력 단자의 전위가 VDD 영역에 있게 되며, 그 결과 이진수 1이 출력 단자(34)에서 나타난다. 이에 반해, 동일한 고려사항을 기초로 하여, 제 4 NMOS 트랜지스터(24)를 통한 전류가 상대적으로 낮으면, 출력 단자(34)의 전위는 VSS 영역에 있게 되며 그 결과 이진수 0이 출력 단자(34)에 나타난다.
도시되지 않은 본 발명에 따른 판독 장치의 일 실시예에서, 도 7에 도시된 판독 장치(20)의 PMOS 트랜지스터들(21 및 22)을 NMOS 트랜지스터들과 대체하고, NMOS 트랜지스터들(23 내지 25)을 PMOS 트랜지스터들과 대체한다. 공급 전압 단자들 VDD 및 VSS 또한 교환할 수 있다. 판독 장치를 활성화하기 위해, 제어 단자는 VSS에 접속된다. 판독 동작을 위하여, 제 1 입력 단자는 VSS로 사전 충전되고, 제2 입력 단자는 VDD로 사전 충전된다. 상대적으로 높은 전류가 적절한 메모리 셀(1)에 기록되면, 상기 출력 단자는 VSS 영역에 있는 전위를 가진다. 만약 그렇지 않으면, 출력 단자는 VDD 영역에 있는 전위를 가진다.
이것은 결과적으로 본 발명에 따른 메모리 셀이 NMOS 또는 PMOS 트랜지스터들에 의해 구성되었는 지 그리고 본 발명에 따른 판독 장치가 제 3 트랜지스터로서 NMOS 또는 PMOS 트랜지스터를 포함하는 지에 따라 메모리 셀 및 판독 장치의 다른 실시예들의 상호 작용용으로 가능한 4개의 다른 결합을 제공한다.
표 1에는 메모리 셀 및 판독 장치의 다른 실시예들의 4개의 가능한 다른 결합이 설명되어 있다.
본 발명에 따르면, 종래의 메모리 셀에 비해 저 공간 요구, 짧은 액세스 시간, 및 저 전력 소모를 가지고, 단지 저 공급 전압을 필요로 하는 메모리 셀 및 판독 장치를 제공할 수 있다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 메모리 셀을 나타낸 도면,
도 6은 본 발명에 따른 3개의 메모리 셀 및 하나의 판독 장치를 구비한 메모리 어셈블리를 나타낸 도면,
도 7은 본 발명의 실시예에 따른 판독 장치의 실시예를 나타낸 도면.

Claims (32)

  1. 메모리 셀로서,
    각각이 판독 라인에 접속되는 2개의 판독 포트와,
    트랜지스터를 포함하되,
    상기 메모리 셀은 자신의 판독 동작시 자체 내에 저장된 정보가 상기 2개의 판독 포트 사이의 전류에 대한 평가를 포함한 차동 판독(a differential reading)에 의해 판독되도록 설계되는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 정확히 3개의 트랜지스터를 포함하는 메모리 셀.
  3. 제 1 항에 있어서,
    상기 메모리 셀은, 판독 동작시 상기 메모리 셀이 0 또는 1을 제각각 저장한 경우, 상기 메모리 셀이 제각각 1 또는 0을 저장한 경우에 비해 상기 2개의 판독 포트 사이의 전기적 연결을 낮은 임피던스로 설정하는 메모리 셀.
  4. 제 1 항에 있어서,
    상기 트랜지스터들은 모두 동일한 전도성 유형을 갖는 메모리 셀.
  5. 제 1 항에 있어서,
    상기 트랜지스터는 모두 NMOS 트랜지스터이거나 또는 모두 PMOS 트랜지스터인 메모리 셀.
  6. 제 1 항에 있어서,
    상기 메모리 셀은 기록 포트, 기록 제어 단자 및 판독 제어 단자를 포함하고,
    상기 트랜지스터들 중의 제1 트랜지스터의 제1 단자 및 상기 2개의 판독 포트의 제1 판독 포트는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제어 입력 및 상기 판독 제어 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제2 단자 및 상기 트랜지스터의 제2 트랜지스터의 제1 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제2 트랜지스터의 제2 단자 및 상기 2개의 판독 포트의 제2 판독 포트는 동작가능하게 연결되고,
    상기 트랜지스터들의 제3 트랜지스터의 제1 단자 및 상기 기록 포트는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제어 입력 및 상기 기록 제어 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제3 트랜지스터의 제2 단자 및 상기 트랜지스터의 상기 제2 트랜지스터의 제어 입력은 동작가능하게 연결되는
    메모리 셀.
  7. 제 6 항에 있어서,
    상기 메모리 셀은 상기 메모리 셀에 저장된 상기 정보를 저장하는 커패시터를 더 포함하고,
    상기 트랜지스터의 상기 제3 트랜지스터의 제2 단자 및 상기 커패시터의 제1 단자는 동작가능하게 연결되는 메모리 셀.
  8. 제 7 항에 있어서,
    상기 커패시터의 제2 단자는 기준 전압에 연결되는 메모리 셀.
  9. 제 7 항에 있어서,
    상기 커패시터의 제2 단자, 상기 트랜지스터의 상기 제1 트랜지스터의 제2 단자 및 상기 트랜지스터의 상기 제2 트랜지스터의 제1 단자는 동작가능하게 연결되는 메모리 셀.
  10. 제 7 항에 있어서,
    상기 기록 제어 단자 및 상기 판독 제어 단자는 하나의 단자에서 결합되는 메모리 셀.
  11. 2개의 판독 라인과,
    1개의 기록 라인과,
    각각이 2개의 판독 포트, 트랜지스터, 기록 포트, 기록 제어 단자 및 판독 제어 단자를 구비하는 적어도 2개의 메모리 셀과,
    상기 적어도 2개의 메모리 셀 중 적어도 하나를 활성화하여 그 메모리 셀에 저장된 정보를 판독 및 기록하는 구조물을 포함하되,
    상기 트랜지스터들의 제1 트랜지스터의 제1 단자 및 상기 2개의 판독 포트의 제1 판독 포트는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제어 입력 및 상기 판독 제어 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제2 단자 및 상기 트랜지스터들의 제2 트랜지스터의 제1 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제2 트랜지스터의 제2 단자 및 상기 2개의 판독 포트의 제2 판독 포트는 동작가능하게 연결되고,
    상기 트랜지스터들의 제3 트랜지스터의 제1 단자 및 상기 기록 포트는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제어 입력 및 상기 기록 제어 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제3 트랜지스터의 제2 단자 및 상기 트랜지스터의 상기 제2 트랜지스터의 제어 입력은 동작가능하게 연결되고,
    상기 적어도 2개의 메모리 셀의 각각에 있어서, 상기 메모리 셀의 2개의 판독 포트들 중의 하나와 상기 2개의 판독 라인들 중의 하나가 동작가능하게 연결되고, 상기 메모리 셀의 2개의 판독 포트들 중의 다른 하나와 상기 2개의 판독 라인들 중의 다른 하나가 동작가능하게 연결되고, 상기 메모리 셀의 기록 포트 및 상기 기록 라인이 동작가능하게 연결되는
    정보를 판독 및 기록하는 메모리 어셈블리.
  12. 제 11 항에 있어서,
    상기 메모리 어셈블리의 판독 동작 전에 상기 2개의 판독 라인이 상이한 전위로 사전 충전되도록 상기 메모리 어셈블리가 정렬되는 메모리 어셈블리.
  13. 제 11 항에 있어서,
    상기 메모리 어셈블리는, 기록되거나 판독되지 않는 메모리 셀에 대해, 상기 각 메모리 셀의 트랜지스터의 적어도 하나가 바이어스되어, 상기 각 메모리 셀의 트랜지스터들의 적어도 하나의 문턱 전압이 기록되거나 판독되는 메모리 셀의 트랜지스터들에 비하여 높은 것으로 설계되는 메모리 어셈블리.
  14. 제 11 항에 있어서,
    상기 2개의 판독 라인 중 하나와 상기 기록 라인은 하나의 판독/기록 라인에서 결합되고,
    상기 적어도 2개의 메모리 셀의 각각에 있어서, 상기 메모리 셀의 2개의 판독 포트들의 하나가 상기 2개의 판독 라인의 다른 하나에 연결되고, 상기 메모리 셀의 상기 2개의 판독 포트 중 다른 하나 및 기록 포트가 상기 판독/기록 라인에 연결되는 메모리 어셈블리.
  15. 판독 장치에 있어서,
    2개의 입력 단자와,
    하나의 출력 단자를 포함하되,
    상기 판독 장치는 상기 2개의 입력 단자들 사이를 흐르는 전류를 통해 1-비트 정보를 판독하고,
    상기 판독 장치는 트랜지스터를 포함하며, 상기 2개의 입력 단자들의 전위를 설정함으로써 자신의 동작점을 설정하는
    판독 장치.
  16. 제 15 항에 있어서,
    상기 판독 장치는 정확히 5개의 트랜지스터를 포함하는 판독 장치.
  17. 제 15 항에 있어서,
    상기 판독 장치는 전류 미러로서 정렬되는 판독 장치.
  18. 제 15 항에 있어서,
    상기 판독 장치는 1 단 증폭기로서 정렬되는 판독 장치.
  19. 제 15 항에 있어서,
    상기 트랜지스터들 중의 3개 만이 상기 판독 장치의 2개의 공급 전압들 사이에 직렬 연결되는 판독 장치.
  20. 제 15 항에 있어서,
    상기 트랜지스터들의 제1 및 제2 트랜지스터들은 제1 전도 유형을 갖고, 상기 트랜지스터들의 제3, 제4, 및 제5 트랜지스터들은 상기 제1 전도 유형과는 다른 제2 전도 유형을 가지며,
    상기 트랜지스터의 상기 제1 트랜지스터의 제1 단자, 상기 트랜지스터의 상기 제2 트랜지스터의 제1 단자 및 제1 공급 전압은 동작가능하게 연결되고,
    상기 2개의 입력 단자들의 제1 입력 단자, 상기 트랜지스터의 상기 제2 트랜지스터의 제2 단자, 상기 트랜지스터의 상기 제3 트랜지스터의 제1 단자 및 상기 트랜지스터의 상기 제5 트랜지스터의 제어 입력은 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제3 트랜지스터의 제어 입력, 상기 트랜지스터의 상기 제4 트랜지스터의 제어 입력 및 상기 제1 공급 전압은 동작가능하게 연결되고,
    상기 2개의 입력 단자들의 제2 입력 단자, 상기 트랜지스터의 상기 제1 트랜지스터의 제어 입력, 상기 트랜지스터의 상기 제2 트랜지스터의 제어 입력, 상기 트랜지스터의 상기 제3 트랜지스터의 제2 단자 및 상기 트랜지스터의 상기 제5 트랜지스터의 제1 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제1 트랜지스터의 제2 단자, 상기 트랜지스터의 상기 제4 트랜지스터의 제1 단자 및 상기 출력 단자는 동작가능하게 연결되고,
    상기 트랜지스터의 상기 제4 트랜지스터의 제2 단자, 상기 트랜지스터의 상기 제5 트랜지스터의 제2 단자, 및 제2 공급 전압은 동작가능하게 연결되는
    판독 장치.
  21. 제 20 항에 있어서,
    상기 판독 장치를 스위칭 온 또는 오프하기 위한 제어 입력을 더 포함하고, 상기 트랜지스터의 상기 제3 트랜지스터의 제어 입력 및 상기 트랜지스터의 상기 제4 트랜지스터의 제어 입력은 상기 판독 장치의 제어 입력에만 연결되는 판독 장치.
  22. 제 20 항에 있어서,
    전도 상태의 상기 트랜지스터의 상기 제1, 제2, 제4, 및 제5 트랜지스터들은 전도 상태의 상기 제3 트랜지스터보다 더 큰 전류를 가지는 판독 장치.
  23. 제 20 항에 있어서,
    상기 동작점의 설정은 상기 제2, 제3, 및 제 5 트랜지스터들의 대응하는 매칭 설계에 의해 조정될 수 있는 판독 장치.
  24. 제 20 항에 있어서,
    상기 트랜지스터의 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터이고, 상기 트랜지스터의 상기 제3, 제4, 및 제5 트랜지스터들은 NMOS 트랜지스터이고, 상기 제1 공급 전압은 상기 제2 공급 전압보다 더 높은 전위를 가지는 판독 장치.
  25. 제 20 항에 있어서,
    상기 트랜지스터의 상기 제1 및 제2 트랜지스터들은 NMOS 트랜지스터이고, 상기 트랜지스터의 상기 제3, 제4, 및 제5 트랜지스터들은 PMOS 트랜지스터이고, 상기 제2 공급 전압은 상기 제1 공급 전압보다 더 높은 전위를 가지는 판독 장치.
  26. 2개의 입력 단자들 및 하나의 출력 단자를 갖는 적어도 하나의 판독 장치를 포함하는 메모리 어셈블리에 있어서,
    상기 판독 장치는 상기 2개의 입력 단자들 사이로 흐르는 전류를 통해 1-비트 정보를 판독하고, 상기 판독된 정보를 상기 출력 단자를 통하여 제공하고,
    상기 판독 장치는 트랜지스터를 포함하며 상기 2개의 입력 단자, 몇몇 메모리 셀 및 2개의 라인의 전위를 설정함으로써 자신의 동작점을 설정하고,
    상기 어셈블리는, 각 메모리 셀마다, 2개의 판독 포트들의 제1 판독 포트는 상기 2개의 라인의 제1 라인에 연결되고, 상기 2개의 판독 포트들의 제2 판독 포트는 상기 2개의 라인의 제2 라인에 연결되고, 상기 제1 라인은 상기 판독 장치의 상기 2개의 입력 단자들 중의 하나에 연결되고, 상기 제2 라인은 마찬가지로 상기 2개의 입력 단자들 중의 다른 하나에 연결되도록 설계되는
    메모리 어셈블리.
  27. 제 26 항에 있어서,
    상기 몇몇 메모리 셀 중의 적어도 하나는 각각 판독 라인에 연결된 트랜지스터들 및 2개의 판독 포트들을 포함하는 메모리 셀이고, 상기 메모리 셀은, 상기 메모리 셀의 판독 동작시 상기 메모리 셀에 저장된 정보가 상기 2개의 판독 포트 사이의 전류의 평가를 포함하는 차동 판독에 의해 판독가능하도록 설계되는 메모리 어셈블리.
  28. 제 26 항에 있어서,
    상기 몇몇 메모리 셀 중의 적어도 하나는 상기 메모리 셀에 저장된 정보에 의존하는 전기 저항을 갖는 메모리 셀인 메모리 어셈블리.
  29. 제 28 항에 있어서,
    상기 적어도 하나의 메모리 셀은 상-변화 메모리, 자기 저항 메모리 및 전도성 브리징 메모리 중의 하나인 메모리 어셈블리.
  30. 트랜지스터들을 구비하는 메모리 셀을 동작시키는 방법에 있어서,
    상기 메모리 셀의 2개의 판독 포트들 사이의 전류의 평가를 포함하는 차동 판독 동작을 이용하여 상기 메모리 셀에 저장된 정보를 판독하는 단계와,
    상기 판독 단계 동안 상기 메모리 셀의 웰 콘택 및 기판만을 공급 전압에 연결시키는 단계를 포함하는 메모리 셀의 동작 방법.
  31. 제 30 항에 있어서,
    상기 메모리 셀은 정확히 3개의 트랜지스터를 포함하는 메모리 셀의 동작 방법.
  32. 제 30 항에 있어서,
    상기 2개의 판독 포트들에 연결된 2개의 판독 라인들을 상이한 전위로 사전 충전하는 단계를 더 포함하는 메모리 셀의 동작 방법.
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