KR100264213B1 - 반도체 메모리의 센스앰프 - Google Patents

반도체 메모리의 센스앰프 Download PDF

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Abstract

본 발명은 반도체 메모리의 센스앰프에 관한 것으로, 비트 라인과 비트바 라인 사이에 제 1 스위칭 소자와 제 2 스위칭 소자가 직렬 연결되고, 제 1 스위칭 소자와 제 2 스위칭 소자 사이에 센스앰프 제어신호가 입력되며, 비트 라인과 비트바 라인 사이에 제 1 캐패시터와 제 2 캐패시터가 직렬 연결되고, 제 1 캐패시터와 제 2 캐패시터 사이에 부스트 신호가 입력되도록 이루어져서, 낮은 전원전압 하에서 동작속도의 손실이 발생하지 않도록 센스앰프를 구성하는 피모스 트랜지스터 또는 엔모스 트랜지스터를 캐패시터로 대체하여 종래의 반도체 메모리의 센스앰프가 모스 트랜지스터의 임계전압 때문에 저전압 시스템에서 사용하기에 적합하지 못한 단점을 극복하는 효과가 있다.

Description

반도체 메모리의 센스앰프
본 발명은 반도체 메모리의 센스앰프에 관한 것으로, 특히 전지를 전원전압원으로 사용하는 저전압 시스템에서 사용되는 반도체 메모리의 센스앰프에 관한 것이다.
센스앰프는 반도체 메모리에서 필수적으로 사용되는 증폭수단으로서, 메모리 셀에서 비트 라인으로 실린 판독신호(데이타 신호)를 충분한 크기로 증폭하여 확실한 2진 논리신호로 변환하기 위한 고이득·광대역의 증폭수단이다. 메모리에서 미약한 출력신호를 증폭할 수 있는 이득 대역폭적을 가지며, 또 라이트 사이클(write cycle)에서 혼입되는 잡음에 대한 양호한 잡음 배제성과 과부하 내력, 나아가서는 급속한 성능회복(equalization) 능력이 요구된다. 또 입력 레벨을 판정하는 안정된 임계값 검출기와 정확한 파형을 적절한 타이밍에 송출하기 위한 스트로브 게이트를 가지는 특징이 있다. 라이트 사이클에서 센스 앰프에 나타나는 잡음 전압은 거의 동상분 전압이므로, 동상분 제거비가 큰 차동 증폭기가 주로 쓰인다.
도 1은 종래의 반도체 메모리의 센스앰프를 나타낸 회로도이다. 도 1에는 하나의 비트 라인 쌍(BL)(/BL)을 나타내었으며, 이 하나의 비트 라인 쌍(BL)(/BL)에는 두 개의 메모리 셀(MC1)(MC2)이 연결된다. 각각의 메모리 셀(MC1)(MC2)은 하나의 셀 트랜지스터(Q1)(Q2)와 하나의 셀 캐패시터(C1)(C2)로 구성된다. 두 개의 메모리 셀(MC1)(MC2)은 서로 다른 워드라인 구동신호(WD1)(WD2)에 의해 온/오프된다. 엔모스 트랜지스터(Q3)는 비트 라인 격리소자로서 비트 라인 격리신호(BiS)에 의해 온/오프되어 비트 라인(BL)을 B1과 B2의 두 부분으로 격리시키는데, 이 때 B1 부분과 B2 부분은 전기적으로 격리될 뿐이다. 비트바 라인(/BL) 역시 격리소자인 엔모스 트랜지스터(Q4)에 의해 전기적으로 B3와 B4의 두 부분으로 격리된다. 비트 라인(BL)의 B1 부분과 비트바 라인(/BL)의 B3 부분이 메모리 셀(MC1)(MC2) 쪽에 연결되는 반면에 B2와 B4 부분에는 센스앰프와 비트 라인 프리차지 회로가 연결된다. 도 1에서 피모스 트랜지스터(Q5)(Q6)와 엔모스 트랜지스터(Q10)(Q11)가 센스앰프를 구성하는 래치이며, 세 개의 엔모스 트랜지스터(Q7)(Q8)(Q9)로 구성된 것이 비트 라인 프리차지 회로이다.
메모리 셀(MC1)에 논리값 1의 하이레벨 데이타가 저장되어 있고, 센스앰프(Q5)(Q6)(Q10)(Q11)를 통하여 메모리 셀(MC1)의 하이레벨 데이타를 리드하는 경우에 센스앰프(Q5)(Q6)(Q10)(Q11)는 다음과 같이 동작한다. 메모리 셀(MC1)의 하이레벨 데이타 신호가 비트 라인(BL)에 실리면 비트 라인(BL)의 전압은 프리차지 전압에서 데이타 신호의 전압(대략 수백mV)만큼 상승한다. 이때 비트바 라인(/BL)의 전압은 프리차지 전압을 그대로 유지한다. 센스앰프 인에이블 신호(SAE)가 하이레벨로 활성화되면 데이타 신호가 실린 비트 라인(BL)의 전압 때문에 피모스 트랜지스터(Q5)가 턴 온 되지만, 피모스 트랜지스터(Q6)는 턴 온 되지 못한다. 하이레벨의 센스앰프 인에이블 신호(SAE)는 턴 온된 피모스 트랜지스터(Q5)를 통해 비트 라인(BL)의 전압을 하이레벨로 상승시킨다. 센스앰프 인에이블바 신호(/SAE)는 반대로 로우레벨로 활성화된다. 비트 라인(BL)의 전압이 하이레벨로 상승하므로 엔모스 트랜지스터(Q11)가 턴 온되어 비트바 라인(/BL)이 로우레벨의 센스앰프 인에이블바 신호(/SAE)에 의해 로우레벨로 된다. 이때 엔모스 트랜지스터(Q10)는 턴 온되지 못한다. 이와 같이 비트 라인(BL)에 데이타 신호가 실린 경우에는 비트 라인(BL)과 비트바 라인(/BL)의 미약한 전압차가 각각 하이레벨과 로우레벨로 증폭되는 것이다.
그러나 이와 같이 엔모스 트랜지스터와 피모스 트랜지스터로 구성되는 종래의 반도체 메모리의 센스앰프는 모스 트랜지스터의 임계전압(threshold voltage) 때문에 저전압 시스템에서 사용하기에 적합하지 못한 단점이 있다. 전원으로 전지(battery)를 사용하는 시스템의 향후 전원전압 레벨의 추세는 약 1.5V∼2.5V 정도로 매우 낮다. 이와 같이 낮은 전원전압 하에서 동작속도의 손실이 발생하지 않도록 트랜지스터를 구동하기 위해서는 각 트랜지스터의 임계전압을 충분히 낮출 필요가 있다. 그러나 트랜지스터의 임계전압을 낮추는 것은 공정상 한계가 있기 때문에 좀더 근본적인 문제 해결수단이 요구된다.
따라서 본 발명은 센스앰프를 구성하는 피모스 트랜지스터 또는 엔모스 트랜지스터를 캐패시터로 대체하여 트랜지스터의 임계전압에 의한 저전압 시스템에서의 고속동작 구현의 한계를 극복할 수 있는 반도체 메모리의 센스앰프를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리의 센스앰프를 나타낸 회로도.
도 2는 본 발명에 따른 반도체 메모리의 센스앰프를 나타낸 회로도.
도 3은 도 2에 나타낸 종래의 반도체 메모리의 센스앰프 동작특성을 나타낸 타이밍도.
도 4는 본 발명에 따른 반도체 메모리의 센스앰프의 또 다른 실시예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
Q1∼Q11 : 모스 트랜지스터 C1∼C6 : 캐패시터
WD1, WD2 : 워드라인 구동신호 VBLP : 비트 라인 프리차지 전압
BiS : 비트 라인 격리신호 BST : 부스트 신호
BLEQ : 비트 라인 균등화 신호 SAE : 센스앰프 인에이블 신호
/SAE : 센스앰프 인에이블 바 신호
이와 같은 목적의 본 발명은 비트 라인과 비트바 라인 사이에 제 1 스위칭 소자와 제 2 스위칭 소자가 직렬 연결되고, 제 1 스위칭 소자와 제 2 스위칭 소자 사이에 센스앰프 제어신호가 입력되며, 비트 라인과 비트바 라인 사이에 제 1 캐패시터와 제 2 캐패시터가 직렬 연결되고, 제 1 캐패시터와 제 2 캐패시터 사이에 부스트 신호가 입력되도록 이루어진다.
이와 같이 이루어진 본 발명의 바람직한 실시예를 도 2 내지 도 4를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 반도체 메모리의 센스앰프를 나타낸 회로도이다. 도 2에는 하나의 비트 라인 쌍(BL)(/BL)을 나타내었으며, 이 하나의 비트 라인 쌍(BL)(/BL)에는 두 개의 메모리 셀(MC1)(MC2)이 연결된다. 각각의 메모리 셀(MC1)(MC2)은 하나의 셀 트랜지스터(Q1)(Q2)와 하나의 셀 캐패시터(C1)(C2)로 구성된다. 두 개의 메모리 셀(MC1)(MC2)은 서로 다른 워드라인 구동신호(WD1)(WD2)에 의해 온/오프된다. 엔모스 트랜지스터(Q3)는 비트 라인 격리소자로서 비트 라인 격리신호(BiS)에 의해 온/오프되어 비트 라인(BL)을 B1과 B2의 두 부분으로 격리시키는데, 이 때 B1 부분과 B2 부분은 전기적으로 격리된다. 비트바 라인(/BL) 역시 격리소자인 엔모스 트랜지스터(Q4)에 의해 전기적으로 B3와 B4의 두 부분으로 격리된다. 비트 라인(BL)의 B1 부분과 비트바 라인(/BL)의 B3 부분이 메모리 셀(MC1)(MC2) 쪽에 연결되는 반면에 B2와 B4 부분에는 센스앰프와 비트 라인 프리차지 회로가 연결된다. 도 2에서 엔모스 트랜지스터(Q5)(Q6)와 캐패시터(C3)(C4)가 하나의 센스앰프를 구성한다. 세 개의 엔모스 트랜지스터(Q7)(Q8)(Q9)로 구성된 것이 비트 라인 프리차지 회로이다.
도 3은 도 2에 나타낸 본 발명에 따른 반도체 메모리의 센스앰프 동작 특성을 나타낸 타이밍도이다. 데이타의 리드 동작과 라이트 동작이 모두 이루어지지 않는 스탠바이 모드에서는 비트 라인 균등화 신호(BLEQ; bit line equalization signal)가 하이레벨로 활성화되어 비트 라인(BL)과 비트바 라인(/BL)이 VDD/2의 비트 라인 프리차지 전압(VBLP)으로 균등화된다(t0).
이 상태에서 비트 라인 균등화 신호(BLEQ)를 로우레벨로 비활성화시키면 세 개의 엔모스 트랜지스터(Q7)(Q8)(Q9)가 모두 턴 오프되어 비트 라인(BL)과 비트바 라인(/BL)의 균등화는 더이상 지속되지 않는다(t1).
메모리 셀(MC2)에 논리값 1의 데이타가 저장되어 있는 경우, 즉 메모리 셀(MC2)의 셀 캐패시터(C2)가 하이레벨로 충전되어 있다고 가정할 때, 메모리 셀(MC2)의 데이타를 리드하기 위해서는 워드라인 구동신호(WD2)가 활성화되어 메모리 셀(MC2)의 셀 트랜지스터(Q2)를 턴 온시킨다(t2).
그렇게 되면 메모리 셀(MC2)이 연결되어 있는 비트바 라인(/BL)의 전압이 비트 라인 프리차지 전압(VBLP)에서 메모리 셀(MC2)의 셀 캐패시터(C2)의 전압 만큼 변화한다. 메모리 셀(MC2)에는 논리값 1의 데이타가 저장되어 있는 것으로 가정하였으므로 비트바 라인(/BL)의 전압은 프리차지 전압(VBLP)에서 셀 캐패시터(C2)의 충전 전압 만큼 상승하는데, 최대 수백mV를 넘지 않는다. 이때 비트 라인(BL)은 전압상승 요인이 발생하지 않기 때문에 기존의 프리차지 전압 레벨을 그대로 유지한다. 이때 도 2에서 격리소자인 두 개의 엔모스 트랜지스터(Q3)(Q4)를 모두 턴 오프시키면 비트 라인(BL)의 B1, B2 부분이 전기적으로 격리되고, 또 비트바 라인(/BL)의 B3, B4 부분 역시 전기적으로 격리된다(t3).
이와 같이 비트바 라인(/BL)의 전압 변화에 의해 비트 라인(BL)과 비트바 라인(/BL) 사이에 전압차가 발생하면 센스앰프(Q5)(Q6)(C3)(C4)를 활성화시켜서 비트 라인(BL)과 비트바 라인(/BL) 사이의 전압차를 증폭하게된다(t4∼t6).
센스앰프(Q5)(Q6)(C3)(C4)의 증폭동작을 도 2를 참조하여 구체적으로 설명하면 다음가 같다. 비트바 라인(/BL)의 전위가 메모리 셀(MC2)의 데이타 신호에 의해 상승되어 있고 비트 라인(BL)의 전위는 초기의 VDD/2의 프리차지 전압을 그대로 유지하고 있는 상태에서, 역시 VDD/2의 전압레벨이던 센스앰프 인에이블바 신호(/SAE)는 접지전압인 VSS 레벨까지 하강하고, 반대로 부스트 신호(BST)는 VDD 레벨까지 상승한다.
엔모스 트랜지스터(Q5)의 드레인에 VSS 레벨의 센스앰프 인에이블바 신호(/SAE)가 공급되고, 소스에는 VDD/2의 비트 라인(BL) 전압이 공급되며, 게이트에는 VDD/2의 프리차지 전압이 공급되어, 이 경우 엔모스 트랜지스터(Q5)는 턴 온된다. 따라서 비트 라인(BL)의 전압 역시 센스앰프 인에이블바 신호(/SAE)와 같은 VSS 레벨이 된다. 부스트 신호(BST) 역시 VDD/2 레벨에서 최대 VDD 레벨까지 상승하므로 캐패시터(C4)의 양단 전압 역시 부스트 신호(BST)의 레벨을 따라 VDD까지 상승한다. 그러나 캐패시터(C3)의 경우에는 비트 라인(/BL)에 연결된 단자의 전압이 센스앰프 인에이블바 신호(/SAE)에 의해 VSS 레벨로 된다(엔모스 트랜지스터 Q5가 턴 온되었으므로). 결과적으로 비트 라인(BL)과 데이타 신호가 실린 비트바 라인(/BL)의 전압이 각각 VSS와 VDD로 증폭된 것을 알 수 있다.
이와 같은 센스앰프(Q5)(Q6)(C3)(C4)의 증폭 동작이 어느 정도 진행되면 비트라인 격리신호(BiS)를 다시 턴 온시키고(t5와 t6 사이), 증폭동작이 충분히 진행되면 셀 트랜지스터(Q1)를 턴 오프시키고(t7) 센스앰프(Q5)(Q6)(C3)(C4)의 동작을 중지시키고, 비트라인 균등화 신호(BLEQ)를 하이레벨로 활성화시켜서 비트 라인(BL)의 B1, B2 부분과 비트바 라인(/BL)의 B3, B4 부분 모두를 비트 라인 프리차지 전압(VBLP)으로 프리차지 시킴으로서 일련의 데이타 리드동작이 완료된다(t8).
도 4는 본 발명에 따른 반도체 메모리의 센스앰프의 또 다른 실시예를 나타낸 회로도이다. 도 2에는 하나의 비트 라인 쌍(BL)(/BL)을 나타내었으며, 이 하나의 비트 라인 쌍(BL)(/BL)에는 두 개의 메모리 셀(MC1)(MC2)이 연결된다. 각각의 메모리 셀(MC1)(MC2)은 하나의 셀 트랜지스터(Q1)(Q2)와 하나의 셀 캐패시터(C1)(C2)로 구성된다. 두 개의 메모리 셀(MC1)(MC2)은 서로 다른 워드라인 구동신호(WD1)(WD2)에 의해 온/오프된다. 엔모스 트랜지스터(Q3)는 비트 라인 격리소자로서 비트 라인 격리신호(BiS)에 의해 온/오프되어 비트 라인(BL)을 B1과 B2의 두 부분으로 격리시키는데, 이 때 B1 부분과 B2 부분은 전기적으로 격리된다. 비트바 라인(/BL) 역시 격리소자인 엔모스 트랜지스터(Q4)에 의해 전기적으로 B3와 B4의 두 부분으로 격리된다. 비트 라인(BL)의 B1 부분과 비트바 라인(/BL)의 B3 부분이 메모리 셀(MC1)(MC2) 쪽에 연결되는 반면에 B2와 B4 부분에는 센스앰프와 비트 라인 프리차지 회로가 연결된다. 도 2에서 피모스 트랜지스터(Q10)(Q11)와 캐패시터(C5)(C6)가 하나의 센스앰프를 구성한다. 세 개의 엔모스 트랜지스터(Q7)(Q8)(Q9)로 구성된 것이 비트 라인 프리차지 회로이다.
본 발명은 낮은 전원전압 하에서 동작속도의 손실이 발생하지 않도록 센스앰프를 구성하는 피모스 트랜지스터 또는 엔모스 트랜지스터를 캐패시터로 대체하여 종래의 반도체 메모리의 센스앰프가 모스 트랜지스터의 임계전압 때문에 저전압 시스템에서 사용하기에 적합하지 못한 단점을 극복하는 효과가 있다.

Claims (4)

  1. 제 1 메모리 셀이 연결되는 비트 라인과 제 2 메모리 셀이 연결되는 비트바 라인으로 이루어져서 전원전압의 1/2에 해당하는 프리차지 전압을 초기값으로 갖는 비트 라인 쌍을 하나 이상 구비하고, 상기 비트 라인과 상기 비트바 라인 사이에 연결되는 센스앰프를 포함하는 반도체 메모리의 상기 센스앰프에 있어서,
    상기 비트 라인과 상기 비트바 라인 사이에 제 1 스위칭 소자와 제 2 스위칭 소자가 직렬 연결되고, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자 사이에 센스앰프 제어신호가 입력되며, 상기 비트 라인과 상기 비트바 라인 사이에 제 1 캐패시터와 제 2 캐패시터가 직렬 연결되고, 상기 제 1 캐패시터와 제 2 캐패시터 사이에 부스트 신호가 입력되도록 이루어지는 반도체 메모리의 센스앰프.
  2. 청구항 1에 있어서, 상기 제 1 스위칭 소자의 일단이 상기 비트 라인에 연결되고, 상기 제 2 스위칭 소자의 일단이 상기 비트바 라인에 연결되며, 상기 제 1 스위칭 소자의 제어단자가 상기 비트바 라인에 연결되고, 상기 제 2 스위칭 소자의 제어단자가 상기 비트 라인에 연결되는 반도체 메모리의 센스앰프.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자가 엔모스 트랜지스터일 때, 상기 센스앰프 제어신호가 상기 프리차지 전압을 초기값으로 갖고 활성화되면 접지전압의 레벨로 하강하며, 상기 부스트 신호가 상기 프리차지 전압을 초기값으로 갖고 활성화되면 상기 전원전압의 레벨로 상승하는 반도체 메모리의 센스앰프.
  4. 청구항 1 또는 청구항 2에 있어서, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자가 피모스 트랜지스터일 때, 상기 센스앰프 제어신호가 상기 프리차지 전압을 초기값으로 갖고 활성화되면 상기 전원전압의 레벨로 상승하며, 상기 부스트 신호가 상기 프리차지 전압을 초기값으로 갖고 활성화되면 접지전압의 레벨로 상승하는 반도체 메모리의 센스앰프.
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