TW201304075A - 半導體裝置及製作方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括第一對P通道場效應電晶體(PFET)和尺寸小於該第一對PFET的一對N通道場效應電晶體，該第一對P通道場效應電晶體具有連接到電壓接點的共同源極和連接到另一個PFET的汲極的閘極，該對N通道場效應電晶體具有連接到該第一對PFET的個別的PFET的該汲極的汲極、連接到接地接點的共同源極、和連接到該第一對PFET的相對的PFET的該汲極的閘極。包括互補位元線，該互補位元線的各者分別連接到該第二對PFET的源極。最後，字元線連接到該第二對PFET的各者的閘極。還揭露一種形成該半導體裝置的方法。

Description

半導體裝置及製作方法
本發明涉及半導體裝置及其製造方法，尤其涉及到具有P通道場效應電晶體(PFET)作為通閘(passgate)裝置的靜態隨機存取記憶體(SRAM)裝置及其製造。
通過使用多個互連場效應電晶體(FET)來實現大部分目前的積體電路(IC)。FET包括作為控制電極的閘極和形成在半導體基板中且其中電流可以流動的間隔開的源極和汲極。施加到閘極的控制電壓控制通過源汲區域之間的通道的電流的流動。取決於在工藝中的摻雜，FET可以是n通道裝置(NFET)或p通道裝置(PFET)。
最重要的半導體裝置之一是應用在許多苛刻的記憶體應用中的靜態隨機存取記憶體(SRAM)單元。按照慣例，六電晶體(6T)SRAM單元包括用於上拉操作的兩個PFET、用於下拉的兩個NFET、和用於輸入/輸出(即，通閘(passgate)或傳送)存取的兩個NFET。一個傳統的6T SRAM單元100是顯示在第1圖中。P1(102)和N1(104)形成一個反相器，這與通過P2(106)和N2(108)所形成的另一個反相器交叉耦合。N3(110)和N4(112)是NFET通閘存取裝置，控制從SRAM單元100讀取和寫入到SRAM單元100。欲形成SRAM陣列，多個(往往數百萬)SRAM單元100被排列成行(row)與列(column)，其中同一行的單元共用一條字元線(WL)114，而同一列的單元共用BLT(116)和BLC(BLT的邏輯互 補)118的相同的位元線(BL)對。
在待命期間，WL 114是在邏輯低(即VSS或接地120)且位元線(116和118)都偏置到VDD電壓位準121。因此，NFET通閘裝置N3(110)和N4(112)關閉。在P1(102)和N2(108)為ON(即導電)且P2(106)和N1(104)為OFF下，在SRAM單元100中維持邏輯1。這會導致單元節點122是在邏輯高(即VDD)而單元節點124在邏輯低(即接地)。相反地，當P2(106)和N1(104)為ON，且P1(102)和N2(108)為OFF時，在SRAM單元100中維持邏輯0，這迫使單元節點124至邏輯高且單元節點122至邏輯低。
在讀取操作期間，在啟動字元線114時，BLT(116)或BLC(118)從其待命邏輯高水準被下拉，這會導致NFET通閘導電。如果單元是在邏輯0，則BLT被拉低，而如果單元是在邏輯1，則BLC被拉低。感應放大器檢測此並產生數位信號給要求記憶體讀取操作的外部電路。此外，在寫入操作中，可儲存邏輯1或邏輯0。欲寫入邏輯1，BLT 116被驅動為高且BLC 118為低，這會關閉N1(104)和P2(106)，同時打開N2(108)和P1(102)。相反地，欲寫入0，迫使BLT 116至低和BLC 118至高。
SRAM單元100是專為滿足對於一個給定的記憶體尺寸和工藝的讀取穩定性的最低位準而設計。讀取穩定性可以大致定義為SRAM單元100在讀取操作期間會翻轉其儲存的二進位值的概率。SRAM單元100在讀取操作期間更容易受到雜訊影響，因為當通過在字元線114上的高信號啟動 NFET 118時，在低節點的電壓(例如節點124)會因為在預先充電的位元線118和接地節點120之間的NFET 108和112的分壓而上升。在相鄰的電晶體(如NFET 108和112)的閥值電壓中的不匹配是降低SRAM單元100的可得靜態雜訊容限並因此減少了讀取穩定性。因此，很常通過使NFET 108大於NFET 112來增加NFET108相對於NFET 112的跨導的比例。
然而，已知NFET比PFET有更大的變異性。從歷史上看，NFET的變異性在較大的幾何結構(例如，65 nm左右)中還可被容忍，然而，在低於22 nm的幾何結構，變異性的影響變得更加突出，且對於SRAM單元操作會有損害。因此，仍需提供一種製造形成減少NFET的變異性的影響的SRAM單元的積體電路的方法。此外，希望提供一種SRAM單元，能夠減少NFET的變異性，同時保持SRAM的性能並促進在小幾何結構實作中形成SRAM積體電路的高密度。此外，從隨後的詳細說明和所附的申請專利範圍，配合附圖和前述技術領域與背景，本發明的其它可取的特徵和特性將變得明顯。
根據一實施例，提供一種製造半導體裝置的方法，如下般形成靜態隨機存取記憶體單元。形成第一對P通道場效應電晶體(PFET)，其具有連接到電壓接點的共同源極和連接到另一個PFET的汲極的閘極。接著，形成尺寸小於該第一對PFET的一對N通道場效應電晶體(NFET)，各N通道 場效應電晶體具有連接到該第一對PFET的個別PFET的該汲極的汲極、連接到接地接點的共同源極、和連接到該第一對PFET的一個相對的PFET的該汲極的閘極。接著，形成尺寸大於該NFET且約為該第一對PFET的一半的第二對PFET，該第二對PFET的各者具有分別耦合到鏈結該對的NFET的該NFET的該個別汲極到該第一對PFET的該PFET的該汲極的連結的汲極。並且，形成互補位元線，該互補位元線的各者分別連接到該第二對PFET的源極，並形成連接到該第二對PFET的各者的閘極的字元線。
根據另一實施例，提供一種製造半導體裝置的方法，其形成靜態隨機存取記憶體單元，包括第一和第二反相器，各耦合到電壓接點和接地接點。該第一反相器以第一p通道場效應電晶體(PFET)所形成，該第一PFET具有耦合到第一n通道場效應電晶體(NFET)的汲極以形成第一單元節點的汲極，該第一NFET具有比該第一PFET更小的尺寸，且該第一PFET和第一NFET具有耦合到該第二反相器的第二單元節點的共同閘極。該第二反相器以第二PFET形成，該第二PFET的尺寸約與該第一PFET相同並具有耦合到第二NFET的汲極以形成第二單元節點的汲極，該第一NFET具有與該第一NFET大約相同的尺寸，且該第二PFET和第二NFET具有耦合到該第一反相器的該第一單元節點的共同閘極。並且，形成一對PFET通閘，各者的尺寸大於該第一和第二反相器的該NFET且約為該第一和第二反相器的該PFET的一半，該PFET通閘的各者具有分別耦合到該第一 和第二單元節點的汲極。並且，形成互補位元線，該互補位元線的各者分別連接到該對的PFET通閘的源極，和形成連接到該對的PFET通閘的各者的閘極的字元線。
根據又另一實施例，提供一種半導體裝置，包括第一對P通道場效應電晶體(PFET)和尺寸小於該第一對PFET的一對N通道場效應電晶體(NFET)，該第一對P通道場效應電晶體(PFET)具有連接到電壓接點的共同源極和連接到另一個PFET的汲極的閘極，該對的N通道場效應電晶體(NFET)具有連接到該第一對PFET的個別的PFET的該汲極的汲極、連接到接地接點的共同源極、和連接到該第一對PFET的相對的PFET的該汲極的閘極。另外，尺寸大於該NFET且約為該第一對PFET的一半的第二對PFET，該第二對PFET的各者具有分別耦合到鏈結該對的NFET的該NFET的該個別汲極到該第一對PFET的該PFET的該汲極的連結的汲極。包括互補位元線，該互補位元線的各者分別連接到該第二對PFET的一者的源極。最後，字元線連接到該第二對PFET的各者的閘極。
下面的詳細描述本質上僅是示範性，並無意限制揭露或應用和揭露的用途。此外，無意受前面的技術、背景、發明內容或下列的詳細說明中所提出任何明示或暗示的理論約束。
參照第2圖，根據本揭露的各種實施例的六電晶體(6T)SRAM單元200包括上拉操作用的兩個PFET、下拉用的兩個 NFET、和輸入/輸出(即通閘或傳送)存取用的兩個PFET。該對上拉PFET具有到VDD的共源極接點和耦合到其它上拉PFET的汲極的閘極接點。相比之下，該對PFET(202和206)的各者的尺寸大於第1圖的上拉PFET 102和106。該對NFET(204和208)具有在接地(VSS)的共源極和連接到該對PFET(202和206)的汲極的汲極。雖然傳統的SRAM單元100採用NFET作為通閘(第1圖的110和112)，PFET(210和212)已顯示出比NFET有更好的穩定性和更低的功率耗損，NFET(如上該)通常有較高的變異性，導致待命電流耗損。因此，以第二對PFET(210和212)取代兩個NFET(第1圖的110和112)作為SRAM單元200的通閘提供了降低SRAM單元的整體Vmin的優勢。此外，如上所述，反相器NFET 204和208在尺寸上大大減少且充當SRAM單元200的負載元件，提供對NFET變異性的進一步抵抗性。
因此，根據本披露的實施例，P1(202)和N1(204)形成第一反相器，其與由P2(206)和N2(208)所形成的第二反相器交叉耦合。不同於傳統的SRAM單元100，SRAM單元200使用擴大的(標為“尺寸A”)PFET(202和206)作為增益電晶體，而NFET(204和208)則作為SRAM單元200的負載元件。因此，NFET(204和208)的尺寸(標為“尺寸B)與“尺寸A”PFET(202和206)相比可為減少，且自SRAM單元100(第1圖)的NFET(104和108)的尺寸為大大減少。此外，如上所述，反相器PFET(202和206)可相比於第1圖的SRAM單元100的那些為擴大，且其尺寸根據當代設計指引調整 成約為SRAM單元200的NFET(204和208)的寬度的1.5倍。SRAM單元200復通過使用PFET P3(210)和P4(212)作為通閘裝置(控制從SRAM單元200讀取和寫入到SRAM單元200)來降低NFET變異性。通閘PFET(210和210)的尺寸(標為“尺寸C”)按照常規的設計參數大約為鎖存器或反相器PFET(202和206)的一半，但大於NFET(204和208)。
欲製造(形成)SRAM單元200，可採用使用如上該的FET尺寸參數的傳統的半導體工藝，優選是在次22 nm的幾何中。此外，將配合第3圖(如下)更詳細討論，欲形成SRAM陣列，多個(往往數百萬)SRAM單元200被排列成行與列，其中同一行的單元共用一條字元線(WL)214，而同一列的單元共用BLT(216)和BLC(BLT的邏輯補)218的相同的位元線(BL)對。
在待命期間，WL 214是偏置到邏輯高電壓位準且位元線(216和218)都放電到邏輯低(即接地220)。因此，NFET通閘裝置P3(210)和P4(212)關閉。在P1(202)和N2(208)為ON(即導電)且P2(206)和N1(204)為OFF下，在SRAM單元200中維持邏輯1。這會導致單元節點222在邏輯高(即VDD)而單元節點224在邏輯低(即VSS或接地220)。相反地，當P2(206)和N1(204)為ON且P1(202)和N2(208)為OFF時，在SRAM單元200中維持邏輯0，這迫使單元節點224至邏輯高且單元節點222至邏輯低。
在操作上(後製造測試或在特定實作中)，在讀取操作期間，BLT(216)和BLC(218)(預先放電)在其待命狀態中至 邏輯低位準(220)。當通電(啟動)字元線至邏輯低時，在邏輯1的單元節點(222或224)將傾向於朝VDD(221)拉高，這會被感應放大器檢測到(直接或通過位元線電壓間的***(差別))而產生數位信號給要求記憶體讀取操作的外部電路。此外，在寫入操作中，可在SRAM單元200中儲存邏輯1或邏輯0。欲寫入邏輯1，BLT 216被驅動至高且BLC 118至低，這會關閉N1(204)和P2(206)，同時打開N2(208)和P1(202)。相反地，欲寫入0，迫使BLT 216至低和BLC 218至高。
參照第3圖，繪示形成到記憶體裝置300中的SRAM單元200(第2圖)。在一實施例中，記憶體裝置300包括記憶體陣列310、行解碼電路320、輸入/輸出(I/O)電路330、和控制電路340。記憶體陣列310包括多行和多列的記憶體單元，任何適用於其的一個或更多者可能是具有p通道通閘的記憶體單元，如SRAM單元200(第2圖)。如所示，行解碼電路320耦合以接收位址線302上的至少一部分的位址，並回應於接收到的位址部分，在字元線(比如字元線321)上產生一個信號來選擇記憶體陣列310的一行中的記憶體單元。對照第2圖，字元線321對應到第2圖的WL 214。行解碼電路320在字元線上產生一個低電壓信號以啟動在記憶體陣列310的一行中的記憶體單元200的PFET通閘(比如第2圖的PFET 210和212)。單一對的互補位元線(216和218)如所示為記憶體陣列310的一列中的多個記憶體單元共用。I/O電路330一般包括一個或多個感 應放大器。感應放大器感應在對應到記憶體陣列310的多列的多個位元線對(216/218和216’/218’)的一個選定位元線對上的互補信號，並輸出對應到經放大的互補信號的一或更多個資料線304或代表對應到經感應的互補信號的二進位值的經放大信號。I/O電路330還包括一個或多個寫入驅動器，接收代表一或更多個資料線304上的二進位值的信號或互補信號，以確立對應到記憶體陣列310的多列的多個位元線對的一個選定位元線對(216/218和216’/218’)上的對應互補信號。控制電路340還接收位址302的至少一部分，並回應於接收到的位址部分，在一個或多個列選擇線344上產生一個或多個信號以在記憶體陣列310的一或更多列中選擇記憶體單元。這樣，可排列本揭露的衆多(可能上百萬)SRAM單元200來形成在計算或其它應用中使用的一個SRAM記憶體裝置300。
參照第4圖，顯示一個8T雙埠SRAM單元400的一個替代實施例。可以看出，雙埠SRAM單元400實質上與SRAM單元200相同，其為單一埠設計。因此，為了簡單起見，省略共同的參考數位。雙埠SRAM單元400包括第二個字元線(WL’)402(對於第二埠)，其啟動第二埠的第二對PFET通閘(例如，第二對通閘的第三對PFET)P5(404)和P6(408)，各分別耦合到第二組的互補位元線BLT’(406)和BLC’(410)。在操作上，第二埠如上該配合第2圖該般作用，且提供在SRAM單元400中有第二埠的優勢，其與第2圖的6T單埠SRAM單元200一次一個操作相比，可用於同 時(或大約同時)發生的多讀取或多寫入。
雖已在前面的詳細說明中呈現至少一個示範實施例，應可理解到存在有廣大數量的變異。也應理解到示範實施例僅為範例，且無意以任何方式限制本揭露的範圍、可應用性、或組態。相反地，上述詳細說明將為本領域技術人員在實現示範實施例上提供一個方便的路線圖。應可瞭解可做出尺寸、間距、和摻雜元素上的各種變化而不背離在所附的申請專利範圍中及法律等效者所提出的本揭露的範圍。
100‧‧‧SRAM單元
102‧‧‧P1
104‧‧‧N1
106‧‧‧P2
108‧‧‧N2
110‧‧‧N3
112‧‧‧N4
114‧‧‧字元線
116‧‧‧BLT
118‧‧‧BLC
120‧‧‧接地
122、124‧‧‧單元節點
200、400‧‧‧SRAM單元
202、206、210、212‧‧‧PFET
204、208‧‧‧NFET
214、321、402‧‧‧字元線
216、216’‧‧‧BLT
218、218’‧‧‧BLC
220‧‧‧接地
222、224‧‧‧單元節點
300‧‧‧記憶體裝置
302‧‧‧位址線
304‧‧‧資料線
310‧‧‧記憶體陣列
320‧‧‧行解碼電路
330‧‧‧輸入/輸出(I/O)電路
340‧‧‧和控制電路
404‧‧‧P5
406‧‧‧互補位元線BLT’
408‧‧‧P6
410‧‧‧BLC’
配合附圖敍述本揭露，其中相似參考號碼標示相似的元件，且其中：第1圖是傳統6T SRAM單元的示意圖；第2圖是根據本揭露的示範實施例的6T SRAM單元的示意圖；第3圖是根據本揭露的示範實施例的排列在SRAM陣列中的第2圖的6T SRAM單元的繪圖；以及第4圖是根據本揭露的8T雙埠SRAM單元的替代實施例的示意圖。
120‧‧‧接地
122、124‧‧‧單元節點
200‧‧‧SRAM單元
202、206‧‧‧PFET
204、208‧‧‧NFET
210、212‧‧‧PFET
214‧‧‧字元線
216、216’‧‧‧BLT
218、218’‧‧‧BLC
220‧‧‧接地
222、224‧‧‧單元節點

Claims (20)

  1. 一種方法，包含：形成靜態隨機存取記憶體單元，包含：形成第一對P通道場效應電晶體(PFET)，具有連接到電壓接點的共同源極和連接到另一個PFET的汲極的閘極；形成尺寸小於該第一對PFET的一對N通道場效應電晶體(NFET)，具有連接到該第一對PFET的個別PFET的該汲極的汲極、連接到Vss接點的共同源極、及連接到該第一對PFET的相對的PFET的該汲極的閘極；形成尺寸大於該NFET且約為該第一對PFET的一半的第二對PFET，該第二對PFET的各者具有分別耦合到鏈結該對的NFET的該NFET的該個別汲極到該第一對PFET的該PFET的該汲極的連結的汲極；形成互補位元線，該互補位元線的各者分別連接到該第二對PFET的源極；以及形成連接到該第二對PFET的各者的閘極的字元線。
  2. 如申請專利範圍第1項所述的方法，復包含：連接電壓來源到該電壓接點；連接該接地接點到接地電位；通電該字元線到邏輯低位準；以及通電該互補位元線的一者到邏輯一位準且另一個位元線到邏輯低位準，以在該靜態隨機存取記憶體單元 中儲存邏輯一。
  3. 如申請專利範圍第1項所述的方法，復包含：連接電壓來源到該電壓接點；連接該接地接點到接地電位；通電該字元線到邏輯低位準；以及通電該互補位元線的一者到邏輯一位準且另一個位元線到邏輯低位準，以在該靜態隨機存取記憶體單元中儲存邏輯零。
  4. 如申請專利範圍第1項所述的方法，復包含：連接電壓來源到該電壓接點；連接該接地接點到接地電位；放電該互補位元線到邏輯低位準；通電該字元線到邏輯低位準；以及檢測在該互補位元線中的電壓***，以讀取儲存在該靜態隨機存取記憶體單元中的邏輯值。
  5. 如申請專利範圍第1項所述的方法，復包含在一行中形成複數個其它的靜態隨機存取記憶體單元，各耦合到該字元線。
  6. 如申請專利範圍第5項所述的方法，復包含形成複數行的靜態隨機存取記憶體單元以形成複數列的單元，每一行具有個別的字元線，且該靜態隨機存取記憶體單元的每一列耦合到個別對的互補位元線。
  7. 如申請專利範圍第1項所述的方法，復包含：形成尺寸約與該第二對PFET相同的第三對PFET， 該第三對PFET的各者具有分別耦合到鏈結該對的NFET的該NFET的該個別汲極到該第一對PFET的該PFET的該汲極的連結的汲極；形成第二互補位元線，該第二互補位元線的各者分別連接到該第三對PFET的源極；以及形成連接到該第三對PFET的各者的閘極的第二字元線。
  8. 如申請專利範圍第7項所述的方法，復包含在一行中形成複數個其它的靜態隨機存取記憶體單元，該行的各靜態隨機存取記憶體單元具有耦合到該字元線的該第二對PFET和耦合到該第二字元線的該第三對PFET。
  9. 如申請專利範圍第8項所述的方法，復包含形成複數行的靜態隨機存取記憶體單元以形成複數列的單元，每一行具有個別的字元線和第二字元線，且該靜態隨機存取記憶體單元的每一列耦合到個別對的互補位元線和第二互補位元線。
  10. 一種方法，包含：形成靜態隨機存取記憶體單元，包括第一和第二反相器，各耦合到電壓接點和Vss接點；該第一反相器以第一p通道場效應電晶體(PFET)形成，該第一PFET具有耦合到第一n通道場效應電晶體(NFET)的汲極以形成第一單元節點的汲極，該第一NFET具有比該第一PFET更小的尺寸，且該第一PFET和第一NFET具有耦合到該第二反相器的第二單元節點 的共同閘極；該第二反相器以第二PFET形成，該第二PFET的尺寸約與該第一PFET相同，並具有耦合到第二NFET的汲極以形成第二單元節點的汲極，該第二NFET具有與該第一NFET大約相同的尺寸，且該第二PFET和第二NFET具有耦合到該第一反相器的該第一單元節點的共同閘極；形成一對PFET通閘，各者的尺寸大於該第一和第二反相器的該NFET，且約為該第一和第二反相器的該PFET的一半，該PFET通閘的各者具有分別耦合該第一和第二單元節點的汲極；形成互補位元線，該互補位元線的各者分別連接到該對的PFET通閘的一者的源極；以及形成連接到該對的PFET通閘的各者的閘極的字元線。
  11. 如申請專利範圍第10項所述的方法，復包含：連接電壓來源到該電壓接點；連接該接地接點到接地電位；通電該字元線到邏輯低位準；以及通電該互補位元線的一者到邏輯一位準，且另一個位元線到邏輯低位準，以在該靜態隨機存取記憶體單元中儲存邏輯一。
  12. 如申請專利範圍第10項所述的方法，復包含：連接電壓來源到該電壓接點； 連接該接地接點到接地電位；通電該字元線到邏輯低位準；以及通電該互補位元線的一者到邏輯一位準，且另一個位元線到該邏輯低位準，以在該靜態隨機存取記憶體單元中儲存邏輯零。
  13. 如申請專利範圍第10項所述的方法，復包含：連接電壓來源到該電壓接點；連接該接地接點到接地電位；放電該互補位元線到邏輯低位準；通電該字元線到該邏輯低位準；以及檢測在該互補位元線中的電壓***，以讀取儲存在該靜態隨機存取記憶體單元中的邏輯值。
  14. 如申請專利範圍第10項所述的方法，復包含在一行中形成複數個其它的靜態隨機存取記憶體單元，各耦合到該字元線。
  15. 如申請專利範圍第14項所述的方法，復包含形成複數行的靜態隨機存取記憶體單元以形成多列，每一行具有個別的字元線，且該靜態隨機存取記憶體單元的每一列耦合到個別對的互補位元線。
  16. 如申請專利範圍第10項所述的方法，復包含：形成尺寸約與該對的PFET通閘相同的第二對PFET通閘，該第二對PFET通閘的各者具有分別耦合到該第一和第二反相器的該第一和第二單元節點的汲極；形成第二互補位元線，該第二互補位元線的各者分 別連接到該第二對PFET通閘的源極；以及形成連接到該第二對PFET通閘的各者的閘極的第二字元線。
  17. 如申請專利範圍第16項所述的方法，復包含在一行中形成複數個其它的靜態隨機存取記憶體單元，該行的各靜態隨機存取記憶體單元具有耦合到該字元線的該對PFET通閘和耦合到該第二字元線的該第二對PFET通閘。
  18. 如申請專利範圍第17項所述的方法，復包含形成複數行的靜態隨機存取記憶體單元以形成多列，每一行具有個別的字元線和第二字元線，且該靜態隨機存取記憶體單元的每一列耦合到個別對的互補位元線和第二互補位元線。
  19. 一種半導體裝置，包含：第一對P通道場效應電晶體(PFET)，具有連接到電壓接點的共同源極和連接到另一個PFET的汲極的閘極；尺寸小於該第一對PFET的一對N通道場效應電晶體(NFET)，具有連接到該第一對PFET的該個別的PFET的該汲極的汲極、連接到接地接點的共同源極、及連接到該第一對PFET的相對的PFET的該汲極的閘極；尺寸大於該NFET且約為該第一對PFET的一半的第二對PFET，該第二對PFET的各者具有分別耦合到鏈結該對的NFET的該NFET的該個別汲極到該第一對PFET 的該PFET的該汲極的連結的汲極；互補位元線，該互補位元線的各者分別連接到該第二對PFET的源極；以及連接到該第二對PFET的各者的閘極的字元線。
  20. 如申請專利範圍第19項所述的半導體裝置，復包含：尺寸約與該對PFET通閘相同的第二對PFET通閘，該第二對PFET通閘的各者具有分別耦合到該第一和第二反相器的該第一和第二單元節點的汲極；第二互補位元線，該第二互補位元線的各者分別連接到該第二對PFET通閘的源極；以及連接到該第二對PFET通閘的各者的閘極的第二字元線。
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