CN113782073A - 存储器电路以及用于提供电平的方法 - Google Patents

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Abstract

公开了一种电路，包括相互交叉耦合的第一晶体管和第二晶体管，使得第一晶体管的源极和第二晶体管的源极均连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的漏极。该电路可通过第二晶体管和第三晶体管将配置为第一电平的电源直接耦合至存储器单元，从而向存储器单元提供字线电压的第一电平，并且通过第二晶体管和第三晶体管将配置为第二电平的电源直接耦合至存储器单元，从而向存储器单元提供字线电压的第二电平。本发明的实施例还公开了一种用于提供电平的方法。

Description

存储器电路以及用于提供电平的方法
技术领域
本发明的实施例涉及存储器电路以及用于提供电平的方法。
背景技术
存储器电路通常包括存储器阵列，该存储器阵列包括耦合至字线和位线布置的多个存储器单元。将每个存储器单元耦合至相应对的字线和位线。可以有多个存储器单元耦合至给定的字线和/或给定的位线。如本文所使用，有时将术语“字线”称为存储器阵列的“行”；如本文所使用，有时将术语“位线”称为同一存储器阵列的“列”。
通常，将字线驱动器电路(以下称为“字线驱动器”)耦合至存储器电路中的每个字线。在存储器阵列内，通常在给定时间时激活一个字线，访问(例如，读取、写入或刷新)耦合至激活字线的相应存储器单元。此时，存储器电路中的其他字线仍可保持未激活状态。由耦合至激活字线的字线驱动器控制激活字线上的电压。通过将字线地址信号提供给存储器电路中的字线解码器，选择激活字线。字线解码器选择性地激活耦合至已配址字线的字线驱动器。
发明内容
根据本发明实施例的一个方面，提供了一种存储器电路，包括：第一晶体管和第二晶体管，相互交叉耦合使得第一晶体管的第一源极/漏极和第二晶体管的第一源极/漏极均连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的第二源极/漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的第二源极/漏极，其中，电路配置为：当读取存储器单元时向存储器单元提供字线电压的第一电平，并且当写入存储器单元时向存储器单元提供字线电压的第二电平，并且其中，电路配置为：通过第二晶体管和第三晶体管将配置为第一电平的电源直接耦合至存储器单元，从而向存储器单元提供字线电压的第一电平，并且通过第二晶体管和第三晶体管将配置为第二电平的电源直接耦合至存储器单元，从而向存储器单元提供字线电压的第二电平。
根据本发明实施例的另一个方面，提供了一种存储器电路，包括：第一晶体管和第二晶体管，第一晶体管和第二晶体管相互交叉耦合，使得第一晶体管的源极和第二晶体管的源极均连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的漏极，第三晶体管，第三晶体管的源极连接至第一节点；和第四晶体管，第四晶体管的源极连接至第二节点，其中，电路配置为：通过第二晶体管和第三晶体管将电源的第一电平耦合至第三晶体管的漏极，从而在第三晶体管的漏极处产生第一电平的输出电压，并且通过第二晶体管和第三晶体管将电源的第二电平耦合至第三晶体管的漏极，从而在第三晶体管的漏极处产生第二电平的输出电压，电源的第二电平基本上高于输出电压的第一电平。
根据本发明实施例的又一个方面，提供了一种用于提供电平的方法，方法包括：将第一晶体管和第二晶体管配置为相互交叉耦合，使得第一晶体管的源极和第二晶体管的源极连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的漏极；响应于配置为第一电平的电源，将电源的第一电平直接耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点；并且响应于配置为基本上高于第一电平的第二电平的电源，将电源的第二电平直接耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点。
附图说明
当结合附图进行阅读时，根据以下详细描述可以最好地理解本发明的各个实施例。注意，根据行业中的标准做法，各个部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1示出了根据一些实施例的存储器电路的框图。
图2示出了根据一些实施例包括图1中存储器电路的存储器单元的示意图。
图3示出了根据一些实施例的图1中存储器电路的字线驱动器的电路图。
图4示出了根据一些实施例操作图3的字线驱动器时的波形图(包括各种信号的各自波形)。
图5示出了根据一些实施例耦合至(或集成到)图3的字线驱动器的控制信号生成电路的电路图。
图6示出了根据一些实施例耦合至(或集成到)图5的控制信号生成电路的偏置生成电路的电路图。
图7示出了根据一些实施例耦合至(或集成到)图5的控制信号生成电路的另一偏置生成电路的电路图。
图8示出了根据一些实施例操作图3的字线驱动器方法的流程图。
具体实施方式
以下公开内容提供了许多不同的实施例或示例，用于实施所提供主题的不同部件。以下将描述元件和布置的具体示例以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个示例中重复参考标号和/或字符。这种重复是为了简明和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，诸如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图所示的一个元件或部件与另一元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。器件可其他方式进行取向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。
在存储器电路(例如，电阻式随机存取存储器(RRAM)电路)崛起的背景下，写入单元时向存储器单元施加的字线电压有时需要比读取单元时所施加的字线电压更高。使用更高的字线电压可以有利地改善写入存储器单元的效率，这反过来可以改善存储器电路的各种特性，例如，存储器容量(即，密度)、延迟、周期时间和保持时间等。如此，可以配置相应的字线驱动器，提供多个电平的字线电压。
在现有的技术方案中，建议将高电压电平移相器包括在字线驱动器中。然而，这样的高电压电平移相器通常会包括至少一对交叉耦合晶体管和分别耦合至交叉耦合晶体管的镜像电路对，在存储器电路的总体设计中，这会在面积和/或成本方面做出不利的妥协。此外，鉴于随着时间的推移，施加到存储器单元的更高电压会损伤与这些单元相联的晶体管，故通常会在字线驱动器的输出阶段添加额外的晶体管管理电压。通常，人们不想将这些额外的晶体管引入字线驱动器中，特别是考虑到它们会对总体设计产生影响时，这些影响至少体现在成本和性能方面。对于区域中性设计，使用级联布置，可以增加晶体管阻抗。然而，由于构成级联部分的晶体管的数目(通常大于4个)，为了正确地操作这样的级联部分，故经常需要额外的功率来部分地偏置级联部分。因此，现有的字线驱动器无法令人完全满意。
本发明提供了字线驱动器的各种实施例，本发明的字线驱动器可以提供至少两个电平的字线电压，却只占用现有字线驱动器的一半或更少的面积。例如，本发明公开的字线驱动器包括交叉耦合晶体管对，并且不包括耦合至交叉耦合晶体管的镜像电路。如此，可以显著简化本发明公开的字线驱动器的设计，这可以有利地减少字线驱动器所占用的相应面积。此外，本发明公开的字线驱动器包括级联部分，该级联部分由最多两个晶体管形成。因此，与现有字线驱动器相比，本发明公开的字线驱动器可以消耗更少的功率。
可在各种存储器电路或其组件中使用本发明公开的字线驱动器的实施例，从而，在保持性能的同时改善基板面使用率。存储器电路可以包括嵌入式存储器(例如，嵌在IC内的存储器)或独立的(例如，离散的)存储器(例如，作为IC内的主要元件的存储器)。存储器的实例包括但不限于易失性、非易失性、静态、动态、只读、随机存取、闪存、一次可编程、多次可编程、磁性相变存储器(PCM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)等。在通常称为逻辑电路的较大功能块中包含嵌入式存储器，例如微处理器、数字处理器件、现场可编程门阵列(FPGA)、专用集成电路(ASIC)等。
通常，集成电路(IC)制造技术会提供至少两种不同类型的晶体管。输入/输出(I/O)晶体管是第一类的示例。设计I/O晶体管，使其在相对高电压环境(例如1.7伏的标称电压)下工作。为了承受相对高的电压，同时栅极氧化物不被击穿，故形成的I/O晶体管具有相对厚的栅极氧化物(例如，大于约50埃厚)和相对长的沟道长度(例如，约为薄氧化物晶体管长度的2倍)。因此，第一类晶体管能够承受相对高电压且具有相对厚的栅极氧化物，在本文中可将其称为“厚氧化物晶体管”或“厚氧化物FET”。
另一方面，IC制造技术提供的第二类晶体管实例是逻辑晶体管。设计逻辑晶体管，使其在较低电压环境(例如1.1伏的标称电压)下工作。由于施加在这些晶体管上的电压低于施加在厚氧化物晶体管上的电压，因此逻辑晶体管的栅极氧化物不需要像厚氧化物器件的栅极氧化物那样厚。例如，典型逻辑晶体管的栅极氧化物厚度可以为约10-12埃，并且沟道长度更短(例如，在最小指定的光刻尺寸下)。因此，第二类晶体管能够承受相对较低的电压且具有相对薄的栅极氧化物，在本文中可将其称为“薄氧化物晶体管”或“薄氧化物FET”。根据本发明公开的各种实施例，本发明公开的字线驱动器中所包括的每个晶体管都可以是薄氧化物晶体管，下文将进一步详细讨论这种晶体管。
图1示出了根据各种实施例的示例存储器电路100的框图。存储器电路100包括存储器阵列102、位线(BL)驱动器106和字线(WL)驱动器108。应该理解的是，图1中所示的存储器电路100的实施例是简化的，因此，存储器电路100可以包括一个或多个其他框(或电路)，而其仍在本发明的范围内。例如，存储器电路100可以包括一个或多个多路选择器、一个或多个输入/输出电路(读出放大器)等，该多路选择器耦合在存储器阵列102和BL驱动器106之间和存储器阵列102和WL驱动器108之间。
仍然参考图1，更详细地说，存储器阵列102包括以列行结构布置的多个存储器单元(例如，102-1)。每个存储器单元中都被布置在多个列中相应的一个和多个行中相应行的交互处。每一列都可以相应一个BL，每一行都可以对应一个WL。如此，每个存储器单元都被耦合至相应的BL和WL对，使得一个或多个其他电路(例如，BL驱动器、WL驱动器等)能够通过BL和WL对访问存储器单元。例如，在图1中，通过BL 116-1和WL 118-1，将存储器单元102-1耦合至BL驱动器106，BL 116-1和WL 118-1分别是多个BL(116-1、116-2、116-3…116-N)中的一个和多个WL(118-1、118-2、118-3…118-M)中的一个，其中，N可以对应存储器阵列102的多个列，并且M可以对应存储器阵列102的多个行。
继续上述示例，可以基于列地址和行地址，通过分别断言(例如，激活)BL 116-1和WL 118-1，BL驱动器106和WL驱动器108可以访问存储器单元102-1。在一些实施例中，响应于断言BL 116-1，BL驱动器106可以经断言的BL 116-1将BL信号(例如，BL信号117)施加到存储器单元102-1，基于存储器单元102-1写入或呈现的逻辑状态确定其信号电平。响应于断言WL 118-1，WL驱动器108可以经断言的WL 118-1将WL信号(例如，WL信号119)施加到存储器单元102-1，根据存储器单元102-1是写入还是呈现来确定其信号电平。根据一些实施例，BL信号117和WL信号119中的每一个都可以是电压信号，因此，各自信号电平可以是电压电平。在一些其它实施例中，BL信号117和WL信号119可以是电流信号，而这仍在本发明的范围内。
如上所述，可将本发明所公开的存储器驱动器108用于各种存储器。图2作为代表性示例，示意图中示出了存储器单元102-1包括RRAM存储器单元。应当理解的是，存储器单元102-1可以包括任何其他类型的存储器单元(例如，MRAM存储器单元、DRAM存储器单元等)，而这仍在本发明的范围内。如图2所示，存储器单元102-1包括具有可变电阻的电阻器120和串联耦合至电阻器120的晶体管122。在一些实施例中，电阻器120可形成多层堆叠件，其中，电阻器120的电阻随施加到电阻器120的电压不同而变化。通常，串联耦合至电阻器120的晶体管122被称为“选择晶体管”或“使能晶体管”，电路被配置为能够使传导路径通过耦合电阻器120。
形成存储器单元102-1作为三端器件，使之耦合至3条信号线，同时作为RRAM单元。例如，电阻器120的一端未耦合至晶体管122的漏极，而是连接至BL 116-1，晶体管122的栅极连接至WL 118-1，并且晶体管122的源连接至源线130。如此，可以通过信号线访问存储器单元102-1。
例如，当写入存储器单元102-1时，WL驱动器108可以将WL信号119配置为第一电平(以下简称“写入电平”)，然后经由WL 118-1将WL信号119施加到晶体管122的栅极。作为响应，根据是向存储器单元102-1写入高逻辑状态还是低逻辑状态，BL驱动器106可以配置BL信号117为某一电平，然后经由BL 116-1将BL信号117施加到电阻器120。另一方面，当读取存储器单元102-1时，WL驱动器108可以将WL信号119配置为第二电平(以下称为“读取电平”)，然后经由WL 118-1将WL信号119施加到晶体管122的栅极。作为响应，BL驱动器106可以将BL信号117配置为某一电平，然后经由BL 116-1将BL信号117施加到电阻器120。在一些实施例中，WL驱动器108可以将写入电平配置为基本上高于读取电平，以提高写入存储器单元102-1的效率。
图3示出了根据各种实施例的WL驱动器108的示例电路图。WL驱动器108配置为：接收多个控制信号311、控制信号313、控制信号315、控制信号317和控制信号319(将在下文对此分别进行讨论)，并基于控制信号的各自信号电平，提供WL信号321。可以经由相应的WL，向存储器单元提供这样的WL信号321，用于读取或写入存储器单元，其基本上类似于WL信号119，如上文对图1和图2所讨论。应当理解的是，图3中所示的WL驱动器108的实施例是简化的，因此，WL驱动器108可以包括一个或多个其他组件来执行各自的(多种)功能，而其仍在本发明的范围内。例如，WL驱动器108可以包括一个或多个解码器，这些解码器被配置为基于接收到的行地址来指明断言哪个耦合的WL，从而经由断言的WL施加生成的WL信号321。
仍然参考图3，更详细地说，WL驱动器108包括晶体管MP0、晶体管MP1、晶体管MP2、晶体管MP3、晶体管MP4、晶体管MN1、晶体管MN2、晶体管MN3、晶体管MN4、晶体管MN5和晶体管MN6，以及反相器302。在一些实施例中，晶体管MP1-晶体管MP4中的每一个都包括p型金属氧化物半导体场效应晶体管(pMOSFET)，而晶体管MN1-晶体管MN6中的每一个都包括n型金属氧化物半导体场效应晶体管(nMOSFET)。应当理解的是，晶体管MP1-晶体管MP4和晶体管MN1-晶体管MN6中的每一个都可以包括各种其它类型的晶体管(例如，双极结晶体管、高电子迁移率晶体管等)，而这仍在本发明的范围内。晶体管MP1-晶体管MP4和晶体管MN1-晶体管MN6以及反相器302彼此耦合在第一电源301和第二电源303之间，下文将对此进行讨论。
例如，晶体管MP1和晶体管MP2彼此交叉耦合。具体而言，晶体管MP1的源极和晶体管MP2的源极连接至电源301，晶体管MP1的栅极在节点Y处连接至的晶体管MP2的漏极，晶体管MP2的栅极在节点X处连接至晶体管MP1的漏极。进一步，晶体管MP1的漏极和晶体管MP3的源极在节点X处连接。晶体管MP2的漏极和晶体管MP4的源极在节点Y处连接。控制信号313门控晶体管MP3和晶体管MP4中的每一个。晶体管MP3的漏极连接至晶体管MN2的漏极。晶体管MP4的漏极在节点Z处连接至晶体管MN3的漏极。控制信号315门控晶体管MN2和晶体管MN3中的每一个。晶体管MN2的源极耦合至晶体管MN4的源极和晶体管MN6的漏极。控制信号317和控制信号319分别门控晶体管MN4和晶体管MN6。晶体管MN6的源极连接至电源303。晶体管MN3的源极连接至晶体管MN5的漏极。晶体管MN3的源极耦合至电源303。反相器302配置为：在其输入处接收控制信号319，并在其对晶体管MN5的栅极的输出处提供控制信号319的逻辑反转信号。晶体管MN4的漏极连接至晶体管MN1的源极。控制信号315还门控晶体管MN1。晶体管MN1的漏极连接至晶体管MP0的漏极。控制信号311还门控晶体管MP0。晶体管MP0的源极连接至电源301。
结合图4的波形图400对图3所示的示例WL驱动器108的操作进行描述。在图4中，示出了控制信号311、控制信号313、控制信号317和控制信号319、电源301和WL信号321的相应示例信号电平。控制信号311、控制信号313、控制信号317、控制信号319和电源301中的每一个都会随时间在两个信号电平之间变化，使WL驱动器108生成的WL信号321分别为读取电平和写入电平。在各种实施例中，写入电平基本上大于读取电平。在各种实施例中，控制信号315(图4中未示出)可以保持在高逻辑状态，从而，在生成WL信号321的读取电平和写入电平期间使晶体管MN1、晶体管MN2和晶体管MN3保持导通。在各种实施例中，生成WL信号321的读取电平和写入电平期间，电源301和控制信号313之间的差可以保持固定不变。
从时间t0到时间t1，提供高逻辑状态(“逻辑1”)的控制信号317。在一些实施例中，当控制信号317配置为逻辑1时，WL驱动器108电路可配置为提供处于读取电平的WL信号321。因此，WL驱动器108可在读取存储器单元时向存储器单元提供这样的WL信号321。在从时间t0到时间t1期间，电源301可配置为第一电平(例如，约1伏)；已提供处于第一电平的控制信号313(例如，大约0伏)；提供处于低逻辑状态的控制信号319(“逻辑0”)；并且提供处于逻辑1的控制信号311。故通常会在字线驱动器的输出阶段添加额外的晶体管管理电压。在控制信号313配置为约0伏的情况下，导通晶体管MP3和晶体管MP4，这使得响应于形成放电路径(通过节点X传播(propagate)或从节点X传播)时，节点X处的电压，能够放电(例如，降低)到约0伏(基本上等于控制信号313的信号电平)，下文将对此进行讨论。
在一些实施例中，有时可将控制信号319为逻辑0而控制信号317为逻辑1的时间段(例如，从时间t0到时间t1的时间段)称为读取待机时间段(read standby period)。在读取待机时间段中，WL驱动器108可能尚未将WL信号321转换为读取电平，例如，WL信号321仍保持为0伏。当导通晶体管MP4时，可导通晶体管MP1，同时截止交叉耦合晶体管MP2，这使得节点X处的电压基本上等于电源301的第一电平(例如，约1伏)。
从时间t1到时间t2，控制信号319会从逻辑0转换为逻辑1，这反过来可以将WL信号321从约0伏转换为读取电平。在一些实施例中，WL信号321的读取电平可基本上等于电源301的第一电平。例如，响应于控制信号319转换为逻辑1，导通晶体管MN6。一旦导通晶体管MN6，就可自节点X经由晶体管MN1、晶体管MN4和晶体管MN6至电源303(例如，接地)形成放电路径351，从而将节点X处的电压从大约1v降到基本上等于控制信号313的信号电平(例如，约0伏)。如此，可导通晶体管MP2，同时截止交叉耦合的晶体管MP1，从而使电源301的第一电平(例如，约1伏)耦合至节点Y。由于已通过控制信号313(配置为约0伏)导通了晶体管MP4，可将电源301的第一电平提供至节点Z，这会使WL信号321增至基本上等于电源301的第一电平(例如，约1伏)。再次参考转换为逻辑1的控制信号319，截止(由逻辑反转的控制信号319门控的)晶体管MN5。如此，自节点Z经由晶体管MN3和晶体管MN5至电源303(接地)的放电路径未建立，这可有效地将电源301的第一电平耦合至节点Z。
从时间t2到时间t3，控制信号311、控制信号313、控制信号317、控制信号319和电源301的信号电平可以保持不变。如此，在从时间t2到时间t3的时间段内，WL驱动器108可提供处于读取电平的WL信号321。在一些实施例中，可以根据耦合至WL驱动器108的存储器单元的类型来预定周期。
从时间t3到时间t4，将控制信号319从逻辑1转换为逻辑0，WL驱动器108可停止提供WL信号321，例如，提供大约0伏的WL信号321。具体地，当控制信号319处于逻辑0时，截止晶体管MN6，从而断开放电路径351，这会逐渐截止晶体管MP2，停止提供在非零电平的WL信号321。在一些实施例中，在提供非零电平的WL信号321之后(例如，在时间t3)，可通过将控制信号311从逻辑1转换为逻辑0来导通晶体管MP0。如此，可通过导通晶体管MP0将电源301的第一电平耦合至节点X，其可将节点X处的电压从大约0伏拉高至大约1伏。因此，可更快地截止晶体管MP2，这可有利地降低WL驱动器108的功耗。控制信号311可在相对短的时间内保持在逻辑0。例如，从时间t4到时间t5的周期约为1～2纳秒，在时间t5之后，将控制信号311转换回逻辑1。
从时间t6到时间t7，将控制信号317从逻辑1转换到逻辑0。在一些实施例中，当控制信号317配置为逻辑0时，WL驱动器108可配置为提供处于写电平的WL信号321。因此，在写入存储器单元时，WL驱动器108可向存储器单元提供这样的WL信号321。在从时间t6到时间t7期间，配置电源301，提高到第二电平(例如，约2伏)；配置控制信号313，提高到第二电平(例如，约1伏)；控制信号319保持为逻辑0；控制信号311保持为逻辑1。当配置控制信号313为约1伏时，晶体管MP3和晶体管MP4仍然保持导通，使得在响应于形成放电路径(通过节点X传播或从节点X传播)时，将节点X处的电压放电(例如，降低)至大约1伏(基本上等于控制信号313的信号电平)。从时间t7到时间t8，控制信号319保持为逻辑0，使晶体管MN6保持截止。也就是说，无法建立从结X经由晶体管MN6至接地的放电路径。
在一些实施例中，控制信号319为逻辑0，且控制信号317为逻辑0，有时可将这一时段(例如，从时间t7到时间t8的时段)称为写入待机时段。在写入待机时段期间，WL驱动器108可能尚未将WL信号321转换为写入电平，例如，WL信号321仍保持为0伏。当晶体管MP4仍保持导通时，可导通晶体管MP1，同时截止交叉耦合的晶体管MP2，这使节点X处的电压基本上等于电源301的第二电平(例如，约2伏)。
从时间t8到时间t9，控制信号319再次从逻辑0转换为逻辑1，这反过来可将WL信号321从约0伏转换为写入电平。在一些实施例中，WL信号321的写入电平可基本上等于电源301的第二电平。例如，响应于控制信号319转换为逻辑1，导通晶体管MN6。当导通晶体管MN6时，可自节点X经由晶体管MN2和晶体管MN6(控制信号317配置为逻辑0，而截止晶体管MN4)至电源303(例如，接地)形成放电路径355，从而将节点X处的电压从约2伏拉降至基本上等于控制信号313的信号电平(例如，约1V)。如此，晶体管MP2仍可导通(因为电源301的第二电平约为2伏)，同时截止交叉耦合晶体管MP1，从而导致电源301的第二电平(例如，约2伏)耦合至节点Y。通过配置为约1伏的控制信号313，导通晶体管MP4时，可以向节点Z提供电源301的第二电平，这使得WL信号321在时间t10增加至基本上等于电源301的第二电平(例如，约2伏)。再次参考转换为逻辑1的控制信号319，截止(由逻辑反转的控制信号319门控的)晶体管MN5。如此，自节点Z经由晶体管MN3和晶体管MN5至电源303(例如，接地)的放电路径未建立，这可有效地将电源301的第二电平耦合至节点Z。
如上所述，WL驱动器108的每个晶体管包括薄氧化物晶体管，其可提供更好的性能，但是可以在穿过各氧化物的电压变得很大时经受氧化物击穿。使用如图3所示的配置，尽管通过WL驱动器108的输出阶段的晶体管(例如晶体管MP2和MP4)提供相对大的电压(例如，WL信号321的2伏)，但是这些晶体管仍可免受氧化物击穿的影响。这是因为晶体管MP3将在节点X处的电压被钳制在约1伏，这使得穿过晶体管MP2的源极/漏极和栅极以及晶体管MP4的源极/漏极和栅极的各自电压约为1伏，而不是配置在电源301处的相对较大的电压(例如，2伏)。
从时间t10到时间t11，控制信号311、控制信号313、控制信号317、控制信号319和电源301的信号电平可以保持不变。如此，在从时间t10到时间t11的期间内，WL驱动器108可提供处于写入电平的WL信号321。在一些实施例中，可以根据耦合至WL驱动器108的存储器单元的类型来预定周期。
从时间t11到时间t12，控制信号319从逻辑1转换至逻辑0，WL驱动器108可停止提供WL信号321，即提供约0伏的WL信号321。具体地，当控制信号319处于逻辑0时，截止晶体管MN6，从而断开放电路径355，这会逐渐截止晶体管MP2，停止提供在非零电平的WL信号321。在一些实施例中，在提供在非零电平的WL信号321之后(例如，在时间t11)，可通过将控制信号311从逻辑1转换至逻辑0，导通晶体管MP0。如此，可通过导通晶体管MP0将电源301的第二电平耦合至节点X，其可以将节点X处的电压从约1伏拉高至约2伏。因此，可更快地截止晶体管MP2，这可有利地降低WL驱动器108的功耗。控制信号311可在相对短的时间内保持在逻辑0。例如，从时间t12到时间t13的周期约为1～2纳秒，并且在时间t13之后，将控制信号311转换回逻辑1。
在一些实施例中，晶体管MP3和晶体管MP4可构成级联电路。为偏置级联电路，如本文所公开，WL驱动器108可以使用包括源极跟随器的控制信号生成电路来基于参考电压提供控制信号313。控制信号生成电路500可以耦合至WL驱动器108或以其他方式与WL驱动器108集成。在一些实施例中，源极跟随器可以使用参考电压和电源301的信号电平来确定控制信号313的信号电平。图5示出了根据各种实施例的控制信号生成电路500的示例电路图。
如所示，控制信号生成电路500包括晶体管MP5、晶体管MN7和晶体管MN8。在一些实施例中，晶体管MP5包括pMOSFET，并且晶体管MN7和晶体管MN8中的每个都包括nMOSFET。应理解的是，晶体管MP5和晶体管MN7-晶体管MN8中的每个都可包括各种其它类型的晶体管(例如，双极结晶体管、高电子迁移率晶体管等)，而这仍在本发明的范围内。晶体管MP5和晶体管MN7-晶体管MN8彼此耦合在电源301和电源303之间，下文将对此进行讨论。
例如，晶体管MP5的源极连接至电源301，晶体管MP5的漏极连接至晶体管MN7的漏极，并且晶体管MP5由控制信号317门控。晶体管MN7的源极和晶体管MN8的漏极在节点A处连接，晶体管MN7由电源301门控，晶体管MN8的源极连接至电源303，并且晶体管MN8通过参考电压Vin门控。
在一些实施例中，晶体管MN7可以用作源极跟随器，并且晶体管MN8可以向源极跟随器提供参考电压。电源301(在晶体管MN7的栅极处接收)可用作源极跟随器的输入，在节点A(在晶体管MN7的源极处)提供控制信号313作为输出。如此，控制信号313的信号电平可确定为：电源301的信号电平减去参考电压Vin(控制信号313＝电源301－参考电压Vin)。这是因为当晶体管MN7和晶体管MN8分别由电源301和参考电压Vin导通时(例如，在饱和区)，晶体管MN7的栅极和源极的电压(电源301–控制信号313)等于晶体管MN8的栅极和源极之间的电压(参考电压Vin)。也就是说，电源301–控制信号313＝参考电压Vin，由此导出关系：控制信号313的信号电平等于电源301的信号电平减去参考电压Vin。根据各种实施例，可以将参考电压Vin配置在约1伏至约1.3伏之间。基于上述讨论，在级联晶体管MP3和晶体管MP4中的每个的源极/漏极上存在的最大电压(图3)可以有利地限制为参考电压Vin的电平，例如，约1伏至约1.3伏。
具体地，当读取耦合至WL驱动器108的存储器单元时，提供逻辑1的控制信号317，如上文参照图4所讨论的。作为响应，截止控制信号生成电路500的晶体管MP5。因此，节点A处的电压(控制信号313的信号电平)被下拉至电源303(例如，接地)，即电源301的第一电平(约1伏)–参考电压Vin(约1伏)。另一方面，当写入存储器单元时，提供控制信号317的逻辑0(并且电源301配置为第二电平，约2伏)，这会导通晶体管MP5。当导通晶体管MP5时，电源301的第二电平可以耦合至晶体管MN7的漏极，使得节点A处的电压等于电源301的第二电平减去参考电压Vin，例如，约1伏。
图6示出了根据各种实施例的生成参考电压的偏置生成电路600的示例电路图。偏置生成电路600可以耦合至控制信号生成电路500或以其他方式与控制信号生成电路500集成。如所示，偏置生成电路600包括运算放大器602、晶体管604(例如，pMOSFET)、第一晶体管606、第二晶体管608和多路选择器610。偏置生成电路600的组件在第一电源601(例如，输入/输出电源电压)和第二电源603(例如，接地)之间彼此耦合。运算放大器602具有两个输入602A(例如，反相输入)和602B(例如，非反相输入)及一个输出602C。输入602A配置为：接收带隙电压605，输入602B连接至节点X，并且输出602C连接至晶体管604的栅极。晶体管604的源极连接至电源601，晶体管604的漏极经由电阻器606和电阻器608耦合至电源603，节点X连接在两者之间。此外，通过改变电阻器606的电阻值对电阻器608的电阻值的比率，节点X处的电压可以从第一值变为第二值(例如，约1伏到约1.3伏)。多路选择器610配置为：选择从第一值到第二值范围内的一个作为参考电压Vin。
图7示出了根据各种实施例的用于生成参考电压Vin的另一偏置生成电路700的示例电路图。偏置生成电路700可以耦合至控制信号生成电路500或以其他方式与控制信号生成电路500集成。如所示，偏置产生电路700包括电流源702和晶体管704(例如，nMOSFET)。晶体管704的栅极和漏极彼此连接，这有时被称为“二极管连接”晶体管，其会使晶体管704在饱和模式下运行。晶体管704的源极连接至电源701(例如，接地)。电流源702配置为：向二极管连接的晶体管704提供约等于流过晶体管704的饱和电流的恒定电流。如此，偏置生成电路700可以基于该电流提供稳定的参考电压Vin。
图8示出了根据各种实施例的用于操作WL驱动器提供WL信号的至少两种电平的示例方法800的流程图。例如，如本文所公开，WL驱动器108可以执行方法800的操作，提供WL信号的至少两个电平(例如，图1-图2所讨论的119，图3-图4所讨论的321)。如此，结合图1-图3描述以下方法800的实施例。方法800的所图示实施例仅是示例。因此，要理解，对方法800操作的各种变化中的任一个可以省略、重新排序和/或添加，而这些仍在本发明的范围内。
根据各种实施例，方法800从操作802开始：第一晶体管和第二晶体管被配置为相互交叉耦合。如此，第一晶体管的源极(例如，图3的MP1)和第二晶体管的源极(例如，图3的MP2)连接到电源(例如，图3的301)，第一晶体管的栅极在第一节点(例如，图3的节点Y)处连接至第二晶体管的漏极，第二晶体管的栅极第二节点(例如，图3的节点X)处连接至第一晶体管的漏极。继续上述示例，第一晶体管MP1和第二晶体管MP2中的每个都可以耦合至一部分级联电路。例如，在图3中，第一晶体管MP1在其漏极处耦合至晶体管MP3；并且，第二晶体管MP2在其漏极处耦合至晶体管MP4，其中，晶体管MP3和晶体管MP4可以用作WL驱动器108的输出阶段的级联电路。
根据各种实施例，方法800进行至操作804：直接将电源的第一电平耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点。继续上述示例，电源301可配置为第一电平(例如，1伏)。作为响应，WL驱动器108可以直接将电源301的第一电平耦合至节点Y，然后横跨导通的晶体管(例如，MP4)耦合至输出节点(例如，图3的节点Z)。在一些实施例中，由控制信号(例如，图3的313)导通晶体管MP3和晶体管MP4中的每一个，使晶体管MP3和晶体管MP4可以根据电源301的变化电平保持导通。例如，当电源301配置为第一电平(例如，1伏)时，控制信号313可配置为约0伏，使得节点X能够放电至接地电压，从而导通晶体管MP2，然后通过晶体管MP2(和已经导通的晶体管MP4)将电源301的第一电平耦合至输出节点Z。因此，可将电源301的第一电平作为WL信号321提供给输出节点Z。
根据各种实施例，方法800进行至操作806，将电源的第二电平直接耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点。继续上述示例，电源301可配置为第二电平(例如，2伏)。作为响应，WL驱动器108可直接将电源301的第二电平耦合至节点Y，然后横跨导通的晶体管(例如，MP4)至输出节点(例如，图3的节点Z)。在一些实施例中，由控制信号(例如，图3的313)导通晶体管MP3和晶体管MP4中的每一个，使晶体管MP3和晶体管MP4可以根据电源301的变化电平保持导通。例如，当电源301配置为第二电平(例如，2伏)时，控制信号313可配置为约1伏，使节点X放电至约1伏，从而仍然导通晶体管MP2，然后通过晶体管MP2(和已经导通的晶体管MP4)将电源301的第二电平耦合至输出节点Z。因此，可将电源301的第二电平作为WL信号321提供给输出节点Z。有益的是根据电源301的信号电平改变控制信号313的信号电平，因为当WL驱动器108配置为提供相对大的输出电压时，WL驱动器108在输出阶段的晶体管(例如，晶体管MP3和晶体管MP4)不会经受各个氧化物之间相对较大的电压差。
在本发明的一个方面，电路包括：相互交叉耦合的第一晶体管和第二晶体管，使得第一晶体管的源极/漏极和第二晶体管的源极/漏极均连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的源极/漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的源极/漏极。电路配置为：当读取存储器单元时向存储器单元提供字线电压的第一电平，并且当写入存储器单元时向存储器单元提供字线电压的第二电平。电路配置为：通过第二晶体管和第三晶体管将配置为第一电平的电源直接耦合至存储器单元，从而向存储器单元提供字线电压的第一电平，并且通过第二晶体管和第三晶体管将配置为第二电平的电源直接耦合至存储器单元，从而向所述存储器单元提供所述字线电压的第二电平。
在上述电路中，电源的第二电平基本上高于电源的第一电平，字线电压的第二电平基本上高于字线电压的第一电平。
在上述电路中，当向存储器单元提供字线电压的第一电平时，通过配置为第一电平的第一控制信号导通第三晶体管，并且当向存储器单元提供字线电压的第二电平时，通过配置为第二电平的第一控制信号导通第三晶体管。
在上述电路中，当向存储器单元提供字线电压的第一电平时，第二节点处的电压通过第一放电路径降低至第一控制信号的第一电平，并且第一节点处的电压基本上等于电源的第一电平。
在上述电路中，当向存储器单元提供字线电压的第二电平时，第二节点处的电压通过第二放电路径降低至第一控制信号的第二电平，并且第一节点处的电压基本上等于电源的第二电平。
在上述电路中，第二放电路径包括第四晶体管，第四晶体管通过配置为第二电平的第一控制信号导通，并且其中，第二节点处的电压通过第四晶体管钳位在第一控制信号的第二电平。
在上述电路中，还包括：第五晶体管；第六晶体管；和第七晶体管；其中，第五晶体管的第一源极/漏极连接至电源，并且第二源极/漏极连接至第六晶体管的第一源极/漏极，并且基于读取或写入存储器单元，选择性地导通第五晶体管，其中，第六晶体管的第二源极/漏极在第三节点处连接至第七晶体管的第一源极/漏极电源，并且由电源门控第六晶体管，其中，第七晶体管具有接地的第二源极/漏极，并且由参考电压门控第六晶体管，并且其中，在第三节点处的电压决定第一控制信号的第一电平或第二电平。
在上述电路中，第一控制信号的第一电平等于电源的第一电平减参考电压，并且第一控制信号的第二电平等于电源的第二电平减参考电压。
在上述电路中，当电源处于第一电平或第二电平时，第二晶体管的第一源极/漏极和栅极的电压差和第三晶体管的第一源极/漏极和栅极的电压差都基本上等于参考电压。
在上述电路中，还包括：第八晶体管，具有连接至电源的第一源极/漏极，栅极，连接至第二控制信号，以及第二源极/漏极，连接至第二节点，其中，在向存储器单元提供字线电压的第一电平或字线电压的第二电平之后，第八晶体管通过第二控制信号导通，以便通过导通的第八晶体管将电源耦合至第二节点，从而截止第二晶体管。
在上述电路中，第一晶体管、第二晶体管和第三晶体管中的每个包括p型金属氧化物半导体场效应晶体管(pMOSFET)。
在本发明的另一方面，电路包括：相互交叉耦合的第一晶体管和第二晶体管，使得第一晶体管的源极和第二晶体管的源极均连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的漏极。该电路包括源极连接至第一节点的第三晶体管。该电路包括源极连接至第二节点的第四晶体管。该电路配置为：通过第二晶体管和第三晶体管将电源的第一电平耦合至第三晶体管的漏极，从而在第三晶体管的漏极处产生第一电平的输出电压，并且通过第二晶体管和第三晶体管将电源的第二电平耦合至第三晶体管的漏极，从而在第三晶体管的漏极处产生第二电平的输出电压。电源的第二电平基本上高于电源的第一电平。电源的第二电平基本上高于输出电压的第一电平。
在上述电路中，当产生第一电平输出电压时，通过配置为第一电平的第一控制信号导通第三晶体管和第四晶体管中的每个，并且当产生第二电平输出电压时，通过配置为第二电平的第一控制信号导通第三晶体管和第四晶体管中的每个。
在上述电路中，第一控制信号和电源之间的电压差是固定的。
在上述电路中，当产生第一电平输出电压时，第二节点处的电压通过第一放电路径降至第一控制信号的第一电平，并且第一节点处的电压基本上等于电压的第一电平。
在上述电路中，当产生第二电平输出电压时，第二节点处的电压通过包括第四晶体管的第二放电路径降至第一控制信号的第二电平，并且第一节点处的电压基本上等于电压的第二电平。
在上述电路中，第二节点处的电压通过第四晶体管钳位在第一控制信号的第二电平。
在上述电路中，输出电压作为字线电压提供给耦合至电路的存储器单元。
在本发明的又一方面，方法包括：将第一晶体管和第二晶体管配置为相互交叉耦合，使得第一晶体管的源极和第二晶体管的源极连接至电源，第一晶体管的栅极在第一节点处连接至第二晶体管的漏极，第二晶体管的栅极在第二节点处连接至第一晶体管的漏极。该方法包括：响应于配置为第一电平的电源，将电源的第一电平直接耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点。该方法包括：响应于配置为基本上高于第一电平的第二电平的电源，将电源的第二电平直接耦合至第一节点，然后横跨导通的第三晶体管耦合至输出节点。
在上述方法中，当电源被配置为第一电平时，第三晶体管通过配置为第一电平的控制信号导通，并且当电源被配置为第二电平时，第三晶体管通过配置为第二电平的控制信号导通。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：
第一晶体管和第二晶体管，相互交叉耦合使得所述第一晶体管的第一源极/漏极和所述第二晶体管的第一源极/漏极均连接至电源，所述第一晶体管的栅极在第一节点处连接至所述第二晶体管的第二源极/漏极，所述第二晶体管的栅极在第二节点处连接至所述第一晶体管的第二源极/漏极，
其中，所述电路配置为：当读取存储器单元时向所述存储器单元提供字线电压的第一电平，并且当写入所述存储器单元时向所述存储器单元提供所述字线电压的第二电平，并且
其中，所述电路配置为：通过所述第二晶体管和第三晶体管将配置为第一电平的所述电源直接耦合至所述存储器单元，从而向所述存储器单元提供字线电压的第一电平，并且通过所述第二晶体管和所述第三晶体管将配置为第二电平的所述电源直接耦合至所述存储器单元，从而向所述存储器单元提供所述字线电压的第二电平。
2.根据权利要求1所述的存储器电路，其中，所述电源的所述第二电平基本上高于所述电源的所述第一电平，所述字线电压的所述第二电平基本上高于所述字线电压的所述第一电平。
3.根据权利要求1所述的存储器电路，其中，当向所述存储器单元提供所述字线电压的所述第一电平时，通过配置为第一电平的第一控制信号导通所述第三晶体管，并且当向所述存储器单元提供所述字线电压的所述第二电平时，通过配置为第二电平的所述第一控制信号导通所述第三晶体管。
4.根据权利要求3所述的存储器电路，其中，当向所述存储器单元提供所述字线电压的所述第一电平时，所述第二节点处的电压通过第一放电路径降低至所述第一控制信号的所述第一电平，并且所述第一节点处的电压基本上等于所述电源的所述第一电平。
5.根据权利要求3所述的存储器电路，其中，当向所述存储器单元提供所述字线电压的所述第二电平时，所述第二节点处的电压通过第二放电路径降低至所述第一控制信号的所述第二电平，并且所述第一节点处的电压基本上等于所述电源的所述第二电平。
6.根据权利要求5所述的存储器电路，其中，所述第二放电路径包括第四晶体管，所述第四晶体管通过配置为第二电平的第一控制信号导通，并且其中，所述第二节点处的所述电压通过所述第四晶体管钳位在所述第一控制信号的所述第二电平。
7.根据权利要求3所述的存储器电路，还包括：
第五晶体管；
第六晶体管；和
第七晶体管；
其中，所述第五晶体管的第一源极/漏极连接至所述电源，并且第二源极/漏极连接至所述第六晶体管的第一源极/漏极，并且基于读取或写入所述存储器单元，选择性地导通所述第五晶体管，
其中，所述第六晶体管的第二源极/漏极在第三节点处连接至所述第七晶体管的第一源极/漏极电源，并且由所述电源门控所述第六晶体管，
其中，所述第七晶体管具有接地的第二源极/漏极，并且由参考电压门控所述第六晶体管，并且
其中，在所述第三节点处的电压决定所述第一控制信号的所述第一电平或所述第二电平。
8.根据权利要求7所述的存储器电路，其中，所述第一控制信号的所述第一电平等于所述电源的所述第一电平减所述参考电压，并且所述第一控制信号的所述第二电平等于所述电源的所述第二电平减所述参考电压。
9.一种存储器电路，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管相互交叉耦合，使得所述第一晶体管的源极和所述第二晶体管的源极均连接至电源，所述第一晶体管的栅极在第一节点处连接至所述第二晶体管的漏极，所述第二晶体管的栅极在第二节点处连接至所述第一晶体管的漏极，
第三晶体管，所述第三晶体管的源极连接至所述第一节点；和
第四晶体管，所述第四晶体管的源极连接至所述第二节点，
其中，所述电路配置为：通过所述第二晶体管和所述第三晶体管将所述电源的第一电平耦合至所述第三晶体管的漏极，从而在所述第三晶体管的所述漏极处产生第一电平的输出电压，并且通过所述第二晶体管和所述第三晶体管将所述电源的第二电平耦合至所述第三晶体管的漏极，从而在所述第三晶体管的所述漏极处产生第二电平的输出电压，所述电源的所述第二电平基本上高于所述输出电压的所述第一电平。
10.一种用于提供电平的方法，所述方法包括：
将第一晶体管和第二晶体管配置为相互交叉耦合，使得所述第一晶体管的源极和所述第二晶体管的源极连接至电源，所述第一晶体管的栅极在第一节点处连接至所述第二晶体管的漏极，所述第二晶体管的栅极在第二节点处连接至所述第一晶体管的漏极；
响应于配置为第一电平的所述电源，将所述电源的所述第一电平直接耦合至所述第一节点，然后横跨导通的第三晶体管耦合至输出节点；并且
响应于配置为基本上高于所述第一电平的第二电平的所述电源，将所述电源的所述第二电平直接耦合至所述第一节点，然后横跨导通的第三晶体管耦合至所述输出节点。
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