JP2014086125A - 抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法 - Google Patents

抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法 Download PDF

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Abstract

【課題】本発明は抵抗式メモリのためのセンスアンプ内のレベル移動に使う書き込みドライバを提供する。
【解決手段】書き込みドライバは、クロスカップルラッチ、第１出力部、第２出力部及び入力部を含む。第１出力部はクロスカップルラッチを通さずに、第１出力部を介して第１電流を駆動する１つ以上の第１駆動トランジスタを備える。第２出力部はクロスカップルラッチを通さずに、第２出力部を介して第２電流を駆動する１つ以上の第２駆動トランジスタを備える。出力部の電流の流れはラッチ回路から隔離される。直列接続される２つのＰＭＯＳ型のトランジスタが構成されないのでダイ領域の消費が減少する。また、書き込みドライバを駆動するための単一の制御信号が使用される。
【選択図】図８

Description

本発明は、抵抗式メモリのためのセンスアンプ内の書き込みドライバに関する。
抵抗式メモリ（ｒｅｓｉｓｔｉｖｅ ｔｙｐｅ ｍｅｍｏｒｉｅｓ）は不揮発性メモリの新世代の製品として、より一般化されると予測されている。例えば、抵抗式メモリは回転伝達トルク（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ、以下では、ＳＴＴと称する）磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、以下では、ＭＲＡＭと称する）、ＭＲＡＭ（ＳＴＴ方式ではないＭＲＡＭ）、メモリスタＲＡＭ（Ｍｅｍｒｉｓｔｏｒ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ ＲＡＭ）などを含む。
図１（ａ）は抵抗式メモリ回路のためのセンスアンプ内の一般的な書き込みドライバ１０５の回路図の一例である。図１（ａ）を参照すると、ラッチ回路はＰＭＯＳ型のトランジスタＰ１、Ｐ２で構成される。ＮＭＯＳ型のトランジスタは十分な駆動性を提供するためにトランジスタＰ１、Ｐ２よりも大きいサイズ（例えば、２Ｘだけ大きいサイズ）を有する駆動トランジスタである。差動入力端即ち、Ｉｎ−及びＩｎ＋は駆動トランジスタＮ１、Ｎ２のゲートとそれぞれ接続される。入力電圧は１／２の電圧スイングを有する。つまり、入力電圧は電圧ＶＳＳ、ＶＤＤ及びＶＳＳ間の差の１／２である接地電圧ＧＮＤの間にある。しかし、入力で１／２の電圧スイングが使用された場合、ＮＭＯＳ型のトランジスタＮ１、Ｎ２はダイエリア（ｄｉｅ ａｒｅａ）だけもっと大きくならなければならない。図１（ａ）の書き込みドライバが入力でフル電圧スイング（即ち、ＶＤＤ及びＶＳＳの範囲）を受信した場合、スタックされたＰＭＯＳ形態（即ち、Ｐ０−Ｐ１、Ｐ０−Ｐ２）はそのまま維持され、ダイ領域の消費も大幅に増加する。出力電圧はＶＳＳ及びＶＤＤの間の全体にわたって振動する。
制御信号ＷＲａは遅延回路１１５によって遅延され、遅延された制御信号ＷＲｄが提供される。初期状態では、制御信号ＷＲａが非活性化またはロー（ＬＯＷ）になり、制御信号ＷＲｄは活性化またはハイ（ＨＩＧＨ）になる。初期状態で、スイッチトランジスタＰ０、Ｎ０はオフ状態であるので、出力電圧レベルは定義されない。これにより、ラッチトランジスタＰ１、Ｐ２及び駆動トランジスタＰ１、Ｐ２が定義されないか、依存状態になるようにする。活性化またはハイに設定された制御信号ＷＲａに応答して、遅延の後制御信号ＷＲｄは非活性化またはローに設定される。差動入力端Ｉｎ−、Ｉｎ＋からの電圧レベルによって、ラッチ回路は正帰還（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）に基づいて論理ハイの値（例えば、‘１’）または論理ローの値（例えば、‘０’）を出力端Ｏｕｔ＋、Ｏｕｔ−からそれぞれラッチする。
図１（ｂ）は抵抗式メモリ回路のためのセンスアンプ内の書き込みドライバ１１０の回路図の他の例である。書き込みドライバ１１０はいくつかの注目される点を除いて書き込みドライバ１０５と類似である。ラッチ回路はＮＭＯＳ型のトランジスタＮ１、Ｎ２で構成される。ＰＭＯＳ型のトランジスタＰ１、Ｐ２は十分な駆動性を提供するためにトランジスタＮ１、Ｎ２よりも大きいサイズ（例えば、８Ｘだけ大きい）を有する駆動トランジスタである。差動入力端Ｉｎ−、Ｉｎ＋は駆動トランジスタＰ１、Ｐ２のゲートとそれぞれ接続される。入力電圧は１／２の電圧スイングを含む。つまり、入力電圧は電圧ＶＤＤ、ＶＤＤ及びＶＳＳ間の差の１／２である接地電圧ＧＮＤの間にある。しかし、入力で１／２の電圧スイングを使用する場合、ＰＭＯＳ型のトランジスタＰ１、Ｐ２はダイエリア（ｄｉｅ ａｒｅａ）だけもっと大きくならなければならない。図１（ａ）のＷｒｉｔｅｒＡと同様に図１（ｂ）の書き込みドライバが入力で全ての範囲の電圧スイングを受信した場合（即ち、ＶＤＤとＶＳＳの間）、積層されたＰＭＯＳ構造（即ち、Ｐ０−Ｐ１、Ｐ０−Ｐ２）はそのまま維持され、ダイ領域の消費も大幅に増加する。出力電圧はＶＳＳとＶＤＤの間の全体にわたって振動する。
制御信号ＷＲｂは、遅延回路１２０によって遅延されて遅延信号ＷＲｃを提供する。初期状態では、制御信号ＷＲｂは活性化またはハイであり、制御信号ＷＲｃは非活性化またはローである。初期状態で、スイッチトランジスタＰ０、Ｐ１がオフの状態であるので出力電圧は定義されない。これは、ラッチトランジスタＮ１、Ｎ２及び駆動トランジスタＰ１、Ｐ２が定義されないか、依存条件（ｄａｎｇｌｉｎｇ ｃｏｎｄｉｔｉｏｎ）になるようにする。非活性化またはローに設定された制御信号ＷＲｂに応答して、遅延の後制御信号ＷＲｃは活性化またはハイに設定される。書き込みドライバ１０５と同様に、差動入力端Ｉｎ−、Ｉｎ＋の電圧レベルによって、ラッチ回路は正帰還に基づいて論理ハイ‘１’または論理ロー‘０’を差動出力端Ｏｕｔ＋、Ｏｕｔ−からそれぞれラッチする。
ＣＭＯＳロジックの基本的な特徴により現在の回路構成は広いダイ領域を必要とする。これにより、回路全体のコストが増加する。例えば、同じ駆動性が提供されるためには、ＰＭＯＳ型のトランジスタはＮＭＯＳ型のトランジスタの２倍の大きさが要求される。他の例として、複数のトランジスタが直列接続された積層（ｓｔａｃｋｅｄ）ＣＭＯＳ構成は、非積層されたトランジスタと比較して、同じ駆動性を達成するために４倍の大きさが要求される。さらに、ゲート電圧の半分を受信したトランジスタは前のゲート電圧を受信したトランジスタと比較して同じ駆動性を有するために４倍の大きさが要求される。これらの特徴は、従来技術のセンスアンプ内の書き込みドライバから望ましくないダイ領域の消費を引き起こす。
従って、ダイ領域の消費を減らし、少ない制御信号を使用する小さいサイズ及び低コストの書き込みドライバが要求されている。
米国特許第７，７６４，５３６号明細書
本発明の目的は、低コスト及び小さいサイズを有する抵抗式メモリのためのセンスアンプ内の書き込みドライバを提供することである。
本発明の実施形態による抵抗式メモリのためのセンスアンプ内の書き込みドライバは、少なくとも２つのラッチトランジスタを含むクロスカップルラッチと、第１差動出力端と接続された１つ以上の第１駆動トランジスタを含む第１出力部と、第２差動出力端と接続された１つ以上の第２駆動トランジスタを含む第２出力部を含み、前記１つ以上の第１駆動トランジスタは前記クロスカップルラッチを通さずに前記第１出力部を介して第１電流を駆動し、前記１つ以上の第２駆動トランジスタは前記クロスカップルラッチを通さずに前記第２出力部を介して第２電流を駆動する。
実施形態として、直列接続された２つのＰＭＯＳ型のトランジスタが構成されない。
実施形態として、前記第１出力部は、前記１つ以上の第１駆動トランジスタのうち第１電圧及び前記第１差動出力端と接続された１つのＰＭＯＳ型の駆動トランジスタと、前記１つ以上の第１駆動トランジスタのうち第２電圧及び前記第１差動出力端と接続された１つのＮＭＯＳ型の駆動トランジスタを含む。
実施形態として、前記第１出力部は、前記１つ以上の第１駆動トランジスタのうち第１電圧及び前記第１差動出力端と接続された１つのＰＭＯＳ型の駆動トランジスタと、前記１つ以上の第１駆動トランジスタのうち第２電圧及び前記第１差動出力端と接続された１つの第１のＮＭＯＳ型の駆動トランジスタと、前記ＰＭＯＳ型の駆動トランジスタのゲートと、前記第１のＮＭＯＳ型の駆動トランジスタのゲートと、前記第１電圧と接続される信号トランジスタと、前記１つ以上の第１駆動トランジスタの前記第１のＮＭＯＳ型の駆動トランジスタ及び前記第２電圧と接続される第２のＮＭＯＳ型の駆動トランジスタを含み、前記信号トランジスタのゲートは制御信号と接続され、前記第２のＮＭＯＳ型の駆動トランジスタのゲートは前記制御信号と接続される。
実施形態として、前記第２出力部は前記１つ以上の第２駆動トランジスタのうち前記第１電圧及び前記第２差動出力端と接続されるＰＭＯＳ型の駆動トランジスタと、前記１つ以上の第２駆動トランジスタのうち前記第２電圧及び前記第２差動出力端と接続されるＮＭＯＳ型の駆動トランジスタを含む。
実施形態として、前記第２出力部は前記１つ以上の第２駆動トランジスタのうち前記第１電圧及び前記第２差動出力端と接続されるＰＭＯＳ型の駆動トランジスタと、前記１つ以上の第２駆動トランジスタのうち前記第２電圧及び前記第２差動出力端と接続される第３のＮＭＯＳ型の駆動トランジスタと、前記ＰＭＯＳ型の駆動トランジスタのゲート、前記第１のＮＭＯＳ型の駆動トランジスタのゲート及び前記第１電圧と接続される信号トランジスタと、前記１つ以上の第２駆動トランジスタのうち前記第３のＮＭＯＳ型の駆動トランジスタ及び前記第２電圧に接続される第４のＮＭＯＳ型の駆動トランジスタを含み、前記信号トランジスタのゲートは制御信号と接続され、前記第４のＮＭＯＳ型の駆動トランジスタのゲートは前記制御信号と接続される。
実施形態として、前記クロスカップルラッチは、前記少なくとも２つのラッチトランジスタのうち前記第１電圧と接続されるソースと、前記第１出力部の駆動トランジスタのゲートと接続された第１ノードと接続されるドレインと、前記第２出力部の駆動トランジスタのゲートと接続された第２ノードと接続されるゲートを含む第１ＰＭＯＳ型の信号トランジスタと、前記少なくとも２つのラッチトランジスタのうち前記第１の電圧と接続されるソースと、前記第２ノードと接続されるドレインと、そして前記第１ノードと接続されたゲートを含む第２ＰＭＯＳ型の信号トランジスタを含む。
実施形態として、入力部をさらに含み、前記入力部は第１差動入力端と接続される第１のＮＭＯＳ型の信号トランジスタと、第２差動入力端と接続される第２のＮＭＯＳ型の信号トランジスタと、前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続される第３のＮＭＯＳ型のトランジスタを含む。
実施形態として、前記第１または第２差動入力端の入力電圧は、前記第１電圧及び前記第２電圧の差の１／２及び前記第２電圧の間に含まれる。
実施形態として、前記第１または第２差動入力端の入力電圧は、前記第１電圧と前記第２電圧との間に含まれる。
実施形態として、第３のＮＭＯＳ型の信号トランジスタは制御信号を受信する。
実施形態として、前記第１及び第２ノードは、初期状態では前記第１電圧を有する。
実施形態として、前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタのうちいずれか１つ及び前記第３のＮＭＯＳ型の信号トランジスタは、前記制御信号に応答して、前記第１及び第２ノードのうち１つを前記第１電圧から前記第２電圧に変化させ、前記クロスカップルラッチは前記第１及び第２ノードからそれぞれの電圧をラッチし、前記第１出力部は前記第１ノードの電圧に応答して前記第１差動出力端を前記第１及び第２電圧のうちいずれか１つで駆動し、そして、前記第２出力部は前記第２ノードの電圧に応答して前記第２差動出力端を前記第１及び第２電圧のうち他の１つで駆動する。
実施形態として、前記クロスカップルラッチは、前記少なくとも２つのラッチトランジスタのうち前記第２電圧と接続されるソース、前記第１駆動部の駆動トランジスタのゲートと接続された第１ノードと接続されるドレインと、前記第２駆動部の駆動トランジスタのゲートと接続された第２ノードと接続されるゲートを含む第１のＮＭＯＳ型の信号トランジスタと、前記少なくとも２つのラッチトランジスタのうち前記第２電圧と接続されるソース、前記第２ノードと接続されるドレイン、前記第１ノードと接続されるゲートを含む第２のＮＭＯＳ型の信号トランジスタを含む。
実施形態として、第１差動入力端と接続される第１のＮＭＯＳ型の信号トランジスタと、第２差動入力端と接続される第２のＮＭＯＳ型の信号トランジスタと、前記第１差動入力端と接続される第１ＰＭＯＳ型の信号トランジスタと、前記第２差動入力端と接続される第２ＰＭＯＳ型の信号トランジスタと、そして第３のＮＭＯＳ型の信号トランジスタを有する入力部をさらに含む。
実施形態として、前記第３のＮＭＯＳ型の信号トランジスタは、前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続される。
実施形態として、第３のＮＭＯＳ型の信号トランジスタは、前記クロスカップルラッチの前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続される。
実施形態として、前記第１または第２差動入力端の入力電圧は、前記第１及び第２電圧の差の１／２及び前記第１電圧の間に含まれる。
本発明の他の実施形態に係る抵抗式メモリのためのセンスアンプ内の書き込みドライバと関連する信号の検出及び駆動方法は、初期状態では、前記書き込みドライバの第１及び第２ノードを第１電圧に充電する段階、制御信号を受信する段階、前記第１及び第２ノードをそれぞれ前記制御信号及び第１及び第２差動入力端の電圧レベルのに応答して第１電圧から第２電圧にそれぞれ変更する段階、前記第１及び第２ノードから前記それぞれの電圧レベルをラッチ回路でラッチする段階、１つ以上の第１駆動トランジスタによって第１出力部を介して第１電流を駆動する段階、前記第１ノードの電圧及び駆動された第１電流に応答して、第１差動出力端の電圧レベルが第１及び第２の電圧のうちいずれか１つとなる段階、１つ以上の第２駆動トランジスタによって第２出力部を介して第２電流を駆動する段階、前記第２ノードの電圧及び駆動される第２電流に応答して、第２差動出力端の電圧レベルが第１及び第２電圧のうちいずれか１つとなる段階を含む。
実施形態として、前記書き込みドライバは、直列接続された２つのＰＭＯＳ型のトランジスタが構成されず、前記第１電流及び前記第２電流は、前記ラッチ回路を通じて駆動されない。
本発明によると、低コスト及び小型のサイズを有する抵抗式メモリのためのセンスアンプ内の書き込みドライバが提供される。
従来技術によるセンスアンプ内の書き込みドライバを示す回路図である。 本発明の実施形態による書き込みドライバを有するセンスアンプを含むメモリ装置のブロック図である。 図２のメモリデバイスのメモリセルアレイの例示的なＳＴＴＭＲＡＭのブロック図である。 図２のメモリデバイスのメモリセルアレイの例示的なＳＴＴＭＲＡＭのブロック図である。 本発明の実施形態による図２のメモリデバイスのメモリセルと関連されるレベル移動ドライバを有する図２のセンスアンプのブロック図である。 本発明の実施形態による図４のセンスアンプの例示的なブロック図である。 図５Ａのセンスアンプの出力と入力電圧レベルの例示的な波形図である。 本発明の実施形態による図４のセンスアンプの他の例を示すブロック図である。 図５Ｃのセンスアンプの出力と入力電圧レベルの波形図である。 本発明の実施形態による電圧レベルの波形図である。 本発明の実施形態による図４のレベル移動書き込みドライバの例示的な回路図である。 本発明の実施形態による図６（ａ）および図６（ｂ）のレベル移動書き込みドライバと関連される波形を示す波形図である。 本発明のまた他の実施形態による図４のレベル移動書き込みドライバの回路図である。 本発明のまた他の実施形態による図４のレベル移動書き込みドライバの回路図である。 本発明のまた他の実施形態による図４のレベル移動書き込みドライバの回路図である。 本発明の実施形態による図８、または図９Ａ及び図９Ｂのレベル移動書き込みドライバと関連される波形を示す波形図である。 本発明の実施形態による書き込みドライバと一般的な書き込みドライバを比較した表である。 本発明の実施形態によるセンスアンプの書き込みドライバ内の電圧のレベル変化を示すフローチャートである。 本発明の実施形態によるセンスアンプの書き込みドライバ内の電流の流れを示すフローチャートである。 本発明の実施形態による直列接続される２つのＰＭＯＳ型のトランジスタが構成されていないセンスアンプの書き込みドライバを示すフローチャートである。 本発明の実施形態による抵抗メモリデバイスの多様なアプリケーションを示すブロック図である。 本発明の実施形態による抵抗メモリデバイスを含むコンピューティングシステムのブロック図である。 本発明の実施形態による抵抗メモリデバイスを含むコンピューティングシステムを例示的に示すブロック図である。 本発明の実施形態による抵抗メモリを使用して、フラッシュメモリがストレージクラスのメモリに代替されたメモリシステムを示すブロック図である。 本発明の実施形態による抵抗メモリを使用して、同期式ＤＲＡＭがストレージクラスのメモリに代替されたメモリシステムを示すブロック図である。 本発明の実施形態による抵抗メモリを使用して、同期式ＤＲＡＭ及びフラッシュメモリがストレージクラスのメモリに代替されたメモリシステムを示すブロック図である。
以下、添付された図面を参照して本発明の実施形態を説明する。本発明の詳細な説明では、十分な理解を助けるために複数の具体的な実施形態が説明される。しかし、この分野の通常の知識を有する当業者は、これらの実施形態に限定されず、本発明を実施できる。従って、よく知られている方法（ｍｅｔｈｏｄｓ）、段階（ｐｒｏｃｅｄｕｒｅｓ）、構成要素（ｃｏｍｐｏｎｅｎｔｓ）、回路（ｃｉｒｃｕｉｔｓ）、そしてネットワーク（ｎｅｔｗｏｒｋｓ）は、本発明を複雑にするため詳しい説明は省略する。
様々な構成要素を説明するために、第１、第２などの用語が使用されるが、これらの構成要素はこれらの用語によって限定されない。これらの用語は１つの構成要素を他の１つの構成要素と区別するためにのみ使用される。例えば、本発明の範囲から外れない限り第１回路は、第２回路と命名でき、同様に第２回路は第１回路と命名できる。
ここで使用される用語は、実施形態だけを説明するために使用され、本発明を限定するものではない。本発明の詳細な説明及び請求項に記載されたように、明示していない場合には、単数形は複数形を含む。“そして／または”の用語は、関連する項目の１つまたはそれ以上の可能なすべての組合せを網羅する。詳細な説明で使用される“含む”、“及び／または”の用語は、言及される特徴、整数、段階、動作、要素、そして／または構成要素の存在を明示するものであり、１つ以上の付加的な特徴、整数、段階、動作、元素、構成要素、そして／またはそれらのグループの存在を排除しない。図面の構成要素と特徴は、実際のスケールに基づいて図示されていない。
図２は本発明の実施形態によるセンスアンプ回路１５０を含むメモリデバイス１０５のブロック図である。図２を参照すると、メモリデバイス１０５はメモリセルアレイ１１０、データ入出力回路１７０、アドレスデコーダ１８０及び制御ロジック１９０を含む。データ入出力回路１７０はメモリセルアレイ１１０に記憶されたビット情報を検出または読み取りのためのセンスアンプ回路１５０を含む。センスアンプ回路１５０は本発明の実施形態によるレベル移動書き込みドライバ（例えば、ＷｒｉｔｅｒＡ、ＷｒｉｔｅｒＢ）を含むセンスアンプ１６０を含む。
図２を参照すると、メモリセルアレイ１１０は複数のメモリセルＭＣ３０を含む。複数のメモリセルＭＣ３０は１つ以上のデータビットを記憶することができる。メモリセルＭＣは複数のワード線ＷＬｓ、複数のソース線ＳＬｓ及び複数のビット線ＢＬｓと接続される。ビット線ＢＬｓはワード線ＷＬｓと交差するように配置される。メモリセルのうち一部は基準メモリセル７０からなる。基準メモリセル７０は複数の基準線ＲＬｓと接続される。
メモリセルはワード線及びビット線が交差する地点（図示せず）に配置される。メモリセル３０は、ブロック１１８５、１３０のようにメモリブロックからグループ化することができる。例えば、１Ｍｂのメモリブロックで１０００個のワード線及び１０００個のビット線はメモリブロックと関連される。つまり、ブロックと関連されている各ビット線は１０００個のメモリセルと関連される。しかし、適切な数のワード線、ビット線及び／またはメモリセルが各ブロックに関連される。センスアンプ回路１５０は複数のセンスアンプ（例えば、１６０〜１６５）を含む。各センスアンプはメモリブロック（例えば、１２０、１３０）のうち１つの対応するビット線と関連される。つまり、各ビット線ＢＬは、それに関連されている対応するセンスアンプ（例えば、１６０、１６５）を有する。
アドレスデコーダ１８０は、ワード線ＷＬｓ及びソース線ＳＬｓメモリセルアレイ１１０と接続される。アドレスデコーダ１８０は、制御ロジック１９０の制御に応答して動作する。アドレスデコーダ１８０は、入力アドレスをデコードしてワード線ＷＬｓ及びソース線ＳＬｓを選択することができる。アドレスデコーダ１８０は、制御ロジック１９０から電源（例えば、電圧または電流）を受信して選択または非選択されたワード線に電源を供給する。
データ入出力回路１７０は、ビット線ＢＬｓを介してメモリセルアレイ１１０と接続される。さらに詳しくは、それぞれのセンスアンプ１６０、１６５はメモリブロック１２０、１３０のうち１つの対応するビット線と接続される。データ入出力回路１７０は、制御ロジックの制御に応答して動作する。データ入出力回路１７０はアドレスデコーダ１７０から受信されたビット線選択信号（図示せず）に応答してビット線を選択することができる。データ入出力回路１７０は制御ロジック１９０から電源（例えば、電圧または電流）を受信し、選択されたビット線に電源を供給する。
制御ロジック１９０はメモリデバイス１０５の全ての動作を制御する。制御ロジック１９０は外部電源及び／または制御信号を提供される。制御ロジック１９０は外部電源を使用して、内部動作に必要な電力を生成することができる。制御ロジック１９０は制御信号に応答して、読み取り、書き込み、及び／または消去動作を制御することができる。
図３Ａ及び図３Ｂは、図２のメモリデバイス１０５のメモリセルアレイ１１０に含まれているＳＴＴ ＭＲＡＭのメモリセル３０を例示的に示す図である。
例示的に、メモリセルアレイ１１０は複数の回転伝達トルクＳＴＴ磁気ランダムメモリＭＲＡＭセルを含む。しかし、本発明の技術的思想は、ＭＲＡＭ（ＳＴＴ方式ではないＭＲＡＭ）、メモリスタＲＡＭ（Ｍｅｍｒｉｓｔｏｒ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＣＢＲＡＭなどの他のタイプの抵抗メモリに適用できる。
図３ＡはＳＴＴ−ＭＲＡＭセル３０を形成するＳＴＴ−ＭＲＡＭ型のメモリセルの可変抵抗を形成する磁気トンネル接合（１０、ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、以下はＭＴＪと称する）及び関連される選択トランジスタ２０を示す。ＭＴＪ１０は、参照または固定レーザー１２、自由層１６及び固定層１２と自由層１６との間に位置するトンネル層１４を含む。トランジスタ２０は本質的に高い電流駆動性、低しきい値電圧及びＰＭＯＳ型のトランジスタに比べて小さな面積により、ＮＭＯＳ型のトランジスタからなる。ＭＲＡＭ３０に“１”を記入するために使用される電流は“０”を記入するために使用される電流とは異なる。２つの書き込み状態の間の電流の流れの方向の非対称性はトランジスタ２０のゲート−ソース間電圧の非対称性によって発生する。
以下の詳細な説明では、ＭＴＪの自由層及び参照層が平行Ｐ状態にあるとき、即ちＭＴＪが低い抵抗性を示す場合、ＭＲＡＭセルはロジック“０”の状態で定義される。逆に、ＭＴＪの自由及び参照層が逆平行ＡＰ状態にあるとき、即ちＭＴＪの高い抵抗性を示す場合、ＭＲＡＭセルはロジック“１”の状態として定義される。他の例として、逆平行ＡＰ状態のときＭＲＡＭセルはロジック“０”であり、平行Ｐ状態のときロジック“１”の状態であると定義できる。また、図３Ａに示すように、ＭＴＪ１０の参照層は選択トランジスタと向き合っているものと仮定する。
従って、上述したように、矢印３５の方向に沿って流れる電流（即ち、上方向）は、（ｉ）Ｐ状態からＡＰ状態になり、即ち、“１”を記入したり、（ｉｉ）ＭＴＪの前に設定されたＡＰの状態を安定化することができる。これに反して、矢印４０の方向に沿って流れる電流（即ち、下方向）は、（ｉ）ＡＰ状態からＰ状態になり、即ち、“０”を記入したり、（ｉｉ）ＭＴＪの前に設定されたＰ状態を安定化することができる。しかし、他の例として、ＭＴＪの自由層が選択トランジスタと対面し、この方向は反転されることができる。これらの例では（図示せず）、矢印３５の方向に流れる電流は（ｉ）ＭＴＪのＡＰの状態からＰ状態への変化をもたらすか、または（ｉｉ）ＭＴＪの前に設定されたＰ状態を安定化することができる。同様に、矢印４０の方向に流れる電流は（ｉ）ＭＴＪのＰ状態からＡＰの状態への変化をもたらすか、（ｉｉ）ＭＴＪの前に設定されたＡＰの状態を安定化することができる。
図３Ｂは、ＭＪＴ１０が記憶されたデータに基づいて変化する抵抗を有するストレージデバイスが示された図３ＡのＭＲＡＭ３０を例示的に示している。ＭＴＪ１０の状態は（ｉ）電流が矢印３５の方向に流れているときＰ状態からＡＰ状態に、及び／または（ｉｉ）電流が矢印４０の方向に流れているとき、ＡＰ状態からＰ状態に変わる。
ＭＴＪ１０がＡＰ状態からＰ状態に、またはその逆に変わるとき要求される電圧は、しきい値Ｖｃを超えなければならない。この電圧に対応する電流は閾値または変換電流Ｉｃと呼ばれる。ノーマル動作モードでは、Ｐ状態（即ち、低抵抗状態）からＡＰ状態（即ち、高抵抗状態）に変換するためにＶｃの正電圧が印加され、少なくとも変換電流Ｉｃの電流レベルがメモリセルを通じて流れる。ＡＰの状態で、印加された電圧を除去することはＭＴＪ１０の状態に影響を与えない。同様に、ノーマル動作モードで、ＡＰ状態からＰ状態に変換するためにＶｃの負電圧が印加され、少なくとも変換電流Ｉｃの電流レベルがメモリセルを通じて反対方向に流れる。Ｐ状態になると、印加された電圧を除去することはＭＴＪ１０の状態に影響を与えない。
つまり、ＭＴＪ１０は逆平行の状態（高抵抗状態またはロジック“１”の状態）から平行状態（低抵抗状態またはロジック“０”の状態）に変換され、“０”を記憶することができる。ＭＴＪ１０が最初のロジック“１”またはＡＰの状態であると仮定すれば、ノーマル動作モードでは少なくとも閾値電流Ｉｃと同じか、またはそれよりも大きい電流がトランジスタ２０を通じて矢印４０の方向に流れる。このために、トランジスタ２０のソースノード（ＳＬまたはソース線）は抵抗経路（図示せず）を介して接地電位に接続され、トランジスタ２０のゲートノード（ＷＬまたはワード線）に正電圧が印加され、トランジスタ２０のドレインノード（ＢＬまたはビット線）に正電圧が印加される。
上述したように、ＭＴＪ１０は平行状態から逆平行の状態に変換され“１”を記憶することができる。ＭＴＪ１０は、最初のロジック“０”またはＰの状態であると仮定すると、ノーマル動作モードでは“１”を記憶するために閾値電流Ｉｃと同じまたはそれより大きい電流がトランジスタ２０を通じて矢印３５の方向に流れる。このために、ノードＳＬに抵抗経路（図示せず）を介して正電圧が供給され、ノードＷＬに正電圧が供給され、ノードＢＬに抵抗経路（図示せず）を介して接地電位に接続される。
図４は本発明の実施形態によるレベル移動書き込みドライバ４０５を含み、図２のメモリデバイスのメモリセル１１０と接続されたセンスアンプ１６０の図面４００を例示的に示す。
センスアンプ１６０は、差動入力端及び／または出力端ＩＯ＋、ＩＯ−を含む。例示的に、差動入力端（例えば、Ｉｎ＋、Ｉｎ−）は差動出力端（例えば、Ｏｕｔ＋、Ｏｕｔ−）から分離される。センスアンプ１６０はメモリセル３０とスイッチ４１０を介して接続され、基準セル７０とスイッチ４１５を介して接続される。単一メモリセル３０が示されているが、適切な数のメモリセルがセンスアンプ１６０と接続できる。
センスアンプ１６０は第１出力信号及び第１出力信号と反対の第２出力信号を出力するように構成される。メモリセル３０に記憶されたビットデータに基づいて出力信号は論理値“０”または論理値“１”に対応される。
メモリセル３０が論理値“０”（例えば、ＲｂｉｔがＲＬと同じ場合）であるか、論理値“１”（例えば、ＲｂｉｔがＲｈと同じ場合）であるかを判別するとき、基準メモリセル７０の基準抵抗５０、Ｒｒｅｆは、基準として使用される。メモリセル３０の選択トランジスタ２０のゲート端子は対応するワード線ＷＬと接続される。
抵抗５０、Ｒｒｅｆは特定の抵抗を有するように設計されることができる。例えば、抵抗５０、Ｒｒｅｆは抵抗Ｒｂｉｔの高抵抗Ｒｈ及び低抵抗ＲＬ間の中間値を有する。他の実施形態として、抵抗Ｒｒｅｆは“２／（１／Ｒｈ＋１／ＲＬ）”の抵抗値を有する。他の実施形態として、抵抗ＲｒｅｆはＲｈまたはＲＬの抵抗値を有する。センスアンプ１６０の動作の説明を容易にするために、抵抗Ｒｒｅｆは“２／（１／Ｒｈ＋１／ＲＬ）”の抵抗値を有するものと仮定する。
メモリセル回路及び関連する導電線によって、ビット線キャパシタ３１５、Ｃｂｉｔ（例えば、寄生キャパシタンス）は、ビット線ＢＬ及びソース線ＳＬとの間に存在する。同様に、参照線キャパシタ（ＣＲＥＦ）３２０（即ち、寄生キャパシタンス）は、参照線ＲＬ及び正電圧供給ノードＶＤＤとの間に存在する。ビット線キャパシタ３１５及び参照線キャパシタ３２０はセンスアンプ１６０のプリチャージの段階でプリチャージされる。スイッチ４１０、４１５はセンスアンプ１６０をメモリセルアレイ１１０の参照セル及びメモリから接続または分離できるように構成される。図５Ａは本発明の実施形態による図４のセンスアンプ１６０のブロック図である。図５Ｂは図５Ａのセンスアンプの入力電圧と出力電圧レベルの波形図である。
図５Ａのセンスアンプ１６０は、図４の書き込みドライバ４０５と対応するレベル移動書き込みドライバ（ＷｒｉｔｅｒＡ）４０５を含む。レベル移動書き込みドライバ（ＷｒｉｔｅｒＡ）は正電圧に第１電圧ＶＤＤを受信し、負電圧に第２電圧ＶＳＳを受信する。１つ以上の差動出力端は、ビット線ＢＬ及び／または参照線ＲＬと接続される。１つ以上の差動入力端は線ＩＯ＋、ＩＯ−と接続される。図５Ｂに示すように、差動入力端の入力電圧は実質的に第２電圧ＶＳＳ及び接地電圧ＧＮＤの間である。接地電圧ＧＮＤは、第１電圧ＶＤＤと第２電圧ＶＳＳの差の１／２である。差動出力端から出力される出力電圧はＶＳＳ及びＶＤＤの間で全ての区間にわたって振動する。
図５Ｃは本発明の他の実施形態による図４のセンスアンプのブロック図である。図５Ｄは図５Ｃのセンスアンプの入力電圧と出力電圧レベルの波形図である。以下では、図５Ｃ及び図５Ｄは共に参照される。
図５Ｃのセンスアンプは、図４の書き込みドライバ４０５と対応するレベル移動書き込みドライバＷｒｉｔｅｒＢを含む。センスアンプ１６０はＷｒｉｔｅｒＡ及び／またはＷｒｉｔｅｒＢを含むことができる。レベル移動書き込みドライバＷｒｉｔｅｒＢは正電圧に第１電圧ＶＤＤを受信し、負電圧に第２電圧ＶＳＳを受信する。１つ以上の差出力端はビット線ＢＬ及び／または参照線ＲＬと接続される。１つ以上の差入力端は線ＩＯ＋、ＩＯ−と接続される。図５Ｄに図示されたように、差動入力端の入力電圧は実質的に第１電圧ＶＤＤ及び接地電圧ＧＮＤの間である。接地電圧ＧＮＤは第１電圧ＶＤＤ及び第２電圧ＶＳＳの差の１／２である。差動出力端から出力される出力電圧はＶＤＤ及びＶＳＳの間で全ての区間にわたって振動する。
図５Ｅは本発明の実施形態による電圧レベルを示す波形図である。図５Ｅに示されるように、ＶＤＤは正電圧の１．２Ｖであり、ＧＮＤは０Ｖであり、そしてＶＳＳは負電圧１．２Ｖである。前記電圧は適切な電圧レベルが使用できる。例えば、外部電源電圧はＶＤＤ、ＧＮＤ及びＶＳＳの代わりに、それぞれＶＣＣ、ＶＤＤ及びＧＮＤである。例示的に、ＶＣＣは２．４Ｖであり、ＶＤＤは１．２Ｖであり、ＧＮＤは０Ｖである。様々な電源の相対的な差は回路の適切なバイアスを提供する。
図６（ａ）は本発明の実施形態による図４のレベル移動書き込みドライバ４０５の回路図である。図６（ａ）の書き込みドライバ４０５は“ＷｒｉｔｅｒＡ”と称する。図７（ａ）は本発明の実施形態による図６（ａ）のレベル移動書き込みドライバＷｒｉｔｅｒＡに関連する波形を示す波形図７０５である。以下では、図６（ａ）及び図７（ａ）は共に参照される。
図６（ａ）を参照すると、ラッチ回路はＰＭＯＳラッチトランジスタＰ１、Ｐ２及びＮＭＯＳラッチトランジスタＮ１、Ｎ２で構成される。差動入力端Ｉｎ−、Ｉｎ＋はＮＭＯＳトランジスタＮ３、Ｎ４のゲートとそれぞれ接続される。トランジスタＮ３、Ｎ４はラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２よりもサイズが小さい信号トランジスタである。入力電圧は電圧ＶＳＳ及び接地電圧ＧＮＤの間の範囲を有する。接地電圧ＧＮＤはＶＤＤとＶＳＳの差の１／２である。出力電圧はＶＳＳとＶＤＤの間の全ての区間にわたって振動する。
制御信号ＷＲａは遅延された制御信号ＷＲｄを生成するために遅延回路６１５によって反転及び遅延される。遅延された制御信号ＷＲｄは、遅延された制御信号ＷＲｃを生成するためにインバータＵ０によって反転される。
初期状態で制御信号ＷＲａは、非活性化またはローであり、遅延された制御信号ＷＲｃは、非活性化またはローであり、そして、遅延制された御信号ＷＲｄは、活性化またはハイである。初期状態で、出力電圧レベルはスイッチトランジスタＰ０、Ｎ０、Ｎ９がオフの状態であるので定義されない。これはラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２が定義されないか、依存状態になるようにする。活性化またはハイに設定された制御信号ＷＲａに応答して制御信号ＷＲｄは、遅延回路６１５の動作後に非活性化またはローに設定され、制御信号ＷＲｃは、遅延及び反転後に活性化またはハイに設定される。差動入力端Ｉｎ−、Ｉｎ＋の電圧レベルのに応じてラッチ回路は、正帰還（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）に基づいて差動出力端Ｏｕｔ＋、Ｏｕｔ−から論理値ハイ‘１’、または論理値ロー‘０’をラッチする。
より詳しく説明すると、信号ＷＲａが活性化またはハイに設定されると、スイッチトランジスタＮ９はターンオンされる。スイッチトランジスタＮ９は、スイッチトランジスタＰ０、Ｎ０及びラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２と比較してサイズが小さいスイッチトランジスタである。図７（ａ）に示すように、制御信号ＷＲａが活性化されるとき、ラッチ回路は出力端と直接接続されるので、差動出力端Ｏｕｔ＋、Ｏｕｔ−の出力電圧レベルは定義されない。
それにもかかわらず、図７（ａ）に示すように、活性化された制御信号ＷＲａに応答して差動入力端Ｉｎ−、Ｉｎ＋の入力電圧レベルの差に基づいて出力電圧レベルは、７６０区間で振動する。つまり、入力端Ｉｎ＋の入力電圧がハイ（つまり、ＧＮＤが入力電圧レベルである）であり、入力端Ｉｎ−の入力電圧レベルがロー（つまり、ＶＳＳ）である場合、出力端Ｏｕｔ−の電圧レベルはロー（つまり、ＶＳＳ）に向かって揺れ始める。遅延６１５の後に、制御信号ＷＲｃはハイになり、制御信号ＷＲｄはローになる。これは、駆動トランジスタＮ０及び駆動トランジスタＰ０がターンオンされるようにする。ラッチ回路は７６５で正帰還に基づいて差動出力端Ｏｕｔ＋で‘１’またはハイの論理値及び差動出力端Ｏｕｔ−で‘０’またはローの論理値をラッチする。
様々な電圧レベルは凡例７８５に示されている。入力波形は矢印７５０で示された方向に拡張できる。同様に、制御信号ＷＲａのエッジ（ｅｄｇｅ）は、矢印７４０が示す線に沿って他の場所に提供することができる。また、書き込み領域７３０は矢印７８０が示すように拡張されることができる。入力及び制御波形の適切な調整が行なわれることは、本発明の技術思想に含まれる。
ＮＭＯＳ型のトランジスタＮ３、Ｎ４、Ｎ９は、駆動トランジスタと比較してより小さいダイ面積を使用する信号トランジスタである。以下に、さらに詳しく説明する。
図６（ｂ）は本発明の他の実施形態による図４のレベル移動書き込みドライバ４０５の回路図である。図６（ｂ）の書き込みドライバ４０５は“ＷｒｉｔｅｒＡ”と称する。書き込みドライバ４０５はＷｒｉｔｅｒＡ及び／またはＷｒｉｔｅｒＢを含むことができる。図７（ｂ）は本発明の実施形態による図６（ｂ）のレベル移動書き込みドライバＷｒｉｔｅｒＢに関連する波形を示す波形図７１０である。以下では、図６（ｂ）及び図７（ｂ）は共に参照される。
図６（ｂ）を参照すると、ラッチ回路はＰＭＯＳラッチトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２で構成される。差動入力端Ｉｎ−、Ｉｎ＋はＰＭＯＳ型のトランジスタＰ３、Ｐ４のゲートとそれぞれ接続される。トランジスタＰ３、Ｐ４はラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２よりもサイズが小さいスイッチトランジスタである。入力電圧は電圧ＶＤＤと接地電圧ＧＮＤとの間に含まれる。接地電圧ＧＮＤはＶＤＤとＶＳＳの差の１／２である。出力電圧はＶＳＳとＶＤＤの間の全ての区間にわたって振動する。
制御信号ＷＲｂは遅延された制御信号ＷＲｃを生成するために遅延回路６２０によって反転及び遅延される。遅延された制御信号ＷＲｃは遅延された制御信号ＷＲｄを生成するためにインバータＵ０によって反転される。初期状態で、制御信号ＷＲｂは活性化またはハイであり、遅延された制御信号ＷＲｄも活性化またはハイであり、そして遅延された制御信号ＷＲｃは非活性化またはローである。初期状態で、出力電圧はスイッチトランジスタＰ０、Ｎ０、Ｐ９がオフの状態であるので定義されない。これは、ラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２が定義されないか、依存状態になるようにする。非活性化またはローに設定された制御信号ＷＲｂに応答して制御信号ＷＲｄは、遅延回路６２０の遅延後に非活性化またはローに設定され、制御信号ＷＲｃは、遅延及び反転後に活性化またはハイに設定される。差動入力端Ｉｎ−、Ｉｎ＋の電圧レベルのに応じてラッチ回路は、正帰還（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）に基づいて差動出力端Ｏｕｔ＋、Ｏｕｔ−で、それぞれ論理値ハイ‘１’、または論理値ロー‘０’をラッチする。
より詳しくは、信号ＷＲｂが非活性化またはローに設定されると、スイッチトランジスタＮ９はターンオンされる。スイッチトランジスタＮ９はスイッチトランジスタＰ０、Ｎ０及びラッチトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２と比較してサイズが小さいスイッチトランジスタである。図７（ｂ）に示すように、制御信号ＷＲｂが非活性化またはローに設定されると、ラッチ回路は出力端と直接接続されるので差動出力端Ｏｕｔ＋、Ｏｕｔ−の出力電圧レベルは定義されない。
それにもかかわらず、図７（ｂ）に示したように、非活性化またはローに設定された制御信号ＷＲｂに応答して差動入力端Ｉｎ−、Ｉｎ＋の入力電圧レベルの差に基づいて出力電圧レベルは７６０区間で振動する。つまり、入力端Ｉｎ＋の入力電圧がロー（即ち、ＧＮＤが入力電圧レベル）であり、入力端Ｉｎ−の入力電圧レベルがハイ（即ち、ＶＤＤ）である場合、出力端Ｏｕｔ−の電圧レベルはハイ（即ち、ＶＤＤ）に向かって揺れ始める。遅延６２０の後に、制御信号ＷＲｃはハイになり、制御信号ＷＲｄはローになる。これは駆動トランジスタＮ０及び駆動トランジスタＰ０がそれぞれターンオンされるようにする。ラッチ回路は７７５で正帰還に基づいて差動出力端Ｏｕｔ−で‘１’またはハイ（即ち、ＶＤＤ）の論理値及び差動出力端Ｏｕｔ＋で‘０’またはロー（即ち、、ＶＳＳ）の論理値をラッチする。
上述したように、様々な電圧レベルは凡例７８５に示されている。入力波形は矢印７５５で示された方向に延びる。同様に、制御信号ＷＲｂのエッジ（ｅｄｇｅ）は、矢印７４５が示している線に沿って他の場所に提供することができる。また、書き込み領域７３５は、矢印７８２が示すように拡張されることができる。入力及び制御波形の適切な調整が行なわれることは本発明の技術思想に含まれる。
ＰＭＯＳ型のトランジスタＰ３、Ｐ４、Ｐ９は駆動トランジスタと比較して、より小さいダイ面積を使用する信号トランジスタである。以下にさらに詳しく説明する。
図６（ａ）及び図６（ｂ）から説明されたラッチの実施形態は、特に、差動入力端からフル電圧スイング（ｆｕｌｌ ｖｏｌｔａｇｅ ｓｗｉｎｇ）の代わりに１／２の電圧スイング（ｏｎｅ−ｈａｌｆ ｖｏｌｔａｇｅ ｓｗｉｎｇ）が受信される共通ソース線構造を有するメモリにより有用である。共通ソース線構造は、ソース線が常に共通電圧を有する１つの共通ソース線に併合または組合わされた構造の１つである。
図８は本発明のまた他の実施形態による図４のレベル移動書き込みドライバ４０５の回路図である。図８の書き込みドライバ４０５は“ＷｒｉｔｅｒＡ”と称する。図１０（ａ）は本発明の実施形態による図８のレベル移動書き込みドライバＷｒｉｔｅｒＡに関連する波形を示す波形図１００５である。以下では、図８及び図１０（ａ）は共に参照される。
図８を参照すると、ラッチ回路はＰＭＯＳラッチトランジスタＰ５、Ｐ６で構成される。差動入力端Ｉｎ＋、Ｉｎ−はＮＭＯＳ型のトランジスタＮ５、Ｎ６のゲートとそれぞれ接続される。トランジスタＰ５、Ｐ６、Ｎ５、Ｎ６は駆動トランジスタよりもサイズが小さい信号トランジスタである。入力電圧は電圧ＶＳＳと接地電圧ＧＮＤとの間に含まれるか、またはＶＤＤとＶＳＳの間の全ての区間にわたって振動する。接地電圧ＧＮＤはＶＤＤとＶＳＳの差の１／２である。出力電圧はＶＳＳとＶＤＤの間の全ての区間にわたって振動する。
図８に図示された実施形態は入力からフル電圧スイングを有する構造だけではなく、入力の１／２の電圧スイングを有する構造でダイ面積が有利に減少される。さらに、図８に示す実施形態は共通ソース線構造を有するメモリだけではなく、組み込みメモリではない場合、多方面で使用される分離ソース線構造（ｓｅｐａｒａｔｅ ｓｏｕｒｃｅ ｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリ内で動作できる。分離ソース線の構造は分離ソース線に関連されるそれぞれのビット線を有する構造のうち１つである。各ラインは高電圧または低電圧に別々に設定される。上述したように、共通ソース線構造はソース線が常に共通電圧を有する１つの共通ソース線に併合または組合わされた構造の１つである。さらに、図８に示す実施形態は書き込みドライバの動作を単一のロジック信号で制御する簡単な制御特徴を提供する。書き込み範囲は遅延回路の結果によって時間の損失なしに提供される。他の長所は非積層ＰＭＯＳ構成の効率的なサイズの構造から小さいダイ面積を消費することである。
単一の制御信号ＷＲは図８の書き込みドライバＷｒｉｔｅｒＡから受信される。初期状態で、制御信号ＷＲは非活性化またはローである。初期状態で、スイッチトランジスタＮ０、Ｎ３、Ｎ４がターンオフ状態であるので出力電圧レベルは定義されない。さらに、ノードＯｎ、Ｏｐがそれぞれ信号トランジスタＰ３、Ｐ４を介して電源電圧ＶＤＤにプリチャージされるので駆動トランジスタＰ１、Ｐ２はオフ状態である。信号トランジスタＰ３、Ｐ４は初期状態でオンである。活性化またはハイに設定された制御信号ＷＲに応答して信号タイプのスイッチトランジスタＰ３、Ｐ４はターンオフされ、信号タイプのスイッチトランジスタＮ０はターンオンされ、そして、駆動トランジスタＮ３、Ｎ４はターンオンされる。
その結果、活性化された制御信号ＷＲに応答して出力電圧レベルは差動入力端Ｉｎ−、Ｉｎ＋の入力電圧レベルの差に基づいて区間１０６０でスイングを開始する。つまり、入力端Ｉｎ＋の入力電圧レベルがハイ（即ち、ＧＮＤが入力電圧レベル）であり、入力端Ｉｎ−の入力電圧レベルがロー（即ち、ＶＳＳ）の場合、出力端Ｏｕｔ−の出力電圧レベルはロー（即ち、ＶＳＳ）に向かってスイングを開始し、出力端Ｏｕｔ＋の出力電圧レベルはハイ（即ち、ＶＤＤ）に向かってスイングを開始する。ハイである制御信号ＷＲに応答してトランジスタＮ３、Ｎ０、Ｎ４はターンオンされる。ラッチ回路は１０６５で正帰還に基づいてノードＯｎから電圧ＶＳＳをラッチし、ノードＯｐから電圧ＶＤＤをラッチする。
その結果、‘１’またはハイの論理値（即ち、ＶＤＤ）は差動出力端Ｏｕｔ＋に送信され、‘０’またはローの論理値（即ち、ＶＳＳ）は差動出力端Ｏｕｔ−に送信される。
言い換えると、差動入力端Ｉｎ−、Ｉｎ＋の電圧レベルによって、ラッチ回路は正帰還に基づいて正電源電圧ＶＤＤまたは負電源電圧ＶＳＳをノードＯｎ、Ｏｐからラッチする。ノードＯｎ、Ｏｐの電圧のそれぞれに応答して差動出力端がＶＤＤに上昇するか、ＶＳＳに下降することにより、駆動トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２はターンオンまたはターンオフされる。例えば、ノードＯｐの電圧がＶＤＤである場合、差動出力端Ｏｕｔ−が負電源電圧ＶＳＳに下降することにより、駆動トランジスタＰ２はターンオフされ、駆動トランジスタＮ２はターンオンされる。同様に、ノードＯｎの電圧がＶＳＳの場合、差動出力端Ｏｕｔ＋が正電源電圧ＶＤＤに上昇することにより、駆動トランジスタＮ１はターンオフされ、駆動トランジスタＰ１はターンオンされる。
様々な電圧レベルは凡例１０８５に示されている。入力波形は矢印１０５０に示された方向に延びる。さらに、書き込み領域１０３０は矢印１０８０が示すように拡張されることができる。入力及び制御波形の適切な調整は本発明の技術思想に含まれる。
さらに、第１出力部は第１差動出力端Ｏｕｔ＋と接続された１つ以上の第１駆動トランジスタＰ１、Ｎ１を含む。１つ以上の第１駆動トラレジスタはクロスカップルラッチＰ５、Ｐ６を通さずに、第１出力部を通じて第１電流ＩＯｕｔ＋を駆動するように構成される。同様に、第２出力部は第２差動出力端Ｏｕｔ−と接続された１つ以上の第２駆動トランジスタ（例えば、Ｐ２、Ｎ２）を含む。１つ以上の第２駆動トランジスタはクロスカップルラッチＰ５、Ｐ６を通さずに、第２出力部を通じて第２電流ＩＯｕｔ−を駆動するように構成される。つまり、書き込みドライバＷｒｉｔｅｒＡは２つのステージに分割される。つまり、駆動された電流はラッチ回路から隔離される。
特に、書き込みドライバＷｒｉｔｅｒＢ内で直列接続される２つのＰＭＯＳ型のトランジスタは構成されない。これは、ダイ領域の消費を大幅に減らす。以下に、さらに詳しく説明する。
書き込みドライバ回路の具体的な構成について、第１出力部はＰＭＯＳ型の駆動トランジスタＰ１、ＮＭＯＳ型の駆動トランジスタＮ１、Ｎ２及びＰＭＯＳ型の信号トランジスタＰ３を含む。第１出力部のトランジスタＰ１は第１電圧ＶＤＤ及び第１差動出力端Ｏｕｔ＋と接続される。また、第１出力部のトランジスタＮ１は第１差動出力端Ｏｕｔ＋及び第２電圧ＶＳＳと接続される。また、トランジスタＰ３はＮ１及びＰ１のゲート及び第１電圧ＶＤＤと接続される。トランジスタＰ３のゲートは制御信号ＷＲを受信する。第１出力部のトランジスタＮ３はトランジスタＮ１及び第２電圧ＶＳＳと接続される。駆動トランジスタＮ３のゲートは制御信号ＷＲを受信する。
第２出力部はＰＭＯＳ型の駆動トランジスタＰ２、ＮＭＯＳ型の駆動トランジスタＮ２、Ｎ４及びＰＭＯＳ型の信号トランジスタＰ４を含む。第２出力部のトランジスタＰ２は第１電圧ＶＤＤ及び第２差動出力端Ｏｕｔ−と接続される。また、第２出力部のトランジスタＮ２は第２差動出力端Ｏｕｔ−及び第２電圧ＶＳＳと接続される。さらに、トランジスタＰ４はＮ２及びＰ２のゲート及び第１電圧ＶＤＤに接続される。トランジスタＰ４のゲートは制御信号ＷＲを受信する。第２出力部のトランジスタＮ４はトランジスタＮ２及び第２電圧ＶＳＳと接続される。駆動トランジスタＮ４のゲートは制御信号ＷＲを受信する。
クロスカップルラッチは第１電圧ＶＤＤと接続されたソース（ｓｏｕｒｃｅ）、第１出力部の駆動トランジスタＰ１、Ｎ１と接続された第１ノードＯｎと接続されるドレイン（ｄｒａｉｎ）そして、第２出力部の駆動トランジスタＰ２、Ｎ２と接続された第２ノードＯｐと接続されるゲート（ｇａｔｅ）を含む第１ＰＭＯＳ型の信号トランジスタＰ５を含む。さらに、クロスカップルラッチは第１電圧ＶＤＤと接続されたソース、第２ノードＯｐと接続されたドレイン及び第１ノードＯｎと接続されたゲートを含む第２ＰＭＯＳ型の信号トランジスタＰ６を含む。
図８のレベル移動書き込みドライバ４０５（ＷｒｉｔｅｒＡ）は第１差動入力端Ｉｎ＋と接続された第１のＮＭＯＳ型の信号トランジスタＮ５、第２差動入力端Ｉｎ−と接続された第２のＮＭＯＳ型の信号トランジスタＮ６及び入力部のトランジスタＮ５、Ｎ６と接続された第３のＮＭＯＳ型の信号トランジスタＮ０を含む。トランジスタＮ０は制御信号ＷＲを受信するように構成される。ノードＯｐ、Ｏｎは初期状態では両方共に第１電圧ＶＤＤを有するように構成される。第１または第２差動入力端（Ｉｎ＋ ｏｒ Ｉｎ−）の入力電圧は実質的に第２電圧ＶＳＳと接地電圧ＧＮＤの差である。接地電圧ＧＮＤは第１電圧ＶＤＤと第２電圧ＶＳＳの差の１／２である。
入力部のトランジスタＮ５、Ｎ６のうちいずれか１つ及びトランジスタＮ０は制御信号ＷＲに応答して対応するノードＯｎ、Ｏｐのうちいずれか１つを第１電圧ＶＤＤから第２電圧ＶＳＳに下降するように構成される。クロスカップルラッチはノードＯｎ、Ｏｐからそれぞれの電圧（例えば、ＶＤＤまたはＶＳＳ）をラッチするように構成される。第１入力部はノードＯｎの電圧に応答して第１差動出力端Ｏｕｔ＋が第１電圧ＶＤＤまたは第２電圧ＶＳＳになるように構成される。第２出力部はノードＯｐの電圧に応答して第２出力端Ｏｕｔ＋が第１電圧ＶＤＤまたは第２電圧ＶＳＳになるように構成される。
図９Ａは本発明のまた他の実施形態による図４のレベル移動書き込みドライバ４０５の回路図である。図９Ｂは本発明の他の実施形態による図５のレベル移動書き込みドライバ４０５の回路図である。これは、図９Ａに示したものと論理的に等価回路である。図９Ａ及び図９Ｂの書き込みドライバ４０５は“ＷｒｉｔｅｒＡ”と称する。書き込みドライバ４０５は“ＷｒｉｔｅｒＡ”及び／または“ＷｒｉｔｅｒＢ”を含むことができる。図１０（ｂ）は本発明の実施形態による図９Ａ及び図９Ｂのレベル移動書き込みドライバＷｒｉｔｅｒＢに関連する波形を示す波形図１０１０である。
図９Ａを参照すると、ラッチ回路はＮＭＯＳラッチトランジスタＮ５、Ｎ６で構成される。差動入力端Ｉｎ−、Ｉｎ＋はＰＭＯＳ型のトランジスタＰ５、Ｐ６のゲートとそれぞれ接続される。トランジスタＰ５、Ｐ６、Ｎ５、Ｎ６は駆動トランジスタよりもサイズが小さい信号トランジスタである。入力電圧は電圧ＶＤＤと接地電圧ＧＮＤとの間に含まれる。接地電圧ＧＮＤはＶＤＤとＶＳＳの差の１／２である。出力電圧はＶＳＳとＶＤＤ間の全ての区間にわたって振動する。図９Ａ及び図９Ｂに図示されたラッチの実施形態は、特に、差動入力端からフル電圧振幅の代わりに１／２の電圧スイングを受信する共通ソース線構造を有するメモリに有用である。上述したように、共通ソース線構造はソース線が常に共通電圧を有する単一の共通ソース線に併合または組合わされる構造である。
単一の制御信号ＷＲは図９ＡのＷｒｉｔｅｒＢによって受信される。初期状態で、制御信号ＷＲは非活性化またはローである。初期状態では、スイッチトランジスタＮ０、Ｎ３、Ｎ４がオフであるので出力信号のレベルは定義されない。また、初期状態では、ノードＯｎ、Ｏｐがそれぞれ信号トランジスタＰ３、Ｐ４を通じて電源電圧ＶＤＤにプリチャージされるので駆動トランジスタＰ１、Ｐ２はオフである。活性化またはハイに設定された制御信号ＷＲに応答して信号タイプのスイッチトランジスタＰ３、Ｐ４はターンオフされ、信号タイプのスイッチトランジスタＮ０はターンオンされ、駆動トランジスタＮ３、Ｎ４はターンオンされる。
その結果、活性化された制御信号ＷＲに応答して出力電圧レベルは、差動入力端Ｉｎ−、Ｉｎ＋の入力電圧レベルの差に基づいて１０７０からスイングを開始する。即ち、Ｉｎ＋の入力電圧レベルがロー（ＧＮＤは入力電圧レベル）であり、Ｉｎ−の入力電圧レベルがハイ（即ち、ＶＤＤ）の場合、トランジスタＮ７はターンオフされ、トランジスタＮ８はターンオンされ、Ｏｕｔ＋の電圧レベルはロー（即ち、ＶＳＳ）に向かってスイングを開始する。トランジスタＮ７がターンオフであるのでラッチ回路のトランジスタＮ６は電流を通させるが、トランジスタＮ５は電流を通させない。ハイの制御信号ＷＲに応答してトランジスタＮ３、Ｎ０、Ｎ４はターンオンされる。ラッチ回路はノードＯｎから電圧ＶＤＤをラッチし、ノードＯｐから電圧ＶＳＳをラッチする。その結果、‘１’またはハイの論理値は差動出力端Ｏｕｔ−に送信され、‘０’またはローの論理値は差動出力端Ｏｕｔ＋に送信される。
言い換えると、差動入力端Ｉｎ−、Ｉｎ＋の電圧レベルのに応じてラッチ回路はノードＯｎ、Ｏｐから正電源電圧ＶＤＤまたは負電源電圧ＶＳＳをラッチする。ノードＯｎ、Ｏｐのそれぞれの電圧に応答して差動出力端がＶＤＤに上昇するか、ＶＳＳに下降することにより、駆動トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２はターンオンまたはターンオフされる。例えば、ノードＯｐの電圧がＶＳＳである場合、差動出力端Ｏｕｔ−が正電源電圧ＶＤＤに上昇することにより、駆動トランジスタＰ２はターンオンされ、駆動トランジスタＮ２はターンオフされる。同様に、ノードＯｎの電圧がＶＤＤである場合には、差動出力端Ｏｕｔ＋が負電源電圧ＶＳＳに下降することにより、駆動トランジスタＮ１はターンオンされ、駆動トランジスタＰ１はターンオフされる。
様々な電圧レベルは凡例１０８５に示されている。入力波形は矢印１０５５に示された方向に延びる。さらに、書き込み領域１０３０は矢印１０８０が示すように拡張されることができる。入力及び制御波形の適切な調整は本発明の技術思想に含まれる。
さらに、第１出力部は第１差動出力端Ｏｕｔ＋と接続された１つ以上の第１駆動トランジスタ（例えば、Ｐ１、Ｎ１）を含む。１つ以上の第１駆動トラレジスタはクロスカップルラッチＰ５、Ｐ６を通さずに、第１出力部を介して第１電流ＩＯｕｔ＋を駆動するように構成される。同様に、第２出力部は第２差動出力端Ｏｕｔ−と接続された１つ以上の第２駆動トランジスタ（例えば、Ｐ２、Ｎ２）を含む。１つ以上の第２駆動トランジスタはクロスカップルラッチＰ５、Ｐ６を通さずに、第２出力部を介して第２電流ＩＯｕｔ−を駆動するように構成される。即ち、書き込みドライバＷｒｉｔｅｒＢは２つのステージに分離される。つまり、駆動された電流はラッチ回路から隔離される。
特に、書き込みドライバＷｒｉｔｅｒＢ内で直列接続される２つのＰＭＯＳ型のトランジスタは構成されない。これは、ダイ領域の消費を大幅に減らす。以下に、さらに詳しく説明する。
図９Ａに示した書き込みドライバＷｒｉｔｅｒＢの書き込みドライバ回路の第１及び第２出力部の詳細な構造は図８に示された書き込みドライバＷｒｉｔｅｒＡの書き込みドライバ回路の第１及び第２出力部と類似である。従って、これらの構成要素の詳細な説明は省略する。
しかし、大きく異なる点がある。クロスカップルラッチは第２電圧ＶＳＳと接続されるソース、第１出力部の駆動トランジスタＰ１、Ｎ１のゲートと接続されるドレイン及び第２出力部の駆動トランジスタＰ２、Ｎ２と接続された第２ノードＯｐと接続されるゲートを有する第１のＮＭＯＳ型の信号トランジスタＮ５を含む。さらに、クロスカップルラッチは第２電圧ＶＳＳと接続されたソース、第２ノードＯｐと接続されたドレイン及び第１ノードＯｎと接続されたゲートを有する第２のＮＭＯＳ型の信号トランジスタＮ６を含む。
図９Ａのレベル移動書き込みドライバ４０５（ＷｒｉｔｅｒＢ）は第１の差動入力端Ｉｎ＋と接続された第１のＮＭＯＳ型の信号トランジスタＮ７、第２差動入力端Ｉｎ−と接続された第２のＮＭＯＳ型の信号トランジスタＮ８、第１差動入力端Ｉｎ＋と接続された第１ＰＭＯＳ型の信号トランジスタＰ５、第２差動入力端Ｉｎ＋と接続された第２ＰＭＯＳ型の信号トランジスタＰ６及び第３のＮＭＯＳ型の信号トランジスタＮ０を有する入力部をさらに含む。図９Ａに示すように、トランジスタＮ０は入力部のトランジスタＮ７、Ｎ８と接続される。図９Ａに示されたものと論理等価回路である図９Ｂに示したように、トランジスタＮ０はトランジスタＮ５、Ｎ６と接続される。トランジスタＮ０は制御信号ＷＲを受信するように構成される。ノードＯｐ、Ｏｎは両方共に初期状態では、第１電圧ＶＤＤを有するように構成される。第１または第２の差動増幅端（Ｉｎ＋ ｏｒ Ｉｎ−）の入力電圧は実質的に第１電圧ＶＤＤと接地電圧ＧＮＤの間である。接地電圧ＧＮＤは第１電圧ＶＤＤと第２電圧ＶＳＳの差の１／２である。
入力部のトランジスタＮ７、Ｎ８、Ｐ５、Ｏ６のうち少なくとも１つ及びトランジスタＮ０は制御信号ＷＲに応答して対応するノードＯｎ、Ｏｐのうち１つを第１電圧ＶＤＤから第２電圧ＶＳＳに変えるように構成される。クロスカップルラッチは電圧（例えば、ＶＤＤまたはＶＳＳ）をそれぞれノードＯｎ、Ｏｐからラッチするように構成される。第１出力部はノードＯｎの電圧に応答して第１差動出力端Ｏｕｔ＋が第１電圧ＶＤＤまたは第２電圧ＶＳＳになるように構成される。第２出力部はノードＯｐの電圧に応答して第２出力端Ｏｕｔ−が第１電圧ＶＤＤまたは第２電圧ＶＳＳになるように構成される。
図１１は本発明の実施形態による書き込みドライバ及び一般的な書き込みドライバの大きさの比率を比較した表１０１０である。
‘１’の値はトランジスタの技術レベルで提供されるトランジスタの最小サイズの単位を示す。１より大きい値は１の潜在的な大きさの単位よりも相対的に大きいサイズのトランジスタを示す。例えば、２の値は１の値の大きさの２倍である。同様に、４の値は１の値の大きさの４倍である。つまり、サイズの比率は様々な構造によって使用されるダイ領域の総量の差を示す。
参照記号（＊）はトランジスタがゲート駆動電圧の１／２の入力電圧によって４倍増加したことを示す。参照記号（＾）は非積層ＰＭＯＳ構造、即ち、特定の構造でＰＭＯＳトランジスタが直列接続されず、サイズが減少したことを示す。
表１０１０に示されるように、上述した図１（ａ）及び図１（ｂ）に示された一般的な構造はＷｒｉｔｅｒＡ及びＷｒｉｔｅｒＢのトランジスタによって消費されるダイ領域の相対的な大きさまたは量において悪い特性を有する。特に、図１（ａ）のＷｒｉｔｅｒＡは３０の相対的な総量または大きさを使用し、図１（ｂ）は４２の相対的な総量または大きさを使用する。図６（ａ）及び図６（ｂ）に示されたラッチ構造はＷｒｉｔｅｒＡとＷｒｉｔｅｒＢのトランジスタによって消費されるダイ領域の相対的な総量または大きさにおいて良好な特性を有する。特に、図６（ａ）のＷｒｉｔｅｒＡは２３の相対的な総量及び大きさを使用し、図６（ｂ）のＷｒｉｔｅｒＢは２３の相対的な総量と大きさを使用する。図８、図９Ａ及び図９Ｂに示す２−ステージの構造はＷｒｉｔｅｒＡ及びＷｒｉｔｅｒＢのトランジスタによって消費されるダイ領域の相対的な大きさまたは総量において、より良好な特性を有する。特に、図８のＷｒｉｔｅｒＡは１９の相対的な総量及び大きさを使用し、図９Ａ及び図９ＢのＷｒｉｔｅｒＢは２１の相対的な総量と大きさを使用する。
また、一般的な構造及びラッチ構造は２つの制御ロジック信号を使用し、関連する遅延ロジックを含む。図８、図９Ａ及び図９Ｂの２−ステージの構成は単一の制御ロジック信号を使用し、追加の遅延ロジックを含まない。
図１２は本発明の実施形態によるセンスアンプ回路の書き込みドライバのレベル移動電圧のための技術を示すフローチャート１２００である。１２０５の段階では、初期状態で第１及び第２ノードが゛第１電圧に充電される。１２０７の段階では、書き込みドライバは制御信号を受信する。１２１０の段階では、制御信号及び入力電圧に応答して第１または第２ノードは第２電圧に調整される。１２１５の段階では、電圧はそれぞれ第１及び第２ノードからラッチされる。
１２２０の段階では、第１電流が第１出力部を介して駆動される。これは、１２２５段階で、第１差動出力端の電圧レベルが第１ノードの電圧及び駆動された第１電流に応答して第１電圧または第２電圧になるようにする。そのときまで、１２３０の段階で、第２電流は第２出力端を通じて駆動される。これは、１２３５の段階で、第２差動出力端の電圧レベルが第２ノード及び駆動された第２電流に応答して第１電圧または第２電圧になるようにする。
図１３は本発明の実施形態によるセンスアンプ回路の隔離電流の流れのための技術を示すフローチャート１３００である。１３０５の段階では、初期状態で、第１及び第２ノードは第１電圧に充電される。１３０７の段階では、書き込みドライバは制御信号を受信する。１３１０の段階では、制御信号及び入力電圧に応答して第１または第２ノードは第２電圧に変わる。１３１５の段階では、それぞれの電圧は第１及び第２ノードからラッチ回路によってラッチされる。１３２０の段階では、第１及び第２電流はラッチ回路によって駆動せず、第１電流は第１出力部を通じて駆動され、第２電流は第２出力部を通じて駆動される。
図１４は本発明の実施形態による直列接続される２つのＰＭＯＳトランジスタがないセンスアンプ内の書き込みドライバを提供する技術を示すフローチャート１４００である。１４０５の段階では、書き込みドライバは直列接続された２つのＰＭＯＳトランジスタが構成されない抵抗式メモリ回路のためのセンスアンプ内に提供される。これによって、ダイ領域の消費が減少する。１４１５の段階では、第１及び第２出力部にラッチ、第１及び第２ノードを基準に流れる隔離電流が提供される。
例示的に、上述した図４、図６（ａ）、図６（ｂ）、図８、図９Ａ及び図９Ｂを参照すると、ソース線ＳＬｓは接地電圧ＧＮＤに結ばれる。これは、図面に示された回路図で想定された構成である。しかし、実施形態（図４、図６（ａ）、図６（ｂ）、図８、図９Ａ及び図９Ｂを参照して説明された回路）ではソース線ＳＬｓは電源電圧ＶＤＤと結ばれることができる。
規正電圧ＶＤＤは接地電圧ＧＮＤと結ばれる。この場合、それぞれのＰＭＯＳ型のトランジスタはＮＭＯＳ型のトランジスタに交替され、各ＮＭＯＳ型のトランジスタはＰＭＯＳ型のトランジスタに交替される。つまり、ソース線ＳＬｓは電圧ＶＤＤに結ばれ、センスアンプは上部と下部が交換され、ＰＭＯＳ型のトランジスタはＮＭＯＳ型のトランジスタに交替される。言い換えると、ソース線が接地電圧と接続されている場合、センスアンプ回路は第１トランジスタの構成を含み、ソース線が電源電圧と接続されている場合は、センスアンプは第１トランジスタの構成に基づいてスワップされた第２トランジスタの構成を含む。実施形態では、ソース線ＳＬｓは接地電圧ＧＮＤと結ばれて維持でき、負電源電圧ノードＶＳＳは正電源電圧ノードＶＤＤに切り替えることができ、規正電圧ＶＤＤは接地電圧ＧＮＤと結ばれ、ＮＭＯＳとＰＭＯＳ型のトランジスタは前述したようにスワップされることができる。
図１５は本発明の技術思想の実施形態による抵抗メモリデバイスの多様な応用などを示すブロック図である。図１５を参照すると、メモリシステム１５００は記憶装置１５２５とホスト１５２０を含む。記憶装置１５２５は抵抗メモリ１５１０及びメモリコントローラ１５０５を含む。
記憶装置１５２５はメモリカード（例えば、ＳＤ、ＭＭＣなど）または接続可能な携帯記憶装置（例えば、ＵＳＢメモリなど）のような記憶媒体を含む。記憶装置１５２５はホスト１５２０と接続される。記憶装置１５２５はホスト・インターフェースを介してホスト１５２０にデータを伝送し、ホスト１５２０からデータを受信することができる。記憶装置１５２５はホスト１５２０によって電源が供給され、内部の動作が実行される。抵抗メモリ１５１０は本発明の実施形態による１つまたはそれ以上のレベル移動書き込みドライバ４０５を有するセンスアンプ回路１５１５を含む。
図１６は本発明の技術思想の実施形態による抵抗メモリデバイスを含むコンピューティングシステム１６００のブロック図である。図１６を参照すると、コンピューティングシステム１６００はメモリシステム１６１０、電源１６３５、中央処理装置１６２５、そしてユーザインターフェース１６３０を含む。メモリシステム１６１０は抵抗式メモリ装置１６２０及びメモリコントローラ１６１５を含む。中央処理装置１６２５はシステムバス１６０５と電気的に接続される。
抵抗式メモリ装置１６２０は本発明の技術思想の実施形態による電流センスアンプ回路を含む。抵抗式メモリ装置１６２０はメモリコントローラ１６１５を介してデータを記憶する。データはユーザインターフェース１６３０から受信されるか、中央処理装置１６２５によって処理できる。メモリシステム１６００はソリッドステートドライブＳＳＤに使用できる。
図１７は本発明の技術思想の実施形態による抵抗式メモリデバイスを含むコンピューティングシステム１７００を示すブロック図である。図１７を参照すると、コンピューティングシステム１７００は抵抗式メモリ装置１７２０、中央処理装置１７２５、ランダムアクセスメモリ１７１０、ユーザインターフェース１７３０、そしてベースバンドチップセットなどのモデム１７３５を含み、これらはシステムバス１７０５に電気的に接続される。抵抗式メモリ装置１７２０は上述したように、本発明の技術思想の実施形態によるセンスアンプ回路を含む。
コンピューティングシステム１７００がモバイルデバイスであれば、コンピューティングシステム１７００はコンピューティングシステム１７００に電源を供給するバッテリ（図示せず）をさらに含むことができる。ただし、図１７には図示されていないが、コンピューティングシステム１７００はアプリケーションチップセット、カメライメージプロセッサ（ＣＩＳ）、モバイルＤＲＡＭなどをさらに含むことができる。
本発明の技術思想の実施形態による抵抗式メモリ装置はストレージクラスメモリ（ＳＣＭ）として使用できる。ストレージクラスメモリは不揮発性の特性及びランダムアクセスの特性をともに提供するメモリを示す一般的な用語である。
抵抗式メモリ（ＲｅＲＡＭ）だけではなく、上述したＰＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭなどはストレージクラスメモリとして使用できる。フラッシュメモリの代わりにストレージフラッシュメモリはデータを記憶するメモリとして使用できる。また、同期式ＤＲＡＭの代わりにストレージクラスメモリはメインメモリとして使用できる。また、１つのストレージクラスメモリはフラッシュメモリ及び同期式ＤＲＡＭの代わりに使用できる。
図１８は本発明の技術思想の実施形態によるフラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに置き換えられたメモリシステムを示すブロック図である。図１８を参照すると、メモリシステム１８００は中央処理装置１８１０、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）１８２０、そしてストレージクラスメモリ（ＳＣＭ）１８３０を含む。ＳＣＭ１８３０はフラッシュメモリの代わりにデータを記憶するメモリとして使用される抵抗式メモリである。
ＳＣＭ１８３０はフラッシュメモリよりも高速にデータにアクセスできる。例えば、中央処理装置１８１０が４ＧＨｚの周波数で動作するＰＣでは、ＳＣＭ１８３０方式の抵抗式メモリはフラッシュメモリよりも速いアクセス速度を提供することができる。従って、ＳＣＭ１８３０を含むメモリシステム１８００はフラッシュメモリを含むメモリシステムよりも速いアクセス速度を提供することができる。
図１９は、本発明の技術思想の実施形態による同期式ＤＲＡＭが抵抗式メモリを使用するストレージクラスメモリに置き換えられたメモリシステムを示すブロック図である。図１９を参照すると、メモリシステム１９００は中央処理装置１９１０、ストレージクラスメモリ（ＳＣＭ）１９２０及びフラッシュメモリ１９３０を含む。ＳＣＭ１９２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）の代わりにメインメモリとして使用できる。
ＳＣＭ１９２０によって消費される電力はＳＤＲＡＭによって消費される電力よりも少ない。メインメモリはコンピューティングシステムによって消費される電力の約４０％を占める。このため、メインメモリの消費電力を減らす技術が開発されてきた。ＤＲＡＭと比較して、ＳＣＭ１９２０は平均的にダイナミック消費電力の５３％を減少させ、電力リークによる消費電力を７３％減少させる。従って、ＳＣＭ１９２０を含むメモリシステム１９００はＳＤＲＡＭを含むメモリシステムと比較して消費電力を低減させる。
図２０は本発明の技術思想の実施形態による同期式ＤＲＡＭ及びフラッシュメモリが抵抗式メモリを使用するストレージクラスメモリに置き換えられたメモリシステムを示すブロック図である。図２０を参照すると、メモリシステム２０００は中央処理装置２０１０、ストレージクラスメモリ（ＳＣＭ）２０２０を含む。ＳＣＭ２０２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）の代わりにメインメモリとして使用され、そしてフラッシュメモリの代わりにデータストレージメモリとして使用できる。メモリシステム２０００はデータのアクセス速度、低消費電力、コスト及びスペースの使用の面で長所を有する。
本発明の技術思想による抵抗式メモリはＰａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩ２Ｐ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、５Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）など様々なパッケージ方式のうち選択される少なくとも１つでパッキングすることができる。
ここに開示された実施形態は、低電源電圧を使うセンスアンプ回路を提供する。また、ここに開示されたセンスアンプ回路の実施形態は、速い読み取り応答時間、ビット線及び参照線間の寄生差の小さい感度、信号の平均を維持することによる高いノイズ耐性、磁気ラッチ論理を使用する追加構成を提供する。互いに異なる実施形態の互いに異なる特徴は、同じ電流センスアンプ回路に適用できる。
本発明の技術思想の上述した実施形態は例示的なものである。様々な置き換え及び等価変換が可能である。本発明の技術思想の実施形態はメモリアレイに含まれる磁気ランダムアクセスメモリセルの数や種類によって限定されない。本発明の技術思想の実施形態はセンスアンプ回路を動作させることに含まれているか、磁気トンネル接合デバイスを選択することに含まれていない場合は、ＰＭＯＳ、ＮＭＯＳなどのトランジスタのタイプによって限定されない。本発明の技術思想の実施形態では論理的な列の選択を具現または電流センスアンプ回路のための制御ロジックを生成するＮＯＲ型またはＮＡＮＤ型ではなければ、論理ゲートのタイプによって限定されない。本発明の技術思想の実施形態は本発明の技術思想が具現される集積回路のタイプによって限定されない。本発明の技術思想の実施形態はメモリを製造するＣＭＯＳ、バイポーラまたはＢＩＣＭＯＳなどの製造技術に限定されない。ここに開示された実施形態は電流センスアンプに関するものであるが、それに限定されない。ここに開示された実施形態は応答時間、ノイズ耐性、低電圧動作能力、広い電圧ヘッドルームの特性または少ない検出エラーなどを改善する有用な任意の構成にも適用できる。
本発明の範囲から外れない限り、様々に変形できる。従って、本発明は添付された請求項に限定されない。
１０５・・・メモリデバイス
１１０・・・メモリセルアレイ
１５０・・・センスアンプ回路
１６０・・・センスアンプ
ＷｒｉｔｅｒＡ、 ＷｒｉｔｅｒＢ・・・書き込みドライバ

Claims (20)

  1. 抵抗式メモリのためのセンスアンプ内の書き込みドライバにおいて、
    少なくとも２つのラッチトランジスタを含むクロスカップルラッチと、
    第１差動出力端と接続される１つ以上の第１駆動トランジスタを含む第１出力部と、
    第２差動出力端と接続される１つ以上の第２駆動トランジスタを含む第２出力部と、を含み、
    前記１つ以上の第１駆動トランジスタは、前記クロスカップルラッチを通さずに前記第１出力部を通じて第１電流を駆動し、前記１つ以上の第２駆動トランジスタは、前記クロスカップルラッチを通さずに前記第２出力部を通じて第２電流を駆動することを特徴とする書き込みドライバ。
  2. 直列接続される２つのＰＭＯＳ型のトランジスタが構成されていないことを特徴とする請求項１に記載の書き込みドライバ。
  3. 前記第１出力部は、前記１つ以上の第１駆動トランジスタのうち、第１電圧及び前記第１差動出力端と接続される１つのＰＭＯＳ型の駆動トランジスタと、
    前記１つ以上の第１駆動トランジスタのうち、第２電圧及び前記第１差動出力端と接続される１つのＮＭＯＳ型の駆動トランジスタと、を含むことを特徴とする請求項１に記載の書き込みドライバ。
  4. 前記第１出力部は、前記１つ以上の第１駆動トランジスタのうち、第１電圧及び前記第１差動出力端と接続される１つのＰＭＯＳ型の駆動トランジスタと、
    前記１つ以上の第１駆動トランジスタのうち、第２電圧及び前記第１差動出力端と接続される１つの第１のＮＭＯＳ型の駆動トランジスタと、
    前記ＰＭＯＳ型の駆動トランジスタのゲート、前記第１のＮＭＯＳ型の駆動トランジスタのゲート及び前記第１電圧と接続される信号トランジスタと、
    前記１つ以上の第１駆動トランジスタのうち、前記第１のＮＭＯＳ型の駆動トランジスタ及び前記第２電圧と接続される１つの第２のＮＭＯＳ型の駆動トランジスタと、を含み、
    前記信号トランジスタのゲートは、制御信号と接続され、前記第２のＮＭＯＳ型の駆動トランジスタのゲートは、前記制御信号と接続されることを特徴とする請求項１に記載の書き込みドライバ。
  5. 前記第２出力部は、前記１つ以上の第２駆動トランジスタのうち、前記第１電圧及び前記第２差動出力端と接続されるＰＭＯＳ型の駆動トランジスタと、
    前記１つ以上の第２駆動トランジスタのうち、前記第２電圧及び前記第２差動出力端と接続される１つのＮＭＯＳ型の駆動トランジスタと、を含むことを特徴とする請求項３に記載の書き込みドライバ。
  6. 前記第２出力部は、前記１つ以上の第２駆動トランジスタのうち、前記第１電圧及び前記第２差動出力端と接続される１つのＰＭＯＳ型の駆動トランジスタと、
    前記１つ以上の第２駆動トランジスタのうち、前記第２電圧及び前記第２差動出力端と接続される１つの第３のＮＭＯＳ型の駆動トランジスタと、
    前記ＰＭＯＳ型の駆動トランジスタのゲート、前記第１のＮＭＯＳ型の駆動トランジスタのゲート及び前記第１電圧と接続される信号トランジスタと、
    前記１つ以上の第２駆動トランジスタのうち、前記第３のＮＭＯＳ型の駆動トランジスタ及び前記第２電圧に接続される第４のＮＭＯＳ型の駆動トランジスタと、を含み、
    前記信号トランジスタのゲートは、制御信号と接続され、前記第４のＮＭＯＳ型の駆動トランジスタのゲートは、前記制御信号と接続されることを特徴とする請求項３に記載の書き込みドライバ。
  7. 前記クロスカップルラッチは、前記少なくとも２つのラッチトランジスタのうち、前記第１電圧と接続されるソース、前記第１出力部の駆動トランジスタのゲートと接続された第１ノードと接続されるドレイン、前記第２出力部の駆動トランジスタのゲートと接続された第２ノードと接続されるゲートを含む第１ＰＭＯＳ型の信号トランジスタと、
    前記少なくとも２つのラッチトランジスタのうち、前記第１電圧と接続されるソース、前記第２ノードと接続されるドレイン、前記第１ノードと接続されるゲートを含む第２ＰＭＯＳ型の信号トランジスタを備えることを特徴とする請求項５に記載の書き込みドライバ。
  8. 入力部をさらに含み、前記入力部は、第１差動入力端と接続される第１のＮＭＯＳ型の信号トランジスタ、第２差動入力端と接続される第２のＮＭＯＳ型の信号トランジスタ、前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続される第３のＮＭＯＳトランジスタを含むことを特徴とする請求項７に記載の書き込みドライバ。
  9. 前記第１または第２差動入力端の入力電圧は、前記第１電圧と前記第２電圧の差の１／２及び前記第２電圧の間に含まれることを特徴とする請求項８に記載の書き込みドライバ。
  10. 前記第１または第２差動入力端の入力電圧は、前記第１電圧と前記第２電圧との間に含まれることを特徴とする請求項８に記載の書き込みドライバ。
  11. 前記第３のＮＭＯＳ型の信号トランジスタは、制御信号を受信することを特徴とする請求項８に記載の書き込みドライバ。
  12. 前記第１及び第２ノードは、初期状態で前記第１電圧を有することを特徴とする請求項１１に記載の書き込みドライバ。
  13. 前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタのうちいずれか１つ及び前記第３のＮＭＯＳ型の信号トランジスタは、前記制御信号に応答して前記第１及び第２ノードのうち１つを前記第１電圧から前記第２電圧に変化させ、
    前記クロスカップルラッチは、前記第１及び第２ノードからそれぞれの電圧をラッチし、
    前記第１出力部は、前記第１ノードの電圧に応答して前記第１差動出力端を前記第１及び第２電圧のうちいずれか１つで駆動し、
    前記第２出力部は、前記第２ノードの電圧に応答して前記第２差動出力端を前記第１及び第２電圧のうち１つで駆動することを特徴とする請求項１２に記載の書き込みドライバ。
  14. 前記クロスカップルラッチは、前記少なくとも２つのラッチトランジスタのうち、前記第２電圧と接続されるソース、前記第１駆動部の駆動トランジスタのゲートと接続された第１ノードと接続されるドレイン、前記第２駆動部の駆動トランジスタのゲートと接続された第２ノードと接続されるゲートを含む第１のＮＭＯＳ型の信号トランジスタと、
    前記少なくとも２つのラッチトランジスタのうち、前記第２電圧と接続されるソース、前記第２ノードと接続されるドレイン、前記第１ノードと接続されるゲートを含む第２のＮＭＯＳ型の信号トランジスタと、を含むことを特徴とする請求項５に記載の書き込みドライバ。
  15. 第１差動入力端と接続される第１のＮＭＯＳ型の信号トランジスタ、第２差動入力端と接続される第２のＮＭＯＳ型の信号トランジスタ、前記第１差動入力端と接続される第１ＰＭＯＳ型の信号トランジスタ、前記第２差動入力端と接続される第２ＰＭＯＳ型の信号トランジスタ、そして第３のＮＭＯＳ型の信号トランジスタを含む入力部をさらに備えることを特徴とする請求項１４に記載の書き込みドライバ。
  16. 前記第３のＮＭＯＳ型の信号トランジスタは、前記入力部の前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続されることを特徴とする請求項１５に記載の書き込みドライバ。
  17. 前記第３のＮＭＯＳ型の信号トランジスタは、前記クロスカップルラッチの前記第１及び第２のＮＭＯＳ型の信号トランジスタと接続されることを特徴とする請求項１５に記載の書き込みドライバ。
  18. 前記第１または第２差動入力端の入力電圧は、前記第１及び第２電圧の差の１／２及び前記第１電圧の間に含まれることを特徴とする請求項１５に記載の書き込みドライバ。
  19. 抵抗式メモリのためのセンスアンプ内の書き込みドライバと関連する信号の検出及び駆動方法において、
    初期状態において、前記書き込みドライバの第１及び第２ノードを第１電圧に充電する段階と、
    制御信号を受信する段階と、
    前記第１及び第２ノードをそれぞれ前記制御信号、第１及び第２差動入力端の電圧レベルに応答して第１電圧から第２電圧にそれぞれ変える段階と、
    前記第１及び第２ノードから前記それぞれの電圧レベルをラッチ回路でラッチする段階と、
    １つ以上の第１駆動トランジスタによって第１出力部を通じて第１電流を駆動する段階と、
    前記第１ノードの電圧及び前記駆動された第１電流に応答して第１差動出力端の電圧レベルが第１及び第２電圧のうちいずれか１つとなる段階と、
    １つ以上の第２駆動トランジスタによって第２出力部を通じて第２電流を駆動する段階と、
    前記第２ノードの電圧及び前記駆動された第２電流に応答して第２差動出力端の電圧レベルが第１及び第２電圧のうちいずれか１つとなる段階と、を含むことを特徴とする動作方法。
  20. 前記書き込みドライバは、直列接続される２つのＰＭＯＳ型のトランジスタが構成されず、
    前記第１電流及び前記第２電流は、前記ラッチ回路を通じて駆動されないことを特徴とする請求項１９に記載の動作方法。
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