JP5242814B2 - 電流制御器を有する低消費電力のメモリアーキテクチャ - Google Patents

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Description

本願は、２００９年２月２０日に出願された米国特許仮出願第６１／１５４，２４１号及び２０１０年２月１６日に出願された米国特許出願第１２／７０６，３７４号の優先権の利益を主張する。本願は、参照によってその全体が本願明細書に組み入れられる。
本発明は、情報記憶のための半導体装置の分野に関し、特に、ノイズ感度の課題を解決し、ランダムアクセスメモリのビットセル上に記憶された電圧を読み出す際の電力消費を低減するための方法及び構造に関する。
ダイナミックランダムアクセスメモリすなわちＤＲＡＭは、集積回路内のビットセルにデータを記憶するタイプのランダムアクセスメモリである。ビットセルは一般に記憶機構として１つのコンデンサを有している。概して、ＤＲＡＭテクノロジーで用いられる読み出しプロセスは、ビットセルに記憶されたアナログ電圧データを取り込み、そのアナログ電圧データを基準デジタル論理電圧に変換し、ビット線上でこの電圧を有効にして、０又は１のデジタル２進値として電圧を読み取る。
最初に広く使用されたＤＲＡＭのためのアーキテクチャは、３つのトランジスタを有する構造を使用しており、及び従って、一般に「３Ｔ」と呼ばれていた。テクノロジーが進歩するにつれて、記憶コンデンサを読み出すためのただ１つのトランジスタを有するアーキテクチャが開発された。この広く使用された「１Ｔ」アーキテクチャが現在は市場を席巻している。これらのアーキテクチャの両方がいくつかの周知の制約及び固有の欠点を有している。
長年にわたる産業界の目標はメモリサイズを縮小することであった。サイズの大幅な縮小は、３Ｔアーキテクチャから１Ｔアーキテクチャに移行することによって達成されたものの、この変化は不都合を伴った。１Ｔアーキテクチャは、複雑なセンス増幅器と、メモリシステムの設計変更のためのカスタム設計の作業とを必要とする。これらの要求は設計サイクルの時間と製造コストとを増大させる。
産業界の別の目標は読み出し時間を短縮することである。読み出し時間を短縮するアーキテクチャが大いに求められている。
産業界のさらに別の長年にわたる目標はメモリの電力消費を低減することである。産業界は、電力消費を低減するために継続的に奮闘している。
メモリ容量を増大させることもまた産業界の長年にわたる目標であった。メモリ容量を増大させる１つの技術は記憶機構毎に複数ビットを記憶することである。以前に用いられた３Ｔアーキテクチャ及びより最近の１Ｔアーキテクチャはいずれも機能的にこの要求を満たすことができない。
３Ｔは記憶機構毎に単一ビットに意図的に制限されている。３Ｔは、記憶機構に記憶された値を示すために、特に読み出しビット線上での電圧変化又は電圧変化の不足のいずれかといった２変数関数を利用している。１Ｔは、機能性によって記憶機構毎に単一ビットに制限されている。１Ｔは２つのビット線同士の間の電圧差を検出する。電圧のこの差は、小さく、フロートしているビット線から読み出され、それによってノイズに対して影響を受けやすくする。ノイズ指数は、記憶機構毎に複数ビットを表すことを非実用的なものにする。
ウィク（Wik）に対して付与された米国特許第５８４１６９５号明細書（参照によって本明細書に組み入れられる）は、１つの記憶機構から３つの記憶機構にビットセルの記憶機構の数を増やすことによって３Ｔの固有の２進値の制限を解消しようと試みている。３つの記憶機構は単一セル内に複数ビットの記憶を可能にするものの、そうしたシステムの電力消費は、３つの単一ビットセルを複合した電力消費と同様である。従って、事実上、利点がない。
リュー（Liu）に対して付与された米国特許第７１３３３１１号明細書（参照によって本明細書に組み入れられる）は、１Ｔアーキテクチャに基づいて、記憶機構毎に１．５ビットを表す３つの電圧レベルを検出する方法を開示しているものの、当該方法は１Ｔアーキテクチャのノイズ感度に制限される。事実、米国特許第７１３３３１１号明細書は、４つのレベルを用いる概念を遠ざけるように示唆しており、そうした調整がノイズの増大に起因して実現可能でないという結論を下している。
米国特許第５８４１６９５号明細書 米国特許第７１３３３１１号明細書
メモリサイズの減少、読み出し時間の短縮、電力消費の低減及びメモリ容量の増加といったこれらの４つの目標は、産業界において長年継続して満たされていない要求を構成している。従来技術の何らの制約なしにこれらの利点を提供する装置及び方法を開発することが所望されている。
本発明によれば、少なくとも１つのメモリビットセルと、電圧が電流制御器からの電流によって制御されて変更される少なくとも１つの読み出しビット線と、を備える改善されたノイズ感度を有するメモリアーキテクチャが開示されている。メモリビットセルは、記憶機構と、制御された電流ソースと、読み出しスイッチと、を備える。メモリビットセルの制御された電流ソースは、読み出しスイッチを通じて読み出しビット線の１つに電気的に接続されている。電流制御器からの電流は、制御された電流ソースを通って流れ、メモリビットセルの記憶機構上の電圧と電流制御器に入力される基準電圧からの電圧との間の差動の関数によって決定される。さらに、いくつかの実施形態では、メモリビットセルの制御された電流ソースの電流は、既定の閾値よりも大きな読み出しビット線の電圧変化の指示に対応するインジケータによって停止される。読み出しビット線上の電圧を制御する関数はゲイン関数であり、それによってノイズ感度を低下させる。また、高静電容量の読み出しビット線上の電圧遷移は、ビットセルの状態を検出するために必要なもの以下である必要があり、それによって電力消費を低減する。
読み出しビット線上の電圧を制御する関数は、複数の基準電圧レベルの１つを用いることができる。減衰関数を用いないことから低下したノイズ感度と、ビットセル電流を制御するための複数の基準電圧レベルを用いる可能性とによって、本発明のアーキテクチャは記憶機構毎に所望の複数ビットを容易に有する。従って、消費電力は、対応してより少ないセルを有するシステムを必要とする事実上複数ビットの記憶機構を介してさらに低減される。最終的な効果は、電力消費を実質的に低減し、他の実質的な利点を有するメモリシステムに容易に用いられる構造及び方法である。
本発明の目的はノイズ感度を低下させることである。
本発明の他の目的は、歩留まりを上昇させて設計サイクルの時間及びコストを低下させることである。
本発明のさらに他の目的は、設計パラメータとしての読み出しビット線の寄生静電容量の重要度を大幅に低下させて、設計コンパイラーの使用を可能にすることである。
本発明のさらに他の目的は、保持ノードトランジスタの閾値電圧の不確かな影響を解消することである。
本発明のさらに他の目的は、非破壊読み出しを実行することである。
本発明のさらに他の目的は、読み出し時間を短縮することである。
本発明のさらに他の目的は、読み出しビット線上の大きな標準的な論理電圧遷移を除去することである。
本発明のさらに他の目的は、消費電力を低減することである。
本発明のさらに他の目的は、読み出しビット線上の変化を制御するために１以上の基準信号を用いることである。
本発明のさらに他の目的は、複数ビットセルを提供することである。
本発明のさらに他の目的は、メモリサイズの要求を縮小することである。
一般に、電力消費を低減し、メモリ容量を増加させ、自動化された設計プロセスを容易にし、追加の組み立て工程を必要とせず、設計者、製造者及び消費者の観点から相対的に安価であり、労務及び材料に関して低い製造コストを許容し、及び従って、一般消費者のために低価格を許容し、それによって一般購買者に対して安価に入手可能にするＲＡＭ装置を提供することである。
本装置には多くの実施形態があってよいものの、各実施形態は、先に挙げた目的の１以上を任意に組み合わせて満たし得る。各実施形態が各目的を満たす必要があることは意図されていない。
この観点で、装置の少なくとも１つの実施形態を詳細に説明する前に、本発明が、構造の詳細への適用、及び、以下の実施形態で説明される又は図面に例示される構成要素の構造及び配列に限定されないことが理解されるべきである。本装置は、他の実施形態が可能であり、様々な方法で実施されて実行されることが可能である。
本発明は、同一の要素に同一の参照符号が付される明細書及び図面を参照することによって説明される。
図面は縮尺通りではなく、実際には、いくつかの態様が明細書のより良い例示及び理解のために強調された。
従来技術の基本的な１ＴのＤＲＡＭのブロック図である。 １Ｔビット線の対を用いる読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 １Ｔビット線の対を用いる読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 本発明の広義の実施形態のブロック図である。 標準的な差動対を有する例示の実施形態を示す概略図である。 修正された差動対を有する一実施形態を描いた図である。 修正された差動対を有する一実施形態と１Ｔビットセルとの間の有効な読み出しビット線信号の比較を描いたグラフである。 従来技術の基本的な３ＴのＤＲＡＭを示す概略図である。 ビット線の対を有する修正された差動対を有する実施形態を描いた概略図である。 差動ビット線増幅器のブロック図である。 修正された差動対を有する一実施形態の読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 修正された差動対を有する一実施形態の読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 電流を停止する機構を有する修正された差動対の実施形態を用いたビット線の対上の１対のビットセルの概略図である。 修正された差動対と図示された電流停止機構の利点を有する電流停止機構とを有する実施形態の読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 修正された差動対と図示された電流停止機構の利点を有する電流停止機構とを有する一実施形態の読み出しプロセスを示す波形を描いた１対のタイミングのグラフである。 複数の基準入力電圧及び状態機械を有する修正された差動対の実施形態を有するビット線対上の１対のビットセルの概略図である。 複数ビットセルモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた一連のタイミングのグラフを示す図である。 複数ビットセルモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた一連のタイミングのグラフを示す図である。 複数ビットセルモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた一連のタイミングのグラフを示す図である。 複数ビットセルモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた一連のタイミングのグラフを示す図である。 図示された電流停止機構の利点を有するビットセル毎に複数ビットのモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた１セットのタイミングのグラフを示す図である。 図示された電流停止機構の利点を有するビットセル毎に複数ビットのモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた１セットのタイミングのグラフを示す図である。 図示された電流停止機構の利点を有するビットセル毎に複数ビットのモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた１セットのタイミングのグラフを示す図である。 図示された電流停止機構の利点を有するビットセル毎に複数ビットのモードで作動する修正された差動対を有する実施形態の読み出しプロセスを示す波形を描いた１セットのタイミングのグラフを示す図である。 修正された差動対の実施形態とセル毎に複数ビットのモードで作動するビットセルのための１Ｔビットセルとの間の有効な読み出しビット線信号の比較を描いたグラフである。 シーケンス制御器と論理デコーダとの機能性を有する２つのデジタルビットを表すビットセル上に格納された４つのレベルを有する本発明の一実施形態のメモリアーキテクチャの読み出しプロセスを示す波形を有するタイミングのグラフを描いた図である。 基準電圧が平行に接続され、ビットセルが３つの電流制御器を有しているとともに３つの読み出しビット線に電気的に接続される、平行モードのメモリビットセルを描いた概略図である。 ビットセルの配列を描いた概略図である。
本発明のより良い理解のため、本発明の概念を説明して実証するために用いられる所定の用語の意味を説明することが有用である。本明細書で用いられるように、以下の用語はこういった意味を有する。
本明細書で用いられるように、ユニティゲインは、作動可能な増幅器の所定の構造すなわちオペアンプを意味し、オペアンプの出力はオペアンプに対する負入力に接続され、オペアンプの出力はまた、オペアンプの正入力に関するもののゲインを有している。
本明細書で用いられるように、減衰関数は、ビットセル電圧と基準電圧との間の差動を減少させる１Ｔアーキテクチャの関数関係として言及され、減少した差動は読み出しビット線上に現れる。
本明細書で用いられるように、ゲイン関数は、ビットセル電圧と基準電圧との間の差動を増加させる本発明の関数関係として言及され、増加した差動は読み出しビット線上に現れる。
本明細書で用いられるように、ビット線の寄生静電容量は、ビット線に接続されるトランジスタの隣接した金属線及び端子に起因した意図しない望まない静電容量として言及される。
本明細書で用いられるように、回路トポロジーは、例えばトランジスタ、オペアンプ及びコンデンサなどの回路構成要素が構造において互いに接続される方法として言及される。
本発明の概念及び従来技術からのその逸脱をもっと良く理解するために、従来技術の簡潔な説明が有益であろう。
図１は、従来技術の一般的な１Ｔ構造のブロック図を示している。１Ｔの読み出しプロセスは以下の基本的なステップから構成されている。初期状態では、閉じられたプリチャージ入力スイッチ２ａが読み出しビット線１ａに電圧値vrefを保持させる。読み出しの開始時、プリチャージ入力スイッチ２ａが開いて、読み出しビット線をvrefでフロートさせる。次に、ビットセル５への読み出し入力がアサートされてビットセル５のスイッチ４が閉じる。ビットセル５の記憶コンデンサ３上の電荷は読み出しビット線上の電荷と共有され、読み出しビット線の電圧は、
ΔVBL=(vhold-vref)*(CS/(CS+CBL)) （式１）
で定義され、この場合、ΔVBL=VBL-vrefであり、VBLは、グラウンドを基準とした読み出しビット線電圧であり、vrefは基準電源入力であり、vholdは保持(hold)ノード上の電圧であり、CSはビットセルコンデンサの値であり、CBLは読み出しビット線寄生静電容量である。
この読み出しプロセスの間中、基準ビット線１ｂは、閉じられたスイッチ２ｂを通じて電圧値vrefで固定されたままである。
読み出しプロセスのこの時点で、読み出しビット線の電荷共有によって読み出しビット線１ａの電圧と基準ビット線１ｂの電圧との間には小さな差動のみがある。読み出しビット線の電圧の変化は読み出しビット線の静電容量に対するビットセル静電容量の比CＳ/(CＳ+CBL)に依存するので、この差動は小さい。この比は常に、減衰効果を有するものよりもはるかに小さい。
amp_sw信号がアサートされる時、センス増幅器のスイッチ６は閉じ、図１のセンス増幅器７が、読み出しビット線と基準ビット線との間の小さな差動を検出し、読み出しビット線及び基準ビット線の両方を、読み出しビット線及び差動の符号付き値に応じた０又は１のいずれかを表す標準的なデジタル電圧に遷移させる。ビット線上の差動電圧の小さな振幅が、１Ｔアーキテクチャがノイズの影響を受けやすい主な理由の１つである。読み出しプロセスの最後のステップは、論理デコーダ８がビット線同士の間の標準的なデジタル電圧の差動を読み取って、出力信号digital_outに対するデジタル値を示す標準的なデジタル信号を出力することである。
１Ｔアーキテクチャの最新の実装における読み出し毎の高い静電容量のビット線上の平均の電圧遷移はVDDであり、典型的には１．５Ｖである。
図２Ａ及び図２Ｂは、図１に描いた１Ｔアーキテクチャの１対のタイミングのグラフであり、読み出しビット線電圧及び基準ビット線電圧の両方上での読み出しプロセスの結果を示す波形を示している。グラフは、時間t０の読み出しプロセスの開始時に読み出しビット線がvrefであることを示している。時間treadの時、読み出しビット線が変化し、そのことが、読み出しビット線と基準ビット線との間に電圧の小さな差動、すなわち、ビットセルのコンデンサ上に記憶された論理１の正の差動又は論理０の負の差動、を形成する。基準ビット線は、この時間中、電圧値vrefのままである。図２Ａ及び図２Ｂはさらに、時間tamp＿swの時に読み出しビット線及び基準ビット線が、ビットセルに記憶された論理値に応じたVDD又は０のいずれかの値に移行することを示している。
読み出しビット線信号が、読み出しビット線に対するビットセルの静電容量比から独立している時に特定の利点が実現される。利点は、減衰関数に代えてゲイン関数を採用することによっても実現される。このようにして前述のノイズ感受率が低減される。
図３は、本発明の広義のメモリアーキテクチャの実施形態を示している。この実施形態は、変動することが可能であり固定されないvrefの値を有する基準生成器４０からの基準電圧入力を有している。この実施形態はまた、precharge_n入力と、precharge_n入力信号がＬＯにアサートされる時に値vddの電圧ソースに読み出しビット線１１ａを接続するプリチャージスイッチ１２ａと、を有している。読み出しプロセスは、図３に示すメモリビットセル１６に関して以下の基本的なステップを有している。初期状態では、閉じられたプリチャージスイッチ１２ａが、読み出しビット線１１ａに電圧値vddを保持させる。読み出しの開始時、プリチャージスイッチ１２ａが開いて、読み出しビット線がvddでフロートする。次に、読み出し入力がＨＩにアサートされて読み出しスイッチ１４が閉じる。電流制御器ブロック１９は、総和ブロック１８を有する保持ノード上の電圧vholdであるメモリビットセル記憶機構１３からrefノード上の基準電圧を最初に減算することによって比較する。総和ブロックの出力は、diffノード上の電圧vdiffであり、関数ブロック１７を通って行く。関数ブロック１７の出力は、gが定数でf(vdiff)がdiffノード上の電圧vdiffの一実施形態の特定の関数である場合にvctrl＝g*f(vdiff)となるようなctrlノード上の電圧vctrlである。従って、電流制御器ブロック１９は、メモリビットセル記憶機構の電圧と、電流制御器ブロック１９に対する基準電圧入力からの基準電圧との間の差動の関数である量を算出する。電流制御器ブロック１９の出力は、電圧制御された依存した電流ソース１５を駆動し、それによって電流制御器からの制御された電流ソースの電流を設定する。依存した電流ソース１５の電流は、
i=g*f(vdiff) （式２）
によって付与され、この場合、gはゲイン定数であり、f(vdiff)はdiffノード上の電圧vdiffの一実施形態の特定の関数を表している。
この電流は読み出しビット線上の電圧変化を制御するために用いられ、電流は電流制御器が算出した量に等しい。
スイッチ１４は、読み出しビット線１１ａ上の寄生静電容量が放電して読み出しビット線上の電圧をvddの値から変化させる間の時間にわたって閉じたまま保持される。
図３の読み出しビット線１１ａの電圧の変化は、
ΔVBL=(g*f(vdiff)*tperiod)/CBL （式３）
によって付与され、この場合、ΔVBL=vdd-VBL_tsampleであり、VBL_tsampleはtsampleの時の読み出しビット線の電圧であり、gはゲイン定数であり、f(vdiff)は、電流制御器１９の算出された量の挙動を定義する一実施形態の特定の関数であり、vdiffはdiffノード上の電圧であり、tperiodは、スイッチ１４が閉じられたまま保持される時間の一部であるとともにtperiod=tsample-treadであり、tsampleは、読み出しビット線上の電圧が計測される時点であり、treadは、スイッチ１４が閉じられようとする時点であり、tsampleはtreadの後の時間に生じ、及び、CBLは読み出しビット線の寄生静電容量の値である。
図４は、ＭＯＳトランジスタを用いた本発明の一実施形態を示しており、図３の広義の実施形態における理想的な回路構成要素の大部分を実際のＭＯＳトランジスタに置換した。当業者であれば理解するように、限定されないものの、ＪＦＥＴｓ、ＢｉＣＭＯＳプロセス、又はＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタ、その逆もまた同様に、を用いることを含む他の実施形態が、本発明に適切に用いられてよく、代替の実施形態で検討される。しかしながら、本発明は様々な変形例及び代替の形態を許容することができる一方で、しかしながら、図４の図面は、本明細書及びその詳細な説明におけるすべての他の図面と同様に、開示される特定の形態に本発明を限定することを意図しておらず、その反対に、添付の特許請求の範囲によって定義されるような本発明の精神及び範囲内にあるすべての変形物、均等物及び代替物をカバーすることが意図される。
図４は、メモリアーキテクチャの一実施形態を示しており、標準的な差動対の原理に基づいている。図３の電流制御器ブロック１９には基準トランジスタM3が実装されている。このトランジスタM3は電流制御器５０として作動する。保持ノードトランジスタM2及び基準トランジスタM3は、2*lbiasのテール電流を有する標準的な差動対を構成する。保持ノード及びrefノードは差動対に対する入力であり、読み出しビット線１１ａは出力である。M3のゲートにあるrefノードはM2の電流を制御し、M2は今度は読み出しビット線上の電圧変化を制御する。ビット線増幅器２０は、読み出しビット線電圧を標準的なデジタル論理値まで増幅し、論理デコーダ３０はビット線増幅器の出力をサンプリングし、サンプリングの結果に基づいてビット線増幅器は、保持ノード上に記憶された電圧を表すデジタル値digital_outを出力する。
図４の実施形態は、メモリビットセル１０２ａの保持ノードトランジスタM2の電流によって読み出しビット線を制御して変化させる標準的な差動対を示している。電流は、コンデンサ１３０上のメモリビットセル電圧と基準電圧vrefとの間の差動の関数によって決定される。この構造は、read入力に接続されたそのゲートを有する読み出しトランジスタM1を有しており、そのソースは保持ノードトランジスタM2のドレインに接続され、そのドレインは読み出しビット線１１ａに接続され、そのドレインはまた、lbiasの本実施形態のバイアス値を有する電流ソースI2aに接続されている。保持ノードトランジスタM2は、記憶コンデンサ１３０に接続されたそのゲートを有しており、そのソースは基準トランジスタM3のソースに接続され、そのドレインは読み出しトランジスタM1のソースに接続されている。基準トランジスタM3は、基準入力電圧vrefに接続されたそのゲートを有しており、そのソースは保持ノードトランジスタM2のソースに接続され、そのソースはまた、2*lbiasの本実施形態のバイアス値を有するテール電流ソースI1に接続されており、そのドレインは、本実施形態ではvddの値を有する電源に接続されている。プリチャージトランジスタM4aは、precharge_n入力に接続されたそのゲートを有しており、そのソースは、本実施形態ではvddの値を有する電圧ソースに接続され、そのドレインは読み出しビット線１１ａに接続されている。
図４に示すような一実施形態の保持ノード上の電圧の最大値に関して、トランジスタM2の電流id2は、テール電流バイアスソースI1の値2*lbiasによって制限される。従って、保持ノード上の最大値に関して、保持ノード電圧がrefノード電圧よりも大きいとともに読み出し入力信号がアサートされれば、トランジスタM2の電流は2*lbiasに等しく、保持ノード電圧がrefノード電圧よりも小さければ、電流はゼロである。言い替えれば、図４の標準的な差動対の実施形態では、保持ノードトランジスタM2の電流がオンの性質又はオフの性質を有しており、それがオン状態にある時、M2の電流値は2*lbiasのテール電流値に等しい。
時間tperiodの間にわたって続く保持ノード電圧とrefノード電圧との間の顕著な正差動に関して、図４の差動対の実施形態の読み出しビット線電圧の変化は、
ΔVBL=(2*lbias*tperiod)/CBL （式４）
であり、ΔVBL=vdd-VBL_tsampleであり、VBL_tsampleは、時間tsampleの時の読み出しビット線電圧であり、2*lbiasは、差動対に関するテール電流の値であるとともに、オンである時の保持ノードトランジスタM2の値に等しく、tperiodは、読み出しトランジスタM1が閉じたままであるとともにtperiod=tsample-treadである時の一部であり、tsampleは、読み出しビット線上の電圧が計測される時点であり、treadは、読み出しトランジスタM1が閉じていく時点であり、tsampleはtreadの後の時間に生じ、及び、CBLは読み出しビット線寄生静電容量の値である。
ビットセル静電容量の値CSは式４のパラメータではなく、従って、式４は、読み出しビット線信号が読み出しビット線に対するビットセルの静電容量比から独立していることを示している。
図５は、標準的な差動対を、修正された差動対に置換したメモリアーキテクチャの実施形態を示す概略図である。
修正された差動対の実施形態は、標準的なM2、M3の差動対の構成にオペアンプ６１を追加したものである。ユニティゲイン構成のオペアンプ６１によってバッファされる出力を有するソースフォロワ構成の基準トランジスタM3が電流制御器６０を構成する。オペアンプは、標準的な差動対のテール電流の制限を取り除き、より大きな電流の振幅を可能にする。このことは、読み出しプロセス中の任意の所定の時間に電流のより大きな振幅がより大きなビット線電圧の変化を引き起こし、そのことがプロセスにより大きな差動を付与するので、望ましい。
図５の実施形態は図４の実施形態を以下のように修正したものであり、ユニティゲイン構成のオペアンプ６１を追加し、メモリビットセル１０２ａの保持ノードトランジスタM2のソースを、基準トランジスタM3のソースに代えてオペアンプの出力に接続し、基準トランジスタM3のソースを、保持ノードトランジスタM2のソースに代えてオペアンプの正入力に接続し、基準トランジスタM3のドレインに接続された電圧ソースの値vddを値vlvl2と置換し、及び、プリチャージトランジスタM4aのソースに接続された電圧ソースの値vddを値vlvl2と置換している。
メモリビットセル１０２ａの保持ノード電圧とrefノード電圧との間の所定の時間にわたって続く顕著な正差動に関して、図５の修正された差動対の実施形態の読み出しビット線の変化は、
ΔVBL=([iD2-lbias]*tperiod)/CBL （式５）
であり、ΔVBL=vlvl2-VBL_tsampleであり、VBL_tsampleはtsanmpleの時の読み出しビット線電圧であり、iD2は保持ノードトランジスタM2の電流であり、lbiasは電流ソースI2aの値であり、tperiodは、読み出しトランジスタM1が閉じたままであるとともにtperiod=tsample-treadである時の一部であり、tsampleは、読み出しビット線上の電圧が計測される時点であり、treadは、読み出しトランジスタM1が閉じていく時点であり、tsampleはtreadの後の時間に生じ、及び、CBLは読み出しビット線寄生静電容量の値である。
保持ノードトランジスタM2の電流iD2は、
iD2=(K’/2)*(vhold-vref+(2*lbias/K’)1/2)2 （式６）
によって付与され、K’は相互コンダクタンスのパラメータであり、vholdは保持ノード上の電圧であり、vrefはrefノード上の電圧であり、W2及びW3がそれぞれトランジスタM2及びM3の幅であってL2及びL3がそれぞれトランジスタM2及びM3の長さである場合にW2/L2=W3/L3=1であると推定され、lbiasは電流ソースI2aの値である。
式５に式６を代入すると、図５に示す修正された差動対を用いた実施形態を有するメモリアーキテクチャの読み出しプロセスの読み出しビット線電圧の変化に関して、
ΔVBL=([(K’/2)*(vhold-vref+(2*lbias/K’)1/2)2-lbias]*tperiod)/CBL （式７）
が表される。
式７は、減衰関数に代えてゲイン関数を採用する本発明の目的が実現されたことを示している。有効な読み出し信号を反映する読み出しビット線電圧の変化は、保持ノード電圧vholdとrefノード電圧vrefとの間の差動の２乗に比例する。その変化は時間とともに増加する。記憶コンデンサ値のCSに関するパラメータが式７に再度現れていないことは明らかであり、従って、読み出しビット線は、読み出しビット線に対するビットセルの記憶コンデンサの静電容量比から独立している。
図５の修正された差動対の実施形態を有するメモリアーキテクチャは、１Ｔアーキテクチャに比べて所定の重要な利点を有する。第１に、増加した有効な読み出しビット線信号はノイズ感度を大いに低下させる。第２に、増加した有効な読み出しビット線信号はまた、このアーキテクチャを採用するメモリシステムにそれほど複雑なビット線増幅器を必要としない。複雑さを低下させることは歩留まりを増加させ、サイクル時間及びコストを減少させる。第３に、読み出しビット線の寄生静電容量は、修正された差動対の実施形態を用いるメモリアーキテクチャの一次的な設計パラメータではない。読み出しビット線静電容量の実際の値すなわちトップレベルのシステムのパラメータは、より低いレベルのビットセルの設計に対してほとんど重要ではない。従って、例えばメモリの物理的な高さ又は列若しくは行の数などのより高いレベルの変数を変化させることは、このアーキテクチャのビットセルの完全で新しいカスタムデザインを必要としない。例えばメモリコンパイラーなどの設計自動化技術をメモリシステムの設計に用いることが可能であり、そのことはさらにサイクル時間及びコストを減少させる。
図６は、基本的な１Ｔの減衰関数と比較した図５の実施形態のゲイン関数の大きさを示している。図６は、修正された差動対の実施形態を用いたメモリアーキテクチャのビットセルの読み出しプロセスによる読み出しビット線電圧同士の間の変化の比較を示しており、式７が１Ｔビットセルすなわち式１と比較される。本発明の図５の実施形態の読み出しビット線電圧の変化は１Ｔアーキテクチャに比べて劇的に大きい。図６のプロットに以下のパラメータが用いられる。記憶コンデンサCＳ＝１０ｆＦ、寄生静電容量CBL＝０．１９ｐｆ、W2/L2＝W3/L3＝１、K’＝３２６ｅ−６、lbias＝１００ｎＡ、及び、tperiod＝１０ｎｓである。基準電圧vrefはプロットでは０．７５Ｖに保持される。
ｘ軸は保持ノード電圧である。電圧レベルvrefは点を規定し、その点より上では保持ノード電圧の任意の値は論理１を表しており、その点より下では保持ノード電圧の値が論理０を表している。保持ノード上の論理１では、保持ノード電圧は、VL1minすなわち０．８Ｖ〜VL1maxすなわち１．１Ｖの値を有している。同様に論理０では、保持ノードは、VL0minすなわち０．４Ｖ〜VL0maxすなわち０．７Ｖの値を有する。ｙ軸は、読み出しビット線電圧の変化ΔVBLである。vhold＝VL1minでは、この比較における最小の受け入れ可能な電圧が論理１を表しており、１Ｔの読み出しビット線電圧の変化は、この実施形態では変化が５３ｍＶであるのに対して２．５ｍＶである。同様に、vhold＝VL1maxでは、最大電圧がこの比較において論理１を表すために用いられ、１Ｔの読み出しビット線電圧の変化は１７．５ｍＶであり、本実施形態では変化は１．２Ｖである。この比較から、本発明のこの実施形態の読み出しビット線電圧の変化は、ビットセルに記憶される論理１を表す可能な値の完全な範囲を通じて１Ｔアーキテクチャの読み出しビット線電圧の変化よりも少なくとも２０倍大きいことが明らかである。
図７は、従来技術の一般的な３Ｔ構成の概略図を示している。３Ｔの読み出しプロセスは以下の基本的なステップから構成される。読み出しプロセスの初期状態では、precharge_n入力信号がプリチャージトランジスタM4aをオンにする。このことは、読み出しビット線１ａに電圧値vddを保持させる。読み出しの開始時、precharge_n入力信号はプリチャージトランジスタをオフにして、読み出しビット線をフロートさせる一方で値vddを保持する。次に、メモリビットセル１０への読み出し入力がアサートされ、そのことがメモリビットセル１０の読み出しトランジスタM1をオンにする。このことは、保持ノード電圧の値に基づいてメモリビットセル１０の保持ノードトランジスタM2に電流が流れることを可能にする。保持ノードトランジスタのソースは、固定された１つのソースであるグラウンドに配線で接続されている。一般に、保持ノード電圧が、固定された１つの値である保持ノードトランジスタの閾値電圧よりも大きければ、電流が流れ、保持ノード電圧が保持ノードトランジスタの閾値電圧よりも小さければ、電流は流れない。読み出しトランジスタは、保持ノードトランジスタが読み出しビット線上の寄生静電容量を放電することを可能にするために当面の間はオンにされる。この放電は、読み出しビット線上の電圧を下降させてvddの値から遠ざける。単一の論理デコーダ９は外部システムにつながり、標準的なデジタル信号に対する読み出しビット線の変化の存在又は変化の不足が、保持ノードに記憶された電圧を表す。
３Ｔアーキテクチャの実装における読み出し毎の高い静電容量のビット線上の平均電圧遷移はVDD/2であり、典型的には０．７５Ｖである。
W2が保持ノードトランジスタM2の幅であって、L2がM2の長さであって、W2/L2＝１である場合、図７に示す基本的な３Ｔ構造の読み出しビット線電圧の変化は、
ΔVBL=[(K’/2)(vhold-Vt)2]*(tperiod/CBL) （式８）
であり、K’は相互コンダクタンスのパラメータであり、vholdはM2のゲート上の電圧であり、VtはM2の閾値電圧であり、tperiodは、読み出しトランジスタM1が閉じたままであってtperiod=tsample-treadの時点の一部であり、tsampleは読み出しビット線電圧が計測される時点であり、treadは、M1が閉じようとする時点であり、tsampleはtreadの後に生じ、及び、CBLは読み出しビット線寄生静電容量である。
このΔVBLの定義は、読み出しビット線上の変化の３Ｔの制御の予測可能性が保持ノードトランジスタM2の閾値電圧Vtから独立していることを示している。トランジスタの閾値電圧は、任意の１つの製造された集積回路のビットセルに用いられるトランジスタ同士の間で有効に同様である一方で、これらいくつかの閾値は、製造された集積回路部品同士の間で相対的に広くかつ予測不可能に変化する。３Ｔの制御は、製造された部品同士の間で固有のこの広い閾値電圧の相違の予想不可能な性質に起因して一致しておらず、３Ｔメモリシステムの設計のために補償されなければならない。この相違は、例えば電圧論理の間隔及びリフレッシュの間隔などの設計パラメータのサイズに加えて読み出しアクセス時間に影響を及ぼす。３Ｔメモリシステムでは、これらのパラメータは、広い閾値電圧相違を調節するために具体的に特定されなければならない。
差動対構造を用いることによって３Ｔアーキテクチャの保持ノードトランジスタ閾値電圧の不安定な効果をキャンセルする際に利点が実現される。本発明の差動対の実施形態では、トランジスタの予測不可能な保持ノードトランジスタ閾値電圧の相違要因は、基準トランジスタの等しく同様の閾値電圧の相違によってバランスされて効果的に除去される。標準的な差動対の実施形態のための式４と修正された差動対の実施形態のための式７とは両方とも、閾値電圧から独立した関数を規定している。読み出しビット線を制御する電流上の閾値電圧の予測不可能な側面を除去することによって、この電流の予測可能性を増大させてより微細な制御を可能にし、その結果、読み出しビット線上の電圧の予測可能性を増大させてより微細な制御を可能にする。このより微細な制御は、論理電圧の間隔をより小さくし、記憶コンデンサのリフレッシュの間の時間をより長くし、又は両方の利点の組み合わせを可能にする。より小さな論理電圧の間隔は、より小さな論理電圧がビットセル値を表すことを可能にし、これらの値を書き込みために電力を減少させる。同様に、電力の減少はそれらの値をリフレッシュすることが必要とされる。より微細な制御はまた、保持ノード上の電圧がリフレッシュ決定点の値のより近くにドリフトすることを可能にし、より長いリフレッシュ間隔、より小さな周波数のリフレッシュ、及び省電力をもたらす。
従って、標準的な又は修正された差動対を有する実施形態は、少なくとも１つのメモリビットセルと、その電圧がメモリビットセルの制御された電流ソースの電流によって制御されて変更される少なくとも１つの読み出しビット線と、を備えており、制御された電流ソースの電流は電流制御器によって設定され、制御された電流ソースは、読み出しスイッチを有する読み出しビット線に電気的に接続される。電流は、任意のトランジスタの閾値電圧から独立した関数によって決定される。
さらなる別の利点は、読み出しビット線から記憶コンデンサを独立させることによって非破壊読み出しを実行して、それによって記憶機構の復元を必要としないメモリアーキテクチャを提供することによって実現される。本発明の構造及び方法は、記憶コンデンサが読み出しビット線から独立したままであることを可能にし、その結果、ビットセル上の電荷が読み出しプロセスによって破壊されない。このようにして、読み出しが生じるたびにビットセル上の電圧を復元する必要がないので、消費電力は低減される。このことは、復元が必要ではないので、より速い読み出しを可能にする。
図８は、２つのビットセル１０２ａ及び１０２ｂと、２つのビット線１１ａ及び１１ｂと、ビット線増幅器２０と、を有するシステムの一部としての実施形態を示す概略図である。ビット線増幅器２０は、２つのビット線１１ａ及び１１ｂの間で共有される。１つのビット線はアクティブであり、１つのビット線は非アクティブであって固定された公知の電圧にクランプされる。ビット線増幅器が、いくつかの実施形態の単一の端部で作動することが可能であるものの、図８に示す実施形態のビット線増幅器は異なって作動する。また、各読み出しビット線のために唯一のビット線が所定の時間で読み出される。論理デコーダ３０は、ビット線増幅器の出力を出力信号digital_out上の標準的なデジタル信号に変換する。この信号は、ビットセル上に記憶された電圧を表している。
さらなる別の利点は、読み出しビット線上の大きな標準的なデジタル電圧トランジスタを除去することによって、読み出しビット線上の電圧変化を検出して、読み出しビット線とは別個であって読み出しビット線に連結される静電容量から分断される配線上のバイナリ値に電圧変化を変換するビット線増幅構造を用いることによって、実現される。このようにして消費電力は１Ｔアーキテクチャに比べて減少する。
一般に、図１、図２Ａ及び図２Ｂに関して説明したように、変化の共有が生じた後、従来技術の１Ｔアーキテクチャの読み出しプロセスのための検出増幅器はビット線対上の小さな電圧差動を検出する。１Ｔセンス増幅器はその後、小さな差動電圧を同じビット線対上の大きな差動電圧に増幅する。１Ｔ読み出しビット線は、基準ビット線が反対方向に同等に大きな遷移を移動させる一方で、VDD又は０のいずれかに対する大きな遷移によって移行し、再び、値０又はVDDのいずれかをとる。ビット線は高い寄生静電容量を有しており、これらの高い静電容量のビット線上のフルスケールの信号遷移は意図しない電力消費を引き起こす。
本発明のいくつかの実施形態で用いられた増幅器は差動信号を増幅するものの、高い静電容量の読み出しビット線から分断される別個の配線上の標準的なデジタル電圧の出力を送り出す。
図９は、差動ビット増幅器としての増幅器を描いた一実施形態のブロック図を示している。増幅器は、クロスに連結された１対のＮＭＯＳトランジスタを有するラッチ２１と、２つの読み出しビット線からの１対の入力BLa及びBLbと、ラッチの状態を初期化する１対のスイッチ２４及び２５と、２つの読み出しビット線の電圧同士の間の差動の関数としてラッチの状態を変化させる１対の電流ソース２２及び２３と、クロスに連結されたトランジスタの各々のドレインを反転させる１対のインバータ２６及び２７と、を備えている。
図９の増幅器は、図８に描かれたメモリアーキテクチャのビット線増幅器２０の一実施形態である。読み出しを開始する前に、ビット線増幅器への入力inita及びinitbはラッチの状態を初期化する。読み出しビット線電圧入力の一方の読み出し中、BLa又はBLbは、プリチャージ装置によって基準電圧にクランプされたままである。他方の入力は、アクティブなビットセルの保持ノードトランジスタM2の電流の結果としてこの基準から遠ざかる。BLa及びBLbの間の差動電圧は、電流ソース２２及び２３の間に差動電流を引き起こす。この差動電流は、差動電圧が既定のレベルに到達した時点でラッチ２１の状態をスイッチさせる。２対１のマルチプレクサ２８は、インバータ２６及び２７の出力の１つから単一の出力信号ampout、すなわち、ampouta又はampoutbを選択する。インバータ２６及び２７はラッチ２１に連結される。
増幅器のラッチによれば、標準的なデジタル電圧を有する出力信号が、高い静電容量のビット線のいずれかとは別個の低い静電容量の配線上に置かれる。電力消費は、高い静電容量のビット線上の電圧遷移が最小限に抑えられる程度に縮小される。
図１０Ａ及び図１０Ｂは、図８の読み出しビット線１１ａに接続されるアクティブなビットセル１０２ａの読み出しプロセスの２つの波形のタイミングのグラフである。これらの波形は、ビットセル１０２ａの記憶コンデンサ１３０の保持ノード上に記憶された単一のデジタルビットすなわち論理１又は論理０のいずれかを表す電圧の読み出しプロセスを示している。
グラフに示した値は、図６のΔVBLのプロットの説明のものと一致している。論理１の読み出しでは、値VL1maxは保持ノード上にある。precharge_na信号がＨＩにディアサートされた後、読み出しビット線電圧BLaは電圧値vlvl2とともにフロートする。電圧値vrefはrefノード上にある。保持ノード、読み出しビット線BLa及びrefノードは、図１０Ａ及び図１０Ｂでプロットされ、オーバーレイされ、一定の縮尺で描かれている。論理１では、read_a信号がＨＩにアサートされ、保持ノード電圧はrefノード電圧よりも大きい。従って、読み出しビット線電圧は、M2トランジスタが抵抗になるまで下降する。従って、読み出しビット線は、保持ノードトランジスタの電流が許容すれば、vlvl2からトポロジーの制約まで低下するあり得る電圧遷移を有している。論理０の読み出しでは、値VL0minは保持ノード上にある。read_a入力信号がＨＩにアサートされた時、保持ノード電圧はrefノード電圧値よりも小さい。従って、保持ノードトランジスタ電流は流れ、読み出しビット線電圧BLaは変化せずvlvl2のままである。
本発明の図８のＢＡＳＥ２の実施形態の読み出し毎の高い静電容量のビット線上の平気的な電圧遷移は、(vlvl2-トポロジーの制約)/2であり、典型的には、vlvl2が１．０５Ｖであってトポロジーの制約が０．３Ｖである場合に０．３７５Ｖである。
概して、本発明のいくつかの実施形態では、アクティブな読み出しビット線上の電圧は、read_a入力が読み出しプロセスでアサートされて、保持ノードがrefノードよりも大きい状態が許容する際、又は、回路の構成要素が回路トポロジーに起因してその制約に到達するまで、例えば、保持ノードトランジスタが飽和領域から抵抗領域に移行する際に、低下する。本発明の重要な情報の内容は、読み出しビット線電圧の、プリチャージ装置によってクランプされる値から遠ざかる初期の顕著な移行にある。電圧変化が顕著であると考えられ、言い替えれば、容易に検出されることが可能である後の読み出しビット線上の任意のさらなる遷移は、単純に電力を無駄使いし、さらなる情報を運ばない。
電圧変化が顕著であると考えられた後であって、回路トポロジーに起因した固有の制約に、適切な停止時間を示す機構を追加することによって、及び、ビットセルの電流を停止するための構造に修正を加えることによって、到達する前の時点で、読み出しビット線上の電圧を制御する電圧を停止させる能力がある時に利点が実現される。このようにして、消費電力がさらに低減される。
本発明によれば、ある時点を検出して示すための構造を有するいくついかの実施形態があり、その時点を過ぎて、読み出しビット線電圧のさらなる変化が、任意の有益な情報を運ばず、そうした指示を受け取った後にビットセル保持ノードトランジスタの電流を停止させるスイッチを有している。このようにして、読み出しビット線電圧が、ビットセル電圧値の状態を検出するための必要である以上でない遷移に許容される。
図１１は、ビットセルの電流の制御を停止するための構造を含む一実施形態を示している。図１１は、２つのメモリビットセル１０２ａ及び１０２ｂを有する２つの読み出しビット線１１ａ及び１１ｂを有している。この実施形態は、ＲＡＭメモリアーキテクチャの読み出し動作を実行する方法を有しており、制御された電流ソースの電流を停止させる工程をさらに備えており、読み出しビット線上の電圧遷移の大きさが縮小されて、それによって読み出しサイクルの電力消費を低減するように、既定の閾値よりも大きい場合に、保持ノードトランジスタM2が読み出しビット線の電圧変化を制御する。ビット線増幅器２０からの出力信号ampoutは、指示信号として用いられており、図１１に示す電流停止機構７０に向かう。電流停止機構７０は、Ｄフリップフロップ７１及びＡＮＤゲート７２を有するampoutからの電流停止信号をもたらす。ビットセルの各列ａ及びｂには、オペアンプ６１の出力とビットセルの各列のそれぞれの共通ソースsrca及びsrcbとの間にＮＭＯＳ電流停止トランジスタ７３ａ及び７３ｂがある。電流停止トランジスタ７３ａ又は７３ｂのゲートがstopa及びstopbのそれぞれの信号によってＬＯにアサートされる際、保持ノードトランジスタM2の電流の流れは遮断される。読み出しビット線電圧の変化が、ある既定の閾値よりも大きく、アクティブビットセルの電流を順番に停止させる停止電流信号を生成するために用いられることを、ビット線増幅器が決定したことをビット線増幅器２０からのampout出力上の信号が示している。
高い静電容量の読み出しビット線上の電圧遷移は、読み出しビット線上の信号が、ビット線増幅器によって確実に検出されるためにのみ十分に変化する必要があるので、劇的に低減される。このようにして、電力は、メモリシステムの読み出し及びリフレッシュの両方のために対応して低減される。
図１２Ａ及び図１２Ｂは、図１０Ａ及び図１０Ｂで説明される読み出しプロセスのための読み出しビット線電圧の変化における停止電流機構の作用を示している。読み出しビット線上の論理１の電圧遷移の大きさは、停止電流の実施形態では実質的により小さい。図１２Ａの論理１の場合の波形は、読み出し信号がＨＩにアサートされた時に、保持ノード電圧がrefノード電圧よりも大きいことを示している。また、この状態のために、読み出しビット線は下降する。しかしながら、ビット線増幅器は、既定値よりも大きい読み出しビット線電圧の変化が検出された電流停止機構に配線上の指示信号を与えるので、保持ノードトランジスタの電流が停止し、読みしビット線上の電圧が下降を停止する。
従来技術の１Ｔアーキテクチャ、従来技術の３Ｔアーキテクチャ、本発明のＢＡＳＥ２の実施形態、及び、電流停止機構を用いた本発明のＢＡＳＥ２の実施形態のための関連したパラメータの典型的な値を用いる読み出しプロセスの消費電力の比較は以下の通りである。
１Ｔアーキテクチャの最新の実装における読み出し毎の高い静電容量のビット線上の平均電圧遷移はVDDであり典型的には１．５Ｖである。
３Ｔアーキテクチャの実装における読み出し毎の高い静電容量のビット線上の平均電圧遷移はVDD/2であり典型的には０．７５Ｖである。
本発明の図８のＢＡＳＥ２の実施形態における高い静電容量の読み出しビット線上の平均電圧遷移は、(vlvl2-トポロジーの制約)/2であり、典型的には、vlvl2が１．０５Ｖであってトポロジーの制約が０．３Ｖである場合に０．３７５Ｖである。
本発明の図１１のＢＡＳＥ２の実施形態における高い静電容量の読み出しビット線上の平均電圧遷移は、電流停止機構が実装された際に典型的には０．１Ｖである。
従って、典型的な一連の設計パラメータに関して、電流停止機構の作用を含む本発明のＢＡＳＥ２の読み出しプロセスは、１Ｔアーキテクチャに比べて要因のおよそ２０倍にわたって消費電力を低減する。それは、３Ｔアーキテクチャに比べておよそ１０倍にわたって消費電力を改善する。
このようにして、適切な時間を示すために本発明の目的を満たすことによって、及び、この時間に電流を停止することによって、高い静電容量を有する読み出しビット線上の電圧遷移ははるかに小さくされる。その結果、消費電力は大いに低減され、１Ｔ及び３Ｔアーキテクチャに対して顕著な省電力が達成される。停止電流の特徴はまた、さらなる恩恵、読み出しプロセスの速度の改善をもたらす。
セルモード毎の複数ビットにおける本発明を用いることによって消費電力はさらに低減される。
利点は、複数の入力基準レベルを有する標準的な又は修正された差動対の構造を用いることによって読み出しビット線上の変化を制御するために複数の基準信号を用いることによって実現される。このようにして、読み出しビット線を制御する関数は、単一の配線のソースレベルに代えて複数のソースレベルを有している。この複数の存在は複数ビットセルを容易にする。
図１３は、複数の基準ソースを有する図１１の実施形態の変形を表している。複数の基準は、ＤＡＣ４１からrefノードに対する基準電圧の供給を制御するシーケンス制御器からの｛d1, d0｝出力を有する状態機械３２のシーケンス制御器３１から制御される。本発明のこの実施形態は、基準電圧が複数の既定の基準値のいずれかを有するメモリアーキテクチャである。本実施形態のビットセル上に記憶された電圧はＢＡＳＥ４の値を表している。消費電力は、ＢＡＳＥ４の修正された差動対のメモリアーキテクチャ又はより高いモードを駆動させることによって低減され、ＢＡＳＥ４の実施形態は、２つのデジタル値を表すために記憶コンデンサ上に４つのレベルを有する。ビットセル毎の機能性及び構成要素の数は、ＢＡＳＥ２の実装のためのものと同じであるものの、ビットセルは各々２倍多くのデータを記憶している。このような実施形態は、複数の既定の基準値のうちの唯一の基準値が一度に適用されるような、基準電圧の連続的な適用を意味し、アルゴリズムは、基準電圧がシーケンスされてメモリビットセルの記憶コンデンサ上に記憶された電圧と比べられる際に読み出しビット線の電圧の読み出しビット線の変化をモニタするために用いられる。
図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄは、供給された電圧入力基準を連続的に用いる図１３のＢＡＳＥ４の実施形態のための読み出しプロセスを示す波形を描いた一連のタイミングのグラフを示している。ＢＡＳＥ４の電圧値はvlvl0、vlvl1、vlvl2及びvlvlv3である。各値の波形が個々に示されている。rd_clkは、この実施形態において８０％のデューティサイクルを有しており、図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄに示されている。読み出しプロセスは以下の基本的なステップを有している。初期状態では、precharge_na入力は、ＬＯにアサートされ、トランジスタM4aを通じて読み出しビット線１１ａ上の電圧を値vlvl2にする。precharge_na入力はディアサートされ、read_a入力がＨＩにアサートされる。その後、オペアンプ６１に接続された基準トランジスタM3への、かつ、読み出しビット線１１ａに接続されたアクティブビットセル１０２ａの保持ノードトランジスタM2のソースへのref電圧は、３つの基準電圧レベル、vlvl3-Δ、vlvl2-Δ、及び、vlvl1-Δの間で連続的に段階的に変化し、Δは、差動対によって検出されるのに十分な大きさの任意の電圧であり、vlvl3＞vlvl3-Δ＞vlvl2＞vlvl2-Δ＞vlvl1＞vlvl1-Δ＞vlvl0である。
このようにして、refノード上の電圧が段階的に変化し、各々それぞれのレベルで、refノード電圧値と読み出しビット線１１ａを対応して応答させる保持ノード上に格納された電圧値との間で比較がなされる。ref電圧が、保持ノード上の電圧よりも小さい値に段階的に変化する際、読み出しビット線の電圧は減少する。従って、比較の結果、読み出しビット線電圧が最初に降下する比較のシーケンスの時点が、保持ノード上に記憶された値を示している。
図１４Ａの第１ケースは保持ノード上の電圧値vlvl3を示している。read_a入力がＨＩにアサートされた時、refノードは、最初はビットセルの保持ノード上の電圧よりも小さいvlvl3-Δで開始する。読み出しビット線電圧は、保持ノードトランジスタが抵抗になって、ドレインがソースにほぼ等しくなるまで下降する。vlvl3のケースの読み出しビット線BLaの波形は、読み出しビット線上の電圧が保持ノードの第１比較で降下することを示しており、refノードは、保持ノード上の値がvlvl3であることを示している。
図１４Ｂの第２波形のグラフは保持ノード上の電圧値vlvl2を示している。read_aがＨＩにアサートされる際、vlvl3-Δのrefノードは保持ノード上の値よりも高い。読み出しビット線電圧は変化しないままである。その後、ref入力レベルがvlvl2−Δまで段階的に降下して保持ノード上の電圧よりも小さくなる際、読み出しビット線は、保持ノードトランジスタが抵抗領域に入ってそのドレインがソースにほぼ等しくなる時点まで降下する。vlvl2のケースの読み出しビット線の波形は、読み出しビット線上の電圧が保持ノードと保持ノード上の値がvlvl2であることを示すrefノードとの第２比較まで降下することを示している。
図１４Ｃの第３波形のグラフは保持ノード上の電圧値vlvl1を示している。refノードの電圧レベルが値vlvl3-Δ及びvlvl2−Δを通じて段階的に変化する一方で読み出しビット線は変化しないままである。vlvl1-Δで、ref電圧が保持ノードの電圧よりも小さい場合、読み出しビット線電圧は降下する。従って、vlvl1ケースの読み出しビット線の波形は、読み出しビット線上の電圧が、保持ノードと、保持ノード上の電圧がvlvl1であることを示すrefノードとの第３比較まで降下することを示している。
図１４Ｄの第４波形のグラフは保持ノード上の電圧値vlvl0を示している。refノード電圧レベルは、３つすべての比較を通じて保持ノード電圧よりも高く、読み出しビット線電圧は変化しないままである。３つすべての比較を通じた読み出しビット線電圧の変化の不足は、このＢＡＳＥ４の実施形態において保持ノードの値がvlvl0であることを示している。
このようにして、図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄ、並びに、ＢＡＳＥ４の実施形態を有するメモリアーキテクチャのための連続的なＢＡＳＥ４の読み出しプロセスのそれらの説明から、４つのレベルがビットセルから容易に読み出されることは明らかである。
図１５Ａ、図１５Ｂ、図１５Ｃ及び図１５Ｄは、ＢＡＳＥ４の実施形態の電流停止機構のさらなる利点を示している。これらの利点は、ＢＡＳＥ２の実施形態で実現される利点と同様である。すなわち、プリチャージ装置でクランプされて読み出しビット線上のさらなる電圧遷移が除去されてさらなる省電力及び時間を節約する程度の値から遠ざかる読み出しビット線電圧の初期の移行内に情報がある。
図１６は、１Ｔの式１からのΔVBLのプロットと、式７で与えられる本発明の実施形態を示している。図１６は、２つのデジタルビットを表す保持ノード上に記憶された４つの電圧レベルの読み出しプロセスに起因した読み出しビット線電圧の変化同士の間の比較を示している。以下のパラメータがプロットで用いられる。記憶コンデンサCS＝１０ｆＦ、寄生静電容量CBL＝０．１９ｐｆ、W2/L2＝W3/L3＝１、K’＝３２３ｅ−６、lbias＝１００ｎＡ、tperiod＝１０ｎｓである。基準電圧vrefは、０．５５Ｖ、０．８５Ｖ及び１．１５Ｖの値をそれぞれ有している。ｘ軸は保持ノードの電圧である。グラフは、論理値２’ｂ００、２’ｂ０１、２’ｂ１０及び２’ｂ１１をそれぞれ表す保持ノード値の４つのセクションに分割されている。セクションは、vref１、vref２及びvref３の３つの基準電圧の値によって線引きされている。ｙ軸は、読み出しビット線電圧ΔVBLの変化であり、その結果、保持ノード上の電圧を読み出すことはｘ軸上で付与される。例えば、論理２’ｂ０１セクションの曲線は、０．５５Ｖに等しいvrefの値を有する式１及び式７を描いている。vhold＝VL01max＝０．６５Ｖでは、読み出しビット線電圧の変化ΔVBLは、１Ｔでは５ｍＶであり、本発明の実施形態では１３８ｍＶである。同様に、２ｂ’０１の範囲の他端では、vhold＝VL01max＝０．８Ｖでは、１Ｔは、１２．５ｍＶの有効な信号を有している一方で、本発明の実施形態は６４９ｍＶを有している。論理値２’ｂ１０及び２ｂ’１１のセクションの曲線は、０．８５Ｖ及び１．１５Ｖに等しい基準電圧を有するようにそれぞれ描かれており、１Ｔ及び本発明の実施形態の間の同様の差動を示している。
図１６は、読み出しビット線上の大量の有効な信号を示しており、本発明の実施形態で、ノイズ感度を反対にせずに同じビットセル上の複数のデジタルビットを処理することを相対的に容易にする。
図１３は、状態機械３２を有するメモリアーキテクチャをさらに示している。図１３は、シーケンス制御器３１及び論理デコーダ３０を有する状態機械３２を示している。
シーケンス制御器及び論理デコーダを有する状態機械を有することによって、シーケンス制御器が、基準電圧入力から電流制御器への基準電圧の電圧段階シーケンスを制御して、論理デコーダが、基準電圧の変化に応答する際に増幅器構造の出力を評価することによってビットセル上に記憶された電圧をデコードする時に他の利点が提供される。
図１７は、波形が電流停止機構の挙動とデコードアルゴリズムとを含む２つのデジタルビットを表すビットセル内に４つのレベルが記憶されるＢＡＳＥ４モードにある時に図１３に示す本発明のメモリアーキテクチャの読み出しプロセスをさらに示す波形を示している。状態機械３２は、シーケンス制御器３１及び論理デコーダ３０によってプロセスを制御している。
読み出しプロセスの異なる４つのケースが図１７に示されており、各々は保持ノード上で異なる値を有する。シーケンス制御器からの｛d1, d0｝バスは、ＤＡＣを通じてrefノード電圧を制御する。読み出しビット線BLa及びBLbは、図１５Ａ、図１５Ｂ、図１５Ｃ及び図１５Ｄで説明した原理に従って電流停止機構の作用を伴った保持ノード及びrefノードの間のビットセルの対応した比較によってＤＡＣの出力に応答することが示されている。ビット線増幅器の出力ampoutは、図９の説明に従って読み出しビット線電圧の変化に応答することが示されている。電流停止信号stopa及びstopbは、ビット線増幅器の出力ampoutから導き出され、Ｄフリップフロップ７１によってラッチされる。論理デコーダ３０は、ＬＯであるかどうかを決定するために電流停止機構７０からのstopa及びstopb信号をサンプリングする。これらの信号stopa及びstopbがビット線増幅器の出力ampoutから導き出されるので、論理デコーダ３０はビット線増幅器の出力を効果的にサンプリングする。論理デコーダ３０内には、保持ノード上に記憶された電圧のデコードに用いられる信号flag0及びflag1がある。出力digital_outは、保持ノード上に記憶された４つのレベル値に対応する２つのビットデジタル値を表している。外部システムは、load_line信号は図１３に示されていないものの、digital_out値がラッチされる準備状態にある論理出力信号load_lineによって通知される。
１以上の又は前述の対象物を含む構造又は方法を用いることによって、複数ビットを表す値を有する記憶機構からの値を読み出すことができるメモリアーキテクチャによって利点が実現される。
電力及び速度の顕著な利点は、本発明が多くの構造及び実施形態に用いられる場合に実現されることが可能である。本発明は、連続したプロセスに限定されず、ＢＡＳＥ２又はＢＡＳＥ４の構造に限定されない。
図１８は、平行に作動するＢＡＳＥ４の実施形態を示している。この実施形態は、平行に有効な複数の既定の基準電圧を有している。ビットセル１０３は、複数のデジタルビットを表すためにそれ上に記憶される複数の電圧を有する単一の記憶コンデンサ９３を有しており、対応の複数の保持ノードトランジスタM2a、M2b及びM2cによって共有されている。各保持ノードトランジスタは、読み出しスイッチM1a、M1b及びM1cを通じてその自身の読み出しビット線１１ａ、１１ｂ及び１１ｃに接続されている。複数の基準が、前述の方法に従って電流制御器９８ａ、９８ｂ及び９８ｃに適用されるものの、平行に適用される。論理デコーダ９０は、複数の読み出しビット線増幅器９１ａ、９１ｂ及び９１ｃの出力をモニタすることによって、共有したコンデンサ上に記憶された電圧を決定する。図１８に示されたような複数ビットの平行な実施形態より速い読み出し時間を実現する。
別の可能な実施形態は、ＢＡＳＥ４、又は、図１３及び図１７に示すようなより高い連続的な設計を用いることであるものの、基準を段階的に変化させないことによってＢＡＳＥ２の方法に代えてＢＡＳＥ４の実施形態を作動させることであり、おそらく、外部システムの命令のもとでＢＡＳＥ４からＢＡＳＥ２にモードをスイッチすることである。このようにして、同一のメモリアーキテクチャが、ＢＡＳＥ２モード又はＢＡＳＥ４モードのいずれかに用いられることが可能であり、用途に応じて変更され得る。
図１９は、配列された複数のビットセルを駆動するオペアンプを有する電流制御器の概念を教示している。３つのビットセル１００ａ、１０１ａ及び１０１ｂは、読み出しビット線１１ａに連結して示されており、３つのビットセル１００ｂ、１０１ｂ及び１０２ｂは、電流停止スイッチトランジスタ７３ａ及び７３ｂを通じてオペアンプ６１の出力に連結される共通のソースノードによって読み出しビット線１１ｂに連結して示されている。単一のビット線増幅器２０は２つの読み出しビット線１１ａ及び１１ｂに共有されている。ビット線１１ａ又は１１ｂのいずれか一方のみが一度にアクティブであり、唯一のビットセルが、所定の読み出しビット線のために一度に読み出される。
図１９は、ＲＡＭメモリアーキテクチャのサブセクションを示している。そうしたメモリアーキテクチャは、複数のメモリビットセルと、少なくとも１つの読み出しビット線と、少なくとも１つの電流制御器と、を備えており、メモリビットセルは各々、２つのトランジスタと１つのコンデンサとを備えており、各電流制御器はトランジスタとオペアンプとを有している。読み出しビット線の電圧は、電流制御器からの電流によって制御されて変更され、電流はメモリビットセルの少なくとも１つのトランジスタ内を流れ、各メモリビットセルは読み出しビット線に電気的に接続されている。電流は、トランジスタのいずれかの閾値電圧から独立した関数によって決定される。各ビットセルでは、記憶コンデンサ１３０は記憶素子としての保持コンデンサであり、前記保持ノードトランジスタM2は保持コンデンサの電圧を検出し、電圧は記憶された情報の値を表す。ビットセル内の他方のトランジスタM1は、メモリビットセルの読み出しを起動するためのスイッチとしての読み出しトランジスタである。電流制御器のトランジスタすなわち基準トランジスタM3は、所望の基準電圧レベルをバッファするためのソースフォロワであり、電流制御器のオペアンプ６１は基準トランジスタからの電圧をバッファする。各読み出しビット線は、オンにされるとともに読み出しビット線がフロートすることを可能にする際、又は、オンにされない時に保持ノードトランジスタによって制御される電圧vlvl2にクランプする目的を有するプリチャージトランジスタを有している。２つの電流ソースがあり、それぞれの読み出しビット線又は他方にlbias値のバイアス電流をソースするI2a又はI2bのいずれか一方は、基準トランジスタにバイアス電流を供給する。図１９のメモリアーキテクチャは、メモリアーキテクチャを起動させて駆動するための周辺回路をさらに備えている。周辺回路は、一連のprecharge_n入力と、一連の読み出し入力と、基準生成器４０と、本実施形態のためのvlvl2値を有する電圧ソースと、を備えている。
図示していない多くの他の実施形態では、修正された差動対の実施形態を用いたビットセルが、n+1行及び2*(k+1)列のビットセルから構成される配列である。ビットセルの各列は書き込みビット線及び読み出しビット線も有する。各ビットセルは、書き込み信号に関連する書き込みトランジスタゲートを有する各ビットセルの保持ノードに書き込みビット線を接続する書き込みトランジスタを有している。ビットセルの１つのみの行が一度に書き込みまれ又は読み出される。読み出し中、１つの読み出し信号は、メモリビットセルの行毎にアサートされ、その行の読み出しを可能にする。メモリ書き込み中、１つの書き込み信号は、一度にアサートされ、その行上の保持ノードに書き込みする。読み出しトランジスタのドレインはビットセルの各列にともに連結される。ｐ−チャネルトランジスタは、読み出しビット線の各列にバイアス電流を供給し、バイアス電流ソースとして作動する。各列の書き込みトランジスタはともに連結される。基準電圧は、ソースフォロワを通ってオペアンプに入り、それによって、複数のビットセルの保持ノードトランジスタのソースのすべてを駆動する。
本発明は、様々な変形及び代替形態を許容し、その特定の実施形態は、図面の例によって示されて詳細に説明される。しかしながら、その図面及び詳細な説明は、開示された特定の形態に本発明を限定することを意図しておらず、その反対に、添付の特許請求の範囲によって規定されるような本発明の精神及び範囲内に含まれるすべての変形物、均等物及び代替物をカバーすることを意図していることが理解されよう。
本発明は、電力消費を低減し、メモリ容量を増大させ、読み出しアクセス時間を縮小し、自動化設計プロセスを容易にし、追加の組み立て工程を必要としないＲＡＭデバイスを提供する。
減衰関数に代えてゲイン関数を採用することによって、ノイズ感度が低減されてより複雑でないビット線増幅器が必要である。よりシンプルなビット線増幅器は、歩留まりを増大させ、設計のサイクル時間及びコストを低減する。読み出しビット線の寄生設計パラメータの重要性を縮小することによって、設計のサイクル時間及びコストをさらに低減させる設計コンパイラーが用いられ得る。
差動対の構造を用いることによって保持ノードトランジスタの閾値電圧の不安定な作用をキャンセルすることは、記憶機構上の電圧同士の間の間隔をより小さくし、又は、リフレッシュを必要とする前により大きな信号のドリフトを可能にする。書き込みに関して、より小さな電圧間隔は、書き込みビット線上でより小さな振幅の電圧遷移を可能にし、電力消費を低減する。より大きな可能な信号ドリフトは、各ビットセルのためのリフレッシュ同士の間の時間をより長くし、電力消費を低減する。
読み出しビット線から記憶機構を独立させることは、記憶機構を必要とせず、非破壊読み出しの利点を提供する。このようにして読み出し時間及び消費電力の両方が低減される。
読み出しビット線上の電圧変化を検出して、読み出しビット線とは別個であって読み出しビット線と関連した静電容量から分断されたワイヤ上のバイナリ値に電圧変化を変換する増幅構造を用いることによって読み出しビット線上の大きな標準的な論理電圧トランジスタを除去することは消費電力を低減させる。
適切な停止時間と、読み出しビット線上の電圧変化後の時点でビットセルの電流が停止することができるようにする構造に対する修正とを示すための機構を提供することは、重要だと考えられており、回路トポロジーに起因する固有の制約が達成される前の時点では消費電力を低減させる。
複数の入力基準レベルを用いることによって読み出しビット線上の変化を制御するために複数の基準信号を用いることは複数ビットセルを容易にする。
記憶機構からの複数ビットを表す値を読み出すことは、電力消費を低減する一方でメモリサイズの要求を縮小する。
１ａ 従来技術の読み出しビット線
１ｂ 従来技術の基準ビット線
２ａ 従来技術のプリチャージ入力スイッチ
２ｂ 従来技術の閉じたスイッチ
３ 従来技術の記憶コンデンサ
４ 従来技術の読み出し入力スイッチ
５ １Ｔメモリビットセル
６ 従来技術のセンス増幅器入力スイッチ
７ 従来技術のセンス増幅器
８ 従来技術の１Ｔ論理デコーダ
９ 従来技術の３Ｔ論理デコーダ
１０ ３Ｔの従来技術のメモリビットセル
１１ａ 読み出しビット線
１１ｂ 読み出しビット線
１２ａ プリチャージ入力スイッチ
１３ 記憶機構
１４ 読み出し入力スイッチ
１５ 制御された電流ソース
１６ 本発明の広義を描いたメモリビットセル
１７ 関数ブロック
１８ 総和ブロック
１９ 電流制御器
２０ ビット線増幅器
２１ ビット線増幅器ラッチ
２２ １対のビット線増幅器電流ソースの１つ
２３ １対のビット線増幅器電流ソースの１つ
２４ １対のビット線増幅器スイッチの１つ
２５ １対のビット線増幅器スイッチの１つ
２６ １対のビット線増幅器インバータの１つ
２７ １対のビット線増幅器インバータの１つ
２８ ２対１マルチプレクサ
３０ 論理デコーダ
３１ シーケンス制御器
３２ 状態機械
４０ 基準生成器
４１ ＤＡＣ
５０ 標準的な差動対の実施形態の電流制御器
６０ 修正された差動対の実施形態の電流制御器
６１ オペアンプ
７０ 電流停止機構
７１ Ｄフリップフロップ
７２ ＡＮＤゲート
７３ａ 電流停止トランジスタ
７３ｂ 電流停止トランジスタ
９０ 平行ＢＡＳＥ４実施形態の論理デコーダ
９１ａ 平行モードのＢＡＳＥ４メモリビットセルのビット線増幅器
９１ｂ 平行モードのＢＡＳＥ４メモリビットセルのビット線増幅器
９１ｃ 平行モードのＢＡＳＥ４メモリビットセルのビット線増幅器
９３ 平行モードのＢＡＳＥ４メモリビットセルの記憶コンデンサ
９８ａ 平行モードのＢＡＳＥ４の実施形態の電流制御器
９８ｂ 平行モードのＢＡＳＥ４の実施形態の電流制御器
９８ｃ 平行モードのＢＡＳＥ４の実施形態の電流制御器
１００ａ メモリビットセル
１００ｂ メモリビットセル
１０１ａ メモリビットセル
１０１ｂ メモリビットセル
１０２ａ メモリビットセル
１０２ｂ メモリビットセル
１０３ 平行モードのＢＡＳＥ４の実施形態のメモリビットセル
１３０ 記憶コンデンサ

Claims (40)

  1. 少なくとも１つのメモリビットセルと、電圧が電流制御器からの電流によって制御されて変更される少なくとも１つの読み出しビット線と、を備えるメモリアーキテクチャであって、前記少なくとも１つのメモリビットセルの各々が、記憶機構と、制御された電流ソースと、読み出しスイッチと、を備えており、前記制御された電流ソースは、前記読み出しスイッチを通じて前記少なくとも１つの読み出しビット線に電気的に接続されており、前記電流制御器からの前記電流が前記制御された電流ソースを通って流れ、前記電流は、前記記憶機構上に記憶された電圧と、前記電流制御器への基準電圧入力からの基準電圧との間の差動の差動関数であらわされる量と等しいことを特徴とするメモリアーキテクチャ。
  2. 請求項１に記載のメモリアーキテクチャにおいて、前記少なくとも１つの読み出しビット線の各々は読み出しビット線信号と寄生静電容量とを有しており、前記記憶機構は記憶静電容量を有しており、さらに、前記読み出しビット線信号は、前記記憶機構の前記記憶静電容量に対する前記寄生静電容量の比から独立していることを特徴とするメモリアーキテクチャ。
  3. 請求項１に記載のメモリアーキテクチャにおいて、前記基準電圧は変動可能であるとともに固定されていないことを特徴とするメモリアーキテクチャ。
  4. 請求項１に記載のメモリアーキテクチャにおいて、前記差動関数は任意のトランジスタの閾値電圧から独立していることを特徴とするメモリアーキテクチャ。
  5. 請求項３に記載のメモリアーキテクチャにおいて、当該メモリアーキテクチャは基準生成器をさらに備えており、前記基準電圧は前記基準生成器によって変動可能であることを特徴とするメモリアーキテクチャ。
  6. 請求項５に記載のメモリアーキテクチャにおいて、前記電流制御器は、ソースフォロワ構成に基準トランジスタを備えることを特徴とするメモリアーキテクチャ。
  7. 請求項６に記載のメモリアーキテクチャにおいて、前記基準トランジスタは、ユニティゲイン構成のオペアンプによってバッファされる基準トランジスタ出力を有することを特徴とするメモリアーキテクチャ。
  8. 請求項７に記載のメモリアーキテクチャにおいて、前記基準電圧は複数の既定の基準値を有しており、前記基準電圧は前記複数の既定の基準値のうちの唯一の基準値を一度に有することを特徴とするメモリアーキテクチャ。
  9. 請求項８に記載のメモリアーキテクチャにおいて、前記記憶された電圧は、可能な４値のうちの１つの値を表す値を有することを特徴とするメモリアーキテクチャ。
  10. 請求項８に記載のメモリアーキテクチャにおいて、前記基準電圧は、前記複数の既定の基準値のうちの唯一の基準値が一度に適用されるように前記基準電圧のシーケンス内に設けられ、前記基準電圧がシーケンスされて前記少なくとも１つのメモリビットセルの前記記憶機構上の前記記憶された電圧と比較される際に、前記少なくとも１つの読み出しビット線の電圧の読み出しビット線の変化をモニタするためにアルゴリズムが用いられることを特徴とするメモリアーキテクチャ。
  11. 請求項１０に記載のメモリアーキテクチャにおいて、当該メモリアーキテクチャは、デジタル信号を前記基準電圧に変換するデジタルアナログコンバータに前記デジタル信号を供給するシーケンス制御器をさらに備えることを特徴とするメモリアーキテクチャ。
  12. 請求項１０に記載のメモリアーキテクチャにおいて、
    前記少なくとも１つの読み出しビット線上の前記読み出しビット線の電圧の変化を、前記少なくとも１つの読み出しビット線とは別個の配線上に出力される２進値に変換する少なくとも１つのビット線増幅器であって、当該少なくとも１つのビット線増幅器のビット線増幅器出力が前記差動関数の増幅器の関数である、少なくとも１つのビット線増幅器と、
    前記基準電圧が、前記基準電圧の前記シーケンスに設けられて前記記憶機構上に前記記憶された電圧と比較される際に、前記読み出しビット線の電圧の変化をモニタするために前記アルゴリズムを用いる前記記憶機構上に記憶された電圧の値を決定するために、前記基準電圧の基準変化を制御して、前記少なくとも１つのビット線増幅器の前記ビット線増幅器出力の値を求める状態機械と、をさらに備えることを特徴とするメモリアーキテクチャ。
  13. 請求項１２に記載のメモリアーキテクチャにおいて、当該メモリアーキテクチャは、クランプ電圧を提供するクランプ電圧ソースと、少なくとも２つの読み出しビット線と、をさらに備えており、前記少なくとも１つのビット線増幅器は、前記少なくとも２つの読み出しビット線のうちの２つの間で共有されており、及び、前記少なくとも２つの読み出しビット線のうちの２つの各々の読み出しビット線電圧の間のビット線差動上で作動する差動ビット線増幅器を備えており、前記少なくとも２つの読み出しビット線のうちの２つの各々は、アクティブな第１読み出しビット線と非アクティブな第２読み出しビット線とを有しており、非アクティブな前記第２読み出しビット線は前記クランプ電圧にクランプされ、前記少なくとも２つの読み出しビット線のうちの２つの各々では、唯一前記少なくとも１つのメモリビットセルが一度に読み出されることを特徴とするメモリアーキテクチャ。
  14. 請求項１３に記載のメモリアーキテクチャにおいて、前記少なくとも１つのビット線増幅器は、
    クロスして連結された１対のＮＭＯＳトランジスタを有するラッチと、
    前記ラッチの状態を初期化する１対のスイッチと、
    前記少なくとも２つの読み出しビット線のうちの２つからの１対の入力と、
    前記ビット線差動の入力差動関数として前記ラッチの前記状態を変化させる１対のラッチ電流ソースであって、前記ビット線差動が前記１対の入力の各々上の増幅器入力電圧の間の差動である、１対のラッチ電流ソースと、
    前記１対のＮＭＯＳトランジスタの各々のドレインを反転させる１対のインバータであって、当該１対のインバータの各インバータ出力は、前記少なくとも２つの読み出しビット線のうちの２つとは別個であり、前記入力差動関数が既定の閾値に到達した時に前記ラッチの前記状態が変化し、かつ、前記入力差動関数が前記既定の閾値よりも小さい時に前記ラッチの前記状態が変化しないように、前記ラッチの前記状態からその値を導く１対のインバータと、を備えることを特徴とするメモリアーキテクチャ。
  15. 請求項１２に記載のメモリアーキテクチャにおいて、前記状態機械はシーケンス制御器と論理デコーダとを有することを特徴とするメモリアーキテクチャ。
  16. 請求項１５に記載のメモリアーキテクチャにおいて、前記シーケンス制御器は前記基準電圧の電圧ステップシーケンスを制御し、前記電圧ステップシーケンスは一連のステップ電圧を備えており、前記電圧ステップシーケンスの前記一連のステップ電圧の各ステップ電圧の値は、前記ステップ電圧が前記基準電圧入力に対する前記基準電圧として前記電流制御器に供給されるように、前記シーケンス制御器からのデジタル信号を変換するデジタルアナログコンバータによって決定されることを特徴とするメモリアーキテクチャ。
  17. 請求項１６に記載のメモリアーキテクチャにおいて、前記基準電圧の前記電圧ステップシーケンスは、前記一連のステップ電圧からの唯一の前記ステップ電圧が一度に適用されるように連続的に適用されることを特徴とするメモリアーキテクチャ。
  18. 請求項１７に記載のメモリアーキテクチャにおいて、前記論理デコーダは、前記基準電圧が前記シーケンス制御器によってシーケンスされて、前記アルゴリズムが、前記記憶機構上の前記記憶された電圧の値を表すデジタル値をデコードするために使用するモニタ結果を生成するために、前記電流制御器によって前記記憶機構の前記記憶された電圧と比較される際に、前記少なくとも１つの読み出しビット線の電圧の前記読み出しビット線の変化をモニタするために前記アルゴリズムを用いることを特徴とするメモリアーキテクチャ。
  19. 複数のメモリビットセルと、少なくとも１つの読み出しビット線と、少なくとも１つの電流制御器と、を備えるＲＡＭメモリアーキテクチャであって、前記複数のメモリビットセルの各々は２のビットセルトランジスタと１つのコンデンサとを備えており、前記少なくとも１つの電流制御器の各々は電流制御器トランジスタとオペアンプとを有しており、前記少なくとも１つの読み出しビット線の各々の読み出しビット線電圧は、前記少なくとも１つの電流制御器の１つからの電流によって制御されて変更され、前記電流は前記２つのビットセルトランジスタの少なくとも１つ内を流れ、前記複数のメモリビットセルの各々は前記少なくとも１つの読み出しビット線の１つに電気的に接続され、前記電流は、前記２つのビットセルトランジスタ及び前記電流制御器トランジスタのいずれかの閾値電圧から独立した関数によって決定されることを特徴とするＲＡＭメモリアーキテクチャ。
  20. 請求項１９に記載のＲＡＭメモリアーキテクチャにおいて、前記コンデンサは、記憶素子として作動する保持コンデンサであり、前記２つのビットセルトランジスタの第１は、記憶された情報の値を表す前記保持コンデンサの電圧を検出する保持ノードトランジスタであり、前記２つのビットセルトランジスタの第２は、前記複数のメモリビットセルの１つの読み出しを起動するためのスイッチとして機能する読み出しトランジスタであることを特徴とするＲＡＭメモリアーキテクチャ。
  21. 請求項１９に記載のＲＡＭメモリアーキテクチャにおいて、前記電流制御器トランジスタは、基準電圧入力をバッファするソースフォロワとしての基準トランジスタであり、前記オペアンプは、前記基準トランジスタからのソースフォロワ電圧をバッファすることを特徴とするＲＡＭメモリアーキテクチャ。
  22. 請求項１９に記載のＲＡＭメモリアーキテクチャにおいて、第１及び第２電流ソースを有する少なくとも１セットの２つの電流ソースをさらに備えており、各前記第１電流ソースは、前記少なくとも１つの読み出しビット線の各々に電流を供給し、各前記第２電流ソースは、前記電流制御器トランジスタの各々にバイアス電流を供給することを特徴とするＲＡＭメモリアーキテクチャ。
  23. 請求項１９に記載のＲＡＭメモリアーキテクチャにおいて、前記少なくとも１つの読み出しビット線の各々は、プリチャージトランジスタと、プリチャージ電圧を有するプリチャージ電圧ソースと、を有しており、前記プリチャージトランジスタは、前記プリチャージトランジスタがオンにされた時に前記プリチャージ電圧に前記少なくとも１つの読み出しビット線の１つをクランプする目的を有しており、前記プリチャージトランジスタがオフにされた時に前記読み出しビット線上になんら作用しないことを特徴とするＲＡＭメモリアーキテクチャ。
  24. 請求項１９に記載のＲＡＭメモリアーキテクチャにおいて、当該メモリアーキテクチャを起動して駆動する周辺回路をさらに備えており、前記周辺回路は、一連のprecharge_n入力と、一連の読み出し入力と、基準生成器と、少なくとも１つのバイアス電圧ソースと、を備えることを特徴とするＲＡＭメモリアーキテクチャ。
  25. 請求項２０に記載のＲＡＭメモリアーキテクチャにおいて、前記保持コンデンサの前記電圧は４つの電圧レベルの１つを有することを特徴とするＲＡＭメモリアーキテクチャ。
  26. 少なくとも１つのメモリビットセルと、当該メモリビットセルに作動可能に接続された少なくとも１つの読み出しビット線と、を有するＲＡＭメモリアーキテクチャの読み出し動作を実行する方法であって、当該方法は、
    基準電圧を生成する基準電圧入力を提供する工程と、
    前記少なくとも１つの読み出しビット線上の電圧変化を制御する電流制御器を提供する工程と、
    前記電流制御器によって制御された電流を有する前記少なくとも１つのメモリビットセルの各々の制御された電流ソースを提供する工程と、
    記憶された電圧を記憶する前記少なくとも１つのメモリビットセルの各々内に記憶機構を提供する工程と、
    前記少なくとも１つのメモリビットセルの前記記憶機構の前記記憶された電圧に対して前記基準電圧入力からの前記基準電圧を比較する工程と、
    前記記憶された電圧と前記基準電圧との差動の関数である量を算出する工程と、
    前記電流が前記量に等しく設定されるように前記制御された電流ソースの前記電流を設定する工程と、を備えることを特徴とするＲＡＭメモリアーキテクチャの読み出し動作を実行する方法。
  27. 請求項２６に記載のＲＡＭメモリアーキテクチャの読み出し動作を実行する方法において、当該方法はさらに、
    保持コンデンサと、４つのトランジスタと、オペアンプと、電流ソースと、クランプ電圧ソースと、前記メモリアーキテクチャを起動して駆動するための周辺回路と、を準備する工程と、
    前記少なくとも１つのメモリビットセルの各々の前記記憶機構として前記保持コンデンサを配置する工程と、
    前記電流制御器によって制御される前記制御された電流ソースとして機能する前記少なくとも１つのメモリビットセルの各々の保持ノードトランジスタとして前記４つのトランジスタのうちの第１のトランジスタを配置する工程であって、前記保持ノードトランジスタが、記憶された情報の値を表す前記保持コンデンサの電圧を検出する工程と、
    メモリビットセルの読み出しを起動するためのスイッチとして機能する前記少なくとも１つのメモリビットセルの各々の読み出しトランジスタとして前記４つのトランジスタのうちの第２のトランジスタを配置する工程と、
    前記基準電圧入力からの前記基準電圧をバッファするためのソースフォロワとして機能するとともに基準トランジスタ出力電圧を生成する前記電流制御器の基準トランジスタとして前記４つのトランジスタのうちの第３のトランジスタを配置する工程と、
    前記基準トランジスタ出力電圧をバッファするために前記オペアンプを配置する工程であって、前記基準トランジスタ及び前記オペアンプが前記電流制御器を形成する工程と、
    クランプ電圧を提供するために前記クランプ電圧ソースを配置する工程と、
    オン状態の時に前記少なくとも１つの読み出しビット線の各々を前記クランプ電圧に保持するクランプトランジスタとして機能し、オフ状態の時に何ら効果を有しないプリチャージトランジスタとして前記４つのトランジスタのうちの第４のトランジスタを配置する工程と、
    前記少なくとも１つのメモリビットセルの前記読み出し動作をサポートするために前記電流ソースを配置する工程と、を備えることを特徴とするＲＡＭメモリアーキテクチャの読み出し動作を実行する方法。
  28. 請求項２６に記載のＲＡＭアーキテクチャの読み出し動作を実行する方法において、当該方法が、前記少なくとも１つのビット線上の電圧遷移の大きさが減少して、それによって読み出しサイクルの電力消費を低減するように、前記少なくとも１つの読み出しビット線上の前記電圧変化が既定の閾値よりも大きい場合に前記制御された電流ソースの電流を停止する工程をさらに備えることを特徴とするＲＡＭメモリアーキテクチャの読み出し動作を実行する方法。
  29. 請求項２６に記載のＲＡＭメモリアーキテクチャの読み出し動作を実行する方法において、当該方法が、
    前記制御された電流ソースの前記電流をいつ停止するかを指示する指示器であって、オン状態及びオフ状態を有する指示器を準備する工程と、
    前記指示器がオン状態に起動される時に前記制御された電流ソースの前記電流を停止するためのスイッチを準備する工程と、
    前記少なくとも１つの読み出しビット線上の前記電圧変化が既定の閾値よりも大きい場合に、前記制御された電流ソースの前記電流を停止して、読み出しサイクルの電力消費を低減する工程と、をさらに備えることを特徴とするＲＡＭメモリアーキテクチャの読み出し動作を実行する方法。
  30. 請求項２７に記載のＲＡＭメモリアーキテクチャの読み出し動作を実行する方法において、前記制御された電流ソースがＮＭＯＳ保持ノードトランジスタを備えることを特徴とするＲＡＭメモリアーキテクチャの読み出し動作を実行する方法。
  31. 請求項１に記載のメモリアーキテクチャにおいて、前記制御された電流ソースはトランジスタであり、前記トランジスタの前記電流は指示器によって停止され、前記指示器は、前記少なくとも１つの読み出しビット線上の電圧が既定の閾値よりも大きいことの指示に応答することを特徴とするメモリアーキテクチャ。
  32. 請求項３１に記載のメモリアーキテクチャにおいて、前記指示器はオン状態及びオフ状態を有し、
    前記少なくとも１つの読み出しビット線上の電圧変化が既定の閾値よりも大きい時に前記トランジスタの前記電流が停止されるように、前記指示器がオン状態に起動される際に前記トランジスタの前記電流を停止するスイッチをさらに備えることを特徴とするメモリアーキテクチャ。
  33. 読み出しビット線と電流制御器とを有する複数のアレイに配列される複数のメモリビットセルを備えるＲＡＭメモリアーキテクチャであって、当該メモリアーキテクチャが周辺回路を備えており、
    前記複数のメモリビットセルの各々が、
    記憶素子としての保持コンデンサと、
    前記保持コンデンサの電圧を検出する保持ノードトランジスタであって、当該保持コンデンサの前記電圧が、記憶された情報の値を表す、保持ノードトランジスタと、
    メモリビットセルの読み出しを起動するためのスイッチとして機能する読み出しトランジスタと、を備えており、
    前記読み出しビット線の各々が、
    クランプ電圧を有するクランプ電圧ソースと、
    オンにされて前記読み出しビット線がフロートすることを可能にする時に前記クランプ電圧に前記読み出しビット線を保持する、又は、オフにされる時に前記保持ノードトランジスタの電流によって制御されるプリチャージトランジスタと、
    前記複数のメモリビットセルの各々からの読み出し動作をサポートする電流ソースと、を備えており、
    前記電流制御器の各々が、
    基準電圧入力ソースからの望ましい電圧レベルをバッファするためにソースフォロワとして機能する基準トランジスタと、
    前記基準トランジスタからの電圧をバッファするオペアンプと、
    前記複数のアレイの各々を起動して駆動する前記周辺回路と、を備えており、
    前記基準電圧入力ソースは、前記複数のメモリビットセルの各々の前記保持コンデンサ上の記憶された電圧と比較される基準電圧を生成し、
    前記記憶された電圧と前記基準電圧との間の差動の関数である量が、前記読み出しビット線の１つの電圧変化を制御する前記保持ノードトランジスタの前記電流が前記量と等しく設定されるように、前記電流制御器によって算出され、
    前記読み出しビット線の前記１つの電圧遷移の大きさが減少して読み出しサイクルの電力消費を低減するように、前記読み出しビット線の１つの前記電圧変化が既定の閾値よりも大きい時に前記電流が停止される、ことを特徴とするＲＡＭメモリアーキテクチャ。
  34. 請求項３３に記載のメモリアーキテクチャにおいて、前記複数のアレイの少なくとも１つが、n+1行及び2*(k+1)列の前記複数のメモリビットセルのアレイを備えており、前記アレイは、前記2*(k+1)列の各々の書き込みビット線と前記2*(k+1)列の各々の前記読み出しビット線の１つとを有しており、
    前記複数のメモリビットセルの各々が、前記保持ノードトランジスタの保持ノードゲートに前記書き込みビット線を接続する書き込みトランジスタを有しており、前記書き込みトランジスタが、書き込み入力に接続される書き込みゲートを有しており、前記書き込み入力が書き込み信号を有しており、
    前記複数のアレイの前記少なくとも１つの前記複数のメモリビットセルの前記n+1行の１つの行のみが一度に書き込まれ又は読み出され、
    読み出しプロセス中、前記n+1行の前記１行ごとにアサートされる読み出し信号があり、前記読み出し信号は前記n+1行の前記１行の読み出しを可能にし、
    メモリ書き込み動作中、前記n+1行の前記１行ごとにアサートされる前記書き込み信号の１つがあり、前記書き込み信号は、前記n+1行の前記１行上の前記複数のメモリビットセルの少なくとも１つの前記保持ノードゲートに書き込ませ、
    ｐ−チャネルトランジスタが、前記複数のメモリビットセルの前記2*(k+1)列の各々の前記読み出しビット線の１つに対する前記電流ソースとしてのバイアス電流を供給し、
    前記2*(k+1)列の各々において、前記複数のメモリビットセルの前記2*(k+1)列の前記１つの各前記読み出しトランジスタのすべてのドレインがともに接続され、
    前記2*(k+1)列の各々において、前記複数のメモリビットセルの前記2*(k+1)列の前記１つの各前記書き込みトランジスタのすべてがともに接続され、
    前記基準電圧は、前記基準トランジスタ及び前記オペアンプを通り抜け、前記複数のメモリビットセルの少なくとも１つの前記保持ノードトランジスタソースを駆動する、ことを特徴とするメモリアーキテクチャ。
  35. 少なくとも１つのメモリビットセルと、電圧が保持ノードトランジスタの電流によって制御されて変更される少なくとも１つの読み出しビット線と、を備える差動対を有するメモリアーキテクチャであって、前記電流が、前記少なくとも１つのメモリビットセルの電圧と基準電圧入力からの基準電圧との間の差動の関数によって決定され、当該メモリアーキテクチャが、
    読み出しトランジスタゲートと、読み出しトランジスタソースと、読み出しトランジスタドレインと、を有する読み出しトランジスタであって、前記読み出しトランジスタゲートは読み出し入力に接続され、前記読み出しトランジスタソースは前記保持ノードトランジスタの保持ノードドレインに接続され、前記読み出しトランジスタドレインは、前記少なくとも１つの読み出しビット線と、lbiasのバイアス値を有する電流ソースとに接続される、読み出しトランジスタと、
    保持ノードゲートと、保持ノードソースと、前記保持ノードドレインと、を有する前記保持ノードトランジスタであって、前記保持ノードゲートが記憶コンデンサに接続され、前記保持ノードソースが基準トランジスタの基準トランジスタソースに接続され、及び、前記保持ノードドレインが前記読み出しトランジスタソースに接続される、前記保持ノードトランジスタと、
    基準トランジスタゲートと、前記基準トランジスタソースと、基準トランジスタドレインと、を有する前記基準トランジスタであって、前記基準トランジスタゲートが前記基準電圧入力に接続され、前記基準トランジスタソースが前記保持ノードソースに接続され、テール電流が２倍のlbiasのバイアス値を有しており、前記基準トランジスタドレインが電圧ソースに接続される、基準トランジスタと、
    プリチャージトランジスタゲートと、プリチャージトランジスタソースと、プリチャージトランジスタドレインと、を有するプリチャージトランジスタであって、前記プリチャージトランジスタゲートがprecharge_n入力に接続され、前記プリチャージトランジスタソースが前記電圧ソースに接続され、前記プリチャージトランジスタドレインが前記少なくとも１つのビット線に接続される、プリチャージトランジスタと、を備えることを特徴とするメモリアーキテクチャ。
  36. 少なくとも１つのメモリビットセルと、電圧が保持ノードトランジスタの電流によって制御されて変更される少なくとも１つの読み出しビット線とを備える差動対を有するメモリアーキテクチャであって、前記電流が、前記少なくとも１つのメモリビットセルの電圧と基準電圧入力からの基準電圧との間の差動の関数によって決定され、当該メモリアーキテクチャが、
    lbiasの第１バイアス電流値を有する第１電流ソースと、
    lbiasの第２バイアス電流値を有する第２電流ソースと、
    記憶コンデンサと、
    読み出しトランジスタゲートと、読み出しトランジスタソースと、読み出しトランジスタドレインと、を有する読み出しトランジスタであって、前記読み出しトランジスタゲートが読み出し入力に接続され、前記読み出しトランジスタソースが前記保持ノードトランジスタの保持ノードドレインに接続され、前記読み出しトランジスタドレインが前記少なくとも１つの読み出しビット線及び前記第１電流ソースに接続される、読み出しトランジスタと、
    ユニティゲイン構造であって出力及び正入力を有するオペアンプと、
    前記保持ノードトランジスタが、前記記憶コンデンサに接続された保持ノードゲートと、前記オペアンプの前記出力に接続された保持ノードソースと、前記読み出しトランジスタソースに接続された前記保持ノードドレインと、を有しており、
    電圧ソースと、
    基準トランジスタゲートと、基準トランジスタソースと、基準トランジスタドレインと、を有する基準トランジスタであって、前記基準トランジスタゲートが前記基準電圧入力に接続され、前記基準トランジスタソースが前記オペアンプの前記正入力及び前記第２電流ソースに接続され、前記基準トランジスタドレインが前記電圧ソースに接続される、基準トランジスタと、
    プリチャージトランジスタゲートと、プリチャージトランジスタソースと、プリチャージトランジスタドレインと、を有するプリチャージトランジスタであって、前記プリチャージトランジスタゲートがprecharge_n入力に接続され、前記プリチャージトランジスタソースが前記電圧ソースに接続され、前記プリチャージトランジスタドレインが前記少なくとも１つの読み出しビット線に接続される、プリチャージトランジスタと、を備えることを特徴とするメモリアーキテクチャ。
  37. 請求項３６に記載のメモリアーキテクチャにおいて、前記プリチャージトランジスタ、前記基準トランジスタ、及び前記オペアンプは、複数の前記少なくとも１つのメモリビットセルによって共有されることを特徴とするメモリアーキテクチャ。
  38. 請求項３６に記載のメモリアーキテクチャにおいて、すべての前記基準トランジスタ、前記読み出しトランジスタ、前記保持ノードトランジスタ、及び前記プリチャージトランジスタは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであることを特徴とするメモリアーキテクチャ。
  39. 請求項３６に記載のメモリアーキテクチャにおいて、前記少なくとも１つの読み出しビット線から前記記憶コンデンサを孤立させることによって非破壊読み出しが実行されることを特徴とするメモリアーキテクチャ。
  40. 少なくとも１つの平行モードメモリビットセルと、複数の読み出しビット線と、を備えるメモリアーキテクチャであって、前記複数の読み出しビット線の各々が、一連の電流制御器のうちの１つの電流制御器からの電流によって制御されて変更される電圧を有しており、
    前記少なくとも１つの平行モードメモリビットセルの各々が、複数の保持ノードトランジスタと複数の読み出しトランジスタとによって共有される唯一の共有記憶コンデンサを備えており、
    前記複数の保持ノードトランジスタの各々が、前記複数の読み出しトランジスタのうちの１つを通じて前記複数の読み出しビット線の１つに電気的に接続されており、
    前記共有記憶コンデンサが、複数のデジタルビットを表す複数の既定の共有記憶値の１つを有する共有記憶電圧を有しており、
    前記複数の保持ノードトランジスタの各々が、前記一連の電流制御器の前記１つのうちの電流制御器から当該保持ノードトランジスタの各々を通って流れる電流を有しており、
    前記一連の電流制御器のうちの各前記１つの電流制御器が、複数の既定の電流制御器の値のうちの唯一の値を有する基準電圧を有する基準電圧入力を有しており、
    前記複数の保持ノードトランジスタの各々を通って流れる電流が、前記唯一の共有記憶コンデンサ上の前記共有記憶電圧と、前記一連の電流制御器のうちの対応する前記１つの電流制御器への前記基準電圧入力との間の差動の関数である平行モード電流量に等しい、ことを特徴とするメモリアーキテクチャ。
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