JP2011096296A

JP2011096296A - 半導体記憶装置

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Publication number: JP2011096296A
Application number: JP2009246322A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋; Naoki Okuma; 直樹大熊
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-10-27
Filing date: 2009-10-27
Publication date: 2011-05-12
Anticipated expiration: 2029-10-27
Also published as: US8526229B2; JP5512226B2; US8284598B2; US20110096596A1; US20130051172A1

Abstract

【課題】複数の動作モードに対応しつつ、消費電力の増加を抑制する。
【解決手段】半導体記憶装置（１）の電源回路（１０）を、電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）との中間の第１中間電圧（１／２Ｖｃｃ）を生成する第１中間電圧生成回路（２１）と、第２中間電圧（１／２Ｖｃｃ）を生成する第２中間電圧生成回路（２２）と、第１中間電圧（１／２Ｖｃｃ）を供給する第１出力ノード（２７）と、第２中間電圧（１／２Ｖｃｃ）を供給する第２出力ノード（２８）と、接続制御回路（２３）とを具備するように構成する。第１中間電圧生成回路（２１）は、第１制御信号に応答して第１中間電圧（１／２Ｖｃｃ）を供給する。第２中間電圧生成回路（２２）は、第１制御信号に応答して動作を停止する。接続制御回路（２３）は、第２中間電圧生成回路（２２）が動作を停止しているときに、第１出力ノード（２７）と第２出力ノード（２８）とを接続する。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に、電源電圧と接地電圧との中間の電圧を供給する回路を備えた半導体記憶装置に関する。

現在普及している多くの電子デバイスには、ＤＲＡＭやＳＲＡＭなどの半導体記憶装置が搭載されている。例えば、ＤＲＡＭには、複数のＤＲＡＭセルが備えられている。その複数のＤＲＡＭセルの各々には、容量素子と、スイッチングトランジスタとが設けられている。スイッチングトランジスタのソース／ドレイン電極の一方は、その容量素子の一方の電極に接続されている。スイッチングトランジスタのソース／ドレイン電極の他方は、データ線に接続され、電源電圧と接地電圧の中間の電圧が供給されている。また、容量素子の他方の電極には、電源電圧と接地電圧の中間の電圧が供給されている。

現在普及している半導体記憶装置の多くは、テストモードに対応している。そのテストモードでは、ＤＲＡＭセルの容量素子の一端（以下、セル対極レベルと記載する場合もある）にテスト用電圧を供給し、動作をテストする。そのときに、不具合の発生するＤＲＡＭセルを検出し、可能ならば代替のメモリセルに置き換えている。テストモードに対応した半導体記憶装置が知られている（例えば、特許文献１参照）。

特許文献１には、セル対極レベル設定、およびデジット線プリチャージに、電源電圧の１／２の電圧（以下、１／２Ｖｃｃレベルと記載する場合もある）を用いる半導体記憶装置に関する技術が記載されている。特許文献１の記載を参照すると、従来の半導体記憶装置は、１／２ＶＣＣレベルを生成するＨＶＣＣレベル発生回路１０１と、セル対極レベルＨＶＣＰ１およびプリチャージレベル（リファレンスレベル）ＨＶＣＤ間を短絡させるショート回路１０３とを備えている。そのＨＶＣＣレベル発生回路１０１は、１／２ＶＣＣレベルを生成するＨＶＣＣレベル発生部と、テストモード信号によってそれぞれオン／オフ制御されるトランジスタを持つテスト回路とを備えている。

また、ショート回路１０３は、テストモード信号によってそれぞれオン／オフ制御されるトランジスタを持つテスト回路を備えている。そのトランジスタのうちの１つは、トランスファーゲートであり、通常動作時にはオン状態にあって、セル対極レベルＨＶＣＰ１およびプリチャージレベル（リファレンスレベル）ＨＶＣＤ間を短絡している。テストモード時には、テストモード信号により、そのトランスファーゲートをオフ状態としている。またこのとき、テストモード信号により、セル対極レベルＨＶＣＰ１を電源電位（ＶＣＣ）に設定するか、或いは、接地電位（ＧＮＤ）に設定してテストを行う。

特許文献１に記載の技術では、ショート回路１０３は、セルアレイに複数個配置されている。その複数個のトランスファーゲートは、半導体記憶装置のチップ面積の増大を引き起こすことがある。チップ面積の増大を抑制するために、プリチャージレベルを供給する電源回路とは別に、テストモード時にセル対極レベルを生成する電源回路を備える技術が知られている（例えば、特許文献２参照）。

特開２０００−２１５６６０号公報特開平０６−４４７７９号公報

近年では、微細化に伴う消費電力の増加を抑制するために、上記の通常動作モードやテストモードなどの動作モードのほかに、待機モードを有する半導体記憶装置が普及してきている。テストモード時にセル対極レベルを生成する電源回路を備えたとき、待機モードでの消費電力が増加してしまうことがある。チップ面積の増大を抑制し、また、これら複数の動作モードに対応しつつ、消費電力の増加を抑制する技術が求められる。

また、現在の半導体記憶装置においては、テストモード時に、様々なテスト電圧を用いたテストを行うことがある。消費電力に増加を抑制しつつ、テストモード時に、電源電圧と接地電圧以外のテスト電圧を供給することができる技術が求められる。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、複数のメモリセル（７）を備えるメモリセルアレイ（２）と、前記複数のメモリセル（７）の各々に、電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）との中間の電圧を供給する電源回路（１０）とを具備する半導体記憶装置（１）を構成する。ここで、前記電源回路（１０）は、前記電源電圧（Ｖｃｃ）と前記接地電圧（ＧＮＤ）との中間の第１中間電圧（１／２Ｖｃｃ）を生成する第１中間電圧生成回路（２１）と、前記電源電圧（Ｖｃｃ）と前記接地電圧（ＧＮＤ）との中間の第２中間電圧（１／２Ｖｃｃ）を生成する第２中間電圧生成回路（２２）と、前記第１中間電圧（１／２Ｖｃｃ）を供給する第１出力ノード（２７）と、前記第２中間電圧（１／２Ｖｃｃ）を供給する第２出力ノード（２８）と、前記第１出力ノード（２７）と前記第２出力ノード（２８）との間に設けられた接続制御回路（２３）とを具備することが好ましい。そして、前記第１中間電圧生成回路（２１）は、第１制御信号に応答して前記第１中間電圧（１／２Ｖｃｃ）を供給する。また、前記第２中間電圧生成回路（２２）は、前記第１制御信号に応答して動作を停止する。またこのときに、前記接続制御回路（２３）は、前記第２中間電圧生成回路（２２）が動作を停止しているときに、前記第１出力ノード（２７）と前記第２出力ノード（２８）とを接続する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、チップ面積の増大を抑制しつつ、複数の動作モードに対応して消費電力の増加を抑制する技術を提供することができる。
また、現在の半導体記憶装置においては、テストモード時に、様々なテスト電圧を用いたテストを行うことがある。消費電力に増加を抑制しつつ、テストモード時に、電源電圧と接地電圧以外のテスト電圧を供給することができる。

図１は、本願発明の半導体記憶装置１の全体的な構成を例示するブロック図である。図２は、本実施形態の半導体記憶装置１の、詳細な構成を例示する回路図である。図３は、本実施形態の電圧生成ブロック１０の構成を例示するブロック図である。図４は、本実施形態の第１中間電圧生成回路２１の構成を例示する回路図である。図５Ａは、待機モード時の電圧生成ブロック１０の状態を例示するブロック図である。図５Ｂは、テストモード時の電圧生成ブロック１０の状態を例示するブロック図である。図５Ｃは、通常動作モード時の電圧生成ブロック１０の状態を例示するブロック図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図１は、本願発明の半導体記憶装置１の全体的な構成を例示するブロック図である。本実施形態の半導体記憶装置１は、通常動作モード、待機モードと、テストモードとを備えている。それらのモードは、外部から供給される制御信号に応じて切り替えられる。

図１に示されているように、半導体記憶装置１は、メモリセルアレイ２と、データ入出力制御回路３と、列デコーダ４と、行デコーダ５と、入出力インターフェース回路６とを備えている。また、メモリセルアレイ２は、複数のメモリセル７を備えている。その複数のメモリセル７の各々は、ワード線８とデータ線対９とに接続されている。ワード線８とデータ線対９とには、上述の複数のモードに応じた所定の電圧が印加される。

図２は、本実施形態の半導体記憶装置１の、詳細な構成を例示する回路図である。本実施形態の半導体記憶装置１は、プリチャージレベル供給線１１と共通データ入出力線１２とセンスアンプ１５とを備えている。また、上述のデータ線対９は、第１データ線９ａと第２データ線９ｂとを含んでいる。プリチャージレベル供給線１１は、プリチャージスイッチ１３を介して、第１データ線９ａ、第２データ線９ｂに接続されている。また、共通データ入出力線１２は、列選択スイッチ１４を介して第１データ線９ａ、第２データ線９ｂに接続されている。さらに、センスアンプ１５は、第１データ線９ａ、第２データ線９ｂに接続され、その第１データ線９ａ、第２データ線９ｂの信号電圧を検出する。

本実施形態のメモリセル７は、スイッチングトランジスタ７ａと容量素子７ｂとを備えている。スイッチングトランジスタ７ａのソースドレイン拡散層の一方は、第１接続ノード１７を介してデータ線対９に接続されている。また、スイッチングトランジスタ７ａのソースドレイン拡散層の他方は、第２接続ノード１８を介して容量素子７ｂに接続されている。さらに、容量素子７ｂは、第３接続ノード１９を介してセル対極レベル供給線１６に接続されている。セル対極レベル供給線１６は、後述する電圧生成ブロック（電源回路）１０に接続されている。また、データ線対９も、後述する電圧生成ブロック１０に接続されている。

本実施形態の半導体記憶装置１は、プリチャージ動作と書き込み動作と読み出し動作とを実行する。図２に示されているように、本実施形態の半導体記憶装置１は、プリチャージ動作のときには、ワード線８をすべて“０”の状態にしたままで、第１データ線９ａと第２データ線９ｂとにプリチャージ電圧に供給する。書き込み動作時には、第１データ線９ａ、第２データ線９ｂに書き込みたいデータ（とその反転）を加え、書き込みたい行のワード線８を選択して、そのメモリセル７の容量素子７ｂを、書込み電圧に充電するか、または、０Ｖに放電する。メモリセル７の記憶情報の読み出しは、ワード線８を読み出し電圧にし、スイッチングトランジスタ７ａを活性化させる。このとき、第１データ線９ａに放電電流が流れ、第１データ線９ａは、瞬間的に電圧が変化する。これをセンスアンプ１５で検出し、データ“１”、データ“０”を判別する。本実施形態の半導体記憶装置１は、通常動作モード時に、上述のような動作を実行する。

また、本実施形態の半導体記憶装置１は、テストモード時には、容量素子７ｂに接続するセル対極レベル供給線１６に様々な電圧を供給し、メモリセル７の動作をテストする。そのときに、不具合の発生するメモリセル７を検出し、可能ならば代替のメモリセルに置き換える。さらに、待機モード時には、消費電流を少なくするために、プリチャージレベル供給線１１は、通常動作モード時よりも省電力で駆動される。

図３は、本実施形態の電圧生成ブロック１０の構成を例示するブロック図である。電圧生成ブロック１０は、プリチャージ時のデータ線電圧として信号検出の基準となる電圧を供給する。また、電圧生成ブロック１０は、メモリセル７の容量素子７ｂの一端に、信号電荷量を規定するための電圧を供給する。電圧生成ブロック１０は、上述の複数の動作モード、（通常動作モード、待機モード、およびテストモード）に対応して、その電圧を変化させる機能を備えている。以下の実施形態においては、本願発明の理解を容易にするために、電圧生成ブロック１０が、電源電圧の半分の電圧（以下、１／２Ｖｃｃと記載することもある。）を生成する場合を例示する。

図３に示されているように、本実施形態の電圧生成ブロック１０は、第１中間電圧生成回路２１と、第２中間電圧生成回路２２と、接続制御回路２３と、プリチャージレベル端２７と、セル対極レベル端２８とを備えている。また、電圧生成ブロック１０は、動作制御回路２４に接続されている。プリチャージレベル端２７は、上述のプリチャージレベル供給線１１に接続されている。セル対極レベル端２８は、上述のセル対極レベル供給線１６に接続されている。

第１中間電圧生成回路２１と第２中間電圧生成回路２２は、動作制御回路２４から供給されるモード制御信号に応答して、動作モードの切換えを実行する。また、第１中間電圧生成回路２１と第２中間電圧生成回路２２は、複数の動作モードの各々に対応した電圧を生成する。第１中間電圧生成回路２１は、生成した電圧を第１ノード２５を介してプリチャージレベル端２７に供給する。同様に、第２中間電圧生成回路２２は、生成した電圧を第２ノード２６を介してセル対極レベル端２８に供給する。

第２中間電圧生成回路２２は、モード制御信号に応答して、動作を完全に停止する機能を備えている。具体的には、第２中間電圧生成回路２２は、待機モード時に停止する。なお、本実施形態の電圧生成ブロック１０において、第２中間電圧生成回路２２は、停止信号ＳＴＰに応答して、動作を完全に停止するように構成されていても良い。

第１中間電圧生成回路２１は、第１ノード２５を介して接続制御回路２３に接続されている。第２中間電圧生成回路２２は、第２ノード２６を介してその接続制御回路２３に接続されている。その接続制御回路２３は、複数の動作モードに対応する制御信号に応答して、第１ノード２５と第２ノード２６との接続状態を切り替える。

以下に、本実施形態の第１中間電圧生成回路２１（または、第２中間電圧生成回路２２）構成について説明を行う。本実施形態の電圧生成ブロック１０において、第１中間電圧生成回路２１と第２中間電圧生成回路２２とは同様の構成である。したがって、以下では第１中間電圧生成回路２１に対応して、その構成を説明する。また、以下では、第１中間電圧生成回路２１が、電源電圧の半分の電圧（１／２Ｖｃｃ）を生成する回路である場合に対応している。図４は、本実施形態の第１中間電圧生成回路２１の構成を例示する回路図である。第１中間電圧生成回路２１は、複数のスイッチ（スイッチ３１〜スイッチ３６）と、複数の抵抗（抵抗４１〜抵抗４５）と、演算増幅器３７と、演算増幅器３８と、トランジスタ４６と、トランジスタ４７とを含んでいる。複数のスイッチ（スイッチ３１〜スイッチ３６）は、上述のモード制御信号に応答して、ＯＮとＯＦＦとが切り替わるスイッチである。

以下に、本実施形態の半導体記憶装置１における、電圧生成ブロック１０の動作について説明を行う。なお、以下の説明においては、本願発明に対する理解を容易にするために、接続制御回路２３が、単一のトランジスタで構成される場合を例示する。上述のように、電圧生成ブロック１０は、異なる動作モードに対応している。図５Ａは、待機モード時の電圧生成ブロック１０の状態を例示するブロック図である。図５Ａに示されているように、電圧生成ブロック１０の第２中間電圧生成回路２２は、待機モードのときに、動作を停止する。また、このとき、接続制御回路２３は、第１ノード２５と第２ノード２６とを短絡させる。これによって、第２中間電圧生成回路２２で消費される電力を減少させることができる。また、第１中間電圧生成回路２１は、待機モードで動作している。その第１中間電圧生成回路２１は、待機モードに応じた電圧を供給している。第１ノード２５と第２ノード２６とが短絡していることによって、第１中間電圧生成回路２１だけでプリチャージレベル端２７とセル対極レベル端２８とに、同じ電圧を供給することができる。

図５Ｂは、テストモード時の電圧生成ブロック１０の状態を例示するブロック図である。図５Ｂに示されているように、電圧生成ブロック１０の第１中間電圧生成回路２１と第２中間電圧生成回路２２は、テストモードにおいて、各々独立に動作をする。また、このとき、接続制御回路２３は、第１ノード２５と第２ノード２６との接続を遮断する。これによって、自由度の高いテストを行うことが可能となる。

図５Ｃは、通常動作モード時の電圧生成ブロック１０の状態を例示するブロック図である。図５Ｃに示されているように、第１中間電圧生成回路２１と第２中間電圧生成回路２２の各々は、通常動作モードにおいて、電源電圧と接地電圧との中間の中間電圧を供給する。また、このとき、接続制御回路２３は、第１ノード２５と第２ノード２６とを短絡させる。これによって、プリチャージレベル端２７とセル対極レベル端２８とに、同じ電圧を供給することができ、通常動作時に安定的に半導体記憶装置１を動作させることが可能となる。

上述のように、電圧生成ブロック１０は、第１電源電圧と第２電源電圧との間の所定の電圧を供給する機能を備えている。また、その電圧生成ブロック１０は、第１の出力端（プリチャージレベル端２７）と、第２の出力端（セル対極レベル端２８）とを備えている。ここで、その第２電源電圧は、その第１電源電圧よりも低いものとするとき、その所定の電圧は、それら第１の出力端（プリチャージレベル端２７）と、第２の出力端（セル対極レベル端２８）とに供給される。また、電圧生成ブロック１０は、その第１、第２の出力端（プリチャージレベル端２７、セル対極レベル端２８）にそれぞれ結合する第１中間電圧生成回路２１と第２中間電圧生成回路２１とを備えている。さらに、電圧生成ブロック１０は、その第１、第２の出力端（プリチャージレベル端２７、セル対極レベル端２８）の間に設けられた接続制御回路２３を備えている。

その電圧生成ブロック１０の機能を簡単に述べるとすると、電圧生成ブロック１０は、接続制御回路２３の活性状態と第１中間電圧生成回路２１および第２中間電圧生成回路２２の活性状態との組み合わせによって、両方の中間電圧生成回路（第１中間電圧生成回路２１、第２中間電圧生成回路２２）、または第１中間電圧生成回路２１だけを用いて、第１、第２の出力端（プリチャージレベル端２７、セル対極レベル端２８）に、その所定の電圧を供給する。このような、構成・動作によって、本実施形態の半導体記憶装置１は、待機モード時に電圧生成ブロック１０で消費される電力を、低減させることができる。また、本実施形態の半導体記憶装置１において、電圧生成ブロック１０は、独立の機能する第１中間電圧生成回路２１と第２中間電圧生成回路２２とを備えている。そのため、テストモードにおけるテスト動作を適切に実行することが可能である。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…半導体記憶装置
２…メモリセルアレイ
３…データ入出力制御回路
４…列デコーダ
５…行デコーダ
６…入出力インターフェース回路
７…メモリセル
７ａ…スイッチングトランジスタ
７ｂ…容量素子
８…ワード線
９…データ線対
９ａ…第１データ線
９ｂ…第２データ線
１０…電圧生成ブロック
１１…プリチャージレベル供給線
１２…共通データ入出力線
１３…プリチャージスイッチ
１４…列選択スイッチ
１５…センスアンプ
１６…セル対極レベル供給線
１７…第１接続ノード
１８…第２接続ノード
１９…第３接続ノード
２１…第１中間電圧生成回路
２２…第２中間電圧生成回路
２３…接続制御回路
２４…動作制御回路
２５…第１ノード
２６…第２ノード
２７…プリチャージレベル端
２８…セル対極レベル端
３１…スイッチ
３２…スイッチ
３３…スイッチ
３４…スイッチ
３５…スイッチ
３６…スイッチ
３７…演算増幅器
３８…演算増幅器
４１…抵抗
４２…抵抗
４３…抵抗
４４…抵抗
４５…抵抗
４６…トランジスタ
４７…トランジスタ

Claims

複数のメモリセルを備えるメモリセルアレイと、
前記複数のメモリセルの各々に、電源電圧と接地電圧との中間の電圧を供給する電源回路と
を具備し、
前記電源回路は、
前記電源電圧と前記接地電圧との中間の第１中間電圧を生成する第１中間電圧生成回路と、
前記電源電圧と前記接地電圧との中間の第２中間電圧を生成する第２中間電圧生成回路と、
前記第１中間電圧を供給する第１出力ノードと、
前記第２中間電圧を供給する第２出力ノードと、
前記第１出力ノードと前記第２出力ノードとの間に設けられた接続制御回路と
を具備し、
前記第１中間電圧生成回路は、
第１制御信号に応答して前記第１中間電圧を供給し、
前記第２中間電圧生成回路は、
前記第１制御信号に応答して動作を停止し、
前記接続制御回路は、
前記第２中間電圧生成回路が動作を停止しているときに、前記第１出力ノードと前記第２出力ノードとを接続する
半導体記憶装置。
請求項１に記載の半導体記憶装置において、
前記第１中間電圧生成回路は、
第２制御信号に応答して第１動作テスト電圧を供給し、
前記第２中間電圧生成回路は、
前記第２制御信号に応答して第２動作テスト電圧を供給し、
前記接続制御回路は、
前記第１中間電圧生成回路が、前記第１動作テスト電圧を供給し、かつ、前記第２中間電圧生成回路が、前記第２動作テスト電圧を供給しているときに、前記第１出力ノードと前記第２出力ノードとの接続を遮断する
半導体記憶装置。
請求項１または２に記載の半導体記憶装置において、
前記第１中間電圧生成回路は、
第３制御信号に応答して前記第１中間電圧を供給し、
前記第２中間電圧生成回路は、
前記第３制御信号に応答して前記第２中間電圧を供給する
半導体記憶装置。
請求項３に記載の半導体記憶装置において、
前記接続制御回路は、
前記第１中間電圧生成回路が、前記第１中間電圧を供給し、かつ、前記第２中間電圧生成回路が、前記第２中間電圧を供給しているときに、前記第１出力ノードと前記第２出力ノードとを接続する
半導体記憶装置。
請求項４に記載の半導体記憶装置において、
前記接続制御回路は、スイッチを含み、
前記スイッチは、
前記第１制御信号または前記第３制御信号の少なくとも一方に応答して記第１出力ノードと前記第２出力ノードとを接続し、
前記第２制御信号に応答して、前記第１出力ノードと前記第２出力ノードとの接続を遮断する
半導体記憶装置。
請求項１から５の何れか１項に記載の半導体記憶装置において、
前記複数のメモリセルの各々は、
データ線に接続されるトランジスタと、
前記トランジスタとセル対極レベル供給線との間に設けられた容量素子と
を備え、
前記第１中間電圧生成回路は、前記第１出力ノードを介して前記データ線に接続され、
前記第２中間電圧生成回路は、前記第２出力ノードを介して前記セル対極レベル供給線に接続される
半導体記憶装置。
請求項１から６の何れか１項に記載の半導体記憶装置において、
前記第１中間電圧生成回路と前記第２中間電圧生成回路は、
前記電源電圧の半分の電圧を生成する
半導体記憶装置。
メモリセルと、
前記メモリセルに第１電源電圧と前記第１電源電圧よりも低い第２電源電圧との間の所定の電圧を供給する電源回路とを備え、
前記電源回路は、
第１の出力端と第２の出力端と、
前記第１、第２の出力端にそれぞれ結合する第１中間電圧生成回路と第２中間電圧生成回路と、
前記第１、第２の出力端の間に設けられた接続制御回路と
を備え、
前記接続制御回路の活性状態と前記第１、第２中間電圧生成回路の活性状態との組み合わせによって、前記第１、第２中間電圧生成回路の両方、または前記第１中間電圧生成回路だけを用いて、前記第１、第２の出力端に前記所定の電圧を供給する
半導体記憶装置。