KR20060120519A - 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기 - Google Patents

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다케시 아시다
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Abstract

FPC 등의 기판에 대하여, BGA 등의 범프 부착 반도체 소자를, 땜납 리플로우 실장하는 경우에, 땜납 재료의 도포 불량이 적어져, 범프 부착 반도체 소자의 실장위치가 어긋나는 것이 적은 회로 기판, 범프 부착 반도체 소자의 실장 방법, 및 그와 같은 회로 기판을 사용한 전기 광학 장치, 및 전자 기기를 제공한다.
범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 당해 복수의 패드로부터 인출된 복수의 배선을 포함하는 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기 광학 장치, 및 전자 기기에 있어서, 회로 기판이, 복수의 패드의 세로 방향의 피치와 가로 방향의 피치가 다른 영역을 갖고, 세로 방향 또는 가로 방향중 어느 하나의 피치가 넓은 측으로부터, 패드로부터의 배선을 우선적으로 인출한다.

Description

회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기 광학 장치, 및 전자 기기{CIRCUIT BOARD, MOUNTING STRUCTURE OF A SEMICONDUCTOR DEVICE HAVING A BUMP ATTACHED THERETO, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 제 1 실시예의 회로 기판을 설명하기 위해서 제공하는 도면,
도 2는 인접하는 패드 사이의 거리를 설명하기 위해서 제공하는 도면,
도 3은 패드의 종횡비를 설명하기 위해서 제공하는 도면,
도 4는 인접하는 패드 사이의 거리가 상이한 영역을 설명하기 위해서 제공하는 도면(그 1),
도 5는 인접하는 패드 사이의 거리가 상이한 영역을 설명하기 위해서 제공하는 도면(그 2),
도 6 패드의 평면 형상을 도시하는 도면,
도 7(a)∼(d)는, 각각 변형 패드의 평면 형상을 도시하는 도면,
도 8(a)∼(c)는, 각각 변형 패드의 평면 형상을 도시하는 도면,
도 9(a)∼(b)는, 각각 변형 패드의 다른 평면 형상을 도시하는 도면,
도 10은 BGA의 구성을 설명하기 위해서 제공하는 단면도(그 1),
도 11은 다른 BGA의 구성을 설명하기 위해서 제공하는 단면도(그 2),
도 12는 다른 BGA의 구성을 설명하기 위해서 제공하는 단면도(그 3),
도 13은 WCSP의 구성을 설명하기 위해서 제공하는 단면도,
도 14(a)∼(b)는, 범프 부착 반도체 소자에 있어서의 범프의 변형예를 설명하기 위해서 제공하는 도면,
도 15는 제 2 실시예의 범프 부착 반도체 소자의 실장 구조를 설명하기 위해서 제공하는 도면,
도 16은 언더필을 설명하기 위해서 제공하는 도면,
도 17(a)∼(b)는, 솔더 레지스트를 구비한 회로 기판에 대하여, 범프 부착 반도체 소자를 실장하는 방법을 설명하기 위해서 제공하는 공정도(그 1),
도 18(a)∼(b)는, 솔더 레지스트를 구비한 회로 기판에 대하여, 범프 부착 반도체 소자를 실장하는 다른 방법을 설명하기 위해서 제공하는 공정도(그 2),
도 19(a)∼(b)는, 솔더 레지스트를 구비한 회로 기판에 대하여, 범프 부착 반도체 소자를 실장하는 다른 방법을 설명하기 위해서 제공하는 공정도(그 3),
도 20은 범프 부착 반도체 소자를 다른 전기 소자와 함께 회로 기판에 대하여 동시 실장하는 방법을 설명하기 위해서 제공하는 도면,
도 21은 본 발명에 따른 제 3 실시예의 액정 패널의 외관을 나타내는 개략 사시도,
도 22는 제 3 실시예의 패널 구조를 모식적으로 나타내는 개략 단면도,
도 23은 본 발명에 따른 전자 기기의 실시예의 블록 구성을 나타내는 개략 구성도,
도 24는 종래의 회로 기판을 설명하기 위해서 제공하는 도면,
도 25는 종래의 BGA의 실장 방법을 설명하기 위해서 제공하는 흐름도,
도 26은 이방성 도전막(ACF)을 이용한 범프 부착 반도체 소자의 실장 방법을 설명하기 위해서 제공하는 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 범프 부착 반도체 소자(BGA나 CSP)
12 : 지그 13 : 범프
15 : 땜납 재료 17 : 패드
19 : 기판(FPC)
39 : 범프 부착 반도체 소자 이외의 전기 소자
60, 70, 80 BGA 64 : 언더필
90 : WCSP
110, 130 : 범프 부착 반도체 소자(BGA나 CSP)
113 : 범프 140 : FPC
200 : 액정 패널 211 : 제 1 기판
221 : 제 2 기판 222 : 투명 전극
227 : 범프 부착 반도체 소자 360, 370 : 실장 구조
411 : 배선 413 : 패드
본 발명은, 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기 광학 장치, 및 전자 기기에 관한 것이다. 특히, 볼 그리드 어레이(이하, BGA) 등의 미세한 범프 부착 반도체 소자를, 리플로우 처리에 의해서 실장하는 경우에도, 실장 위치가 어긋나는 것이 적은 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 그와 같은 회로 기판을 포함하는 전기 광학 장치, 및 전자 기기에 관한 것이다.
종래, 반도체 소자의 리드 단자의 파인 피치화나 다(多)핀화에 대응한 실장 방법으로서, 프린트 배선 기판(PCB)상에, QFP(quad flat package)를 탑재하는 방법이 널리 실시되고 있다. 이것은, 패키지의 네 변에 다수의 갈매기 날개(gull wing)형의 리드 단자를 갖는 플랫 패키지(flat package)인 QFP를, 통상, 수지 등으로 이루어지는 PCB에 실장하고, 또한 PCB의 도체부와의 전기적 접속이 도모된 상태로 사용되는 것이다.
그러나, QFP는, 한층 더 파인 피치화나 다핀화에 수반하여, 실장시에 있어서의 땜납 브리지에 의한 단락이나, 땜납 부족 등에 의해서, 접속 신뢰성이 낮다고 하는 문제가 지적되고 있다. 또한, QFP은, 리드 단자가 패키지보다 외측으로 돌출되어 있는 만큼, PCB 상에 있어서의 실장 면적이 증대한다고 하는 문제도 있었다.
그래서, 반도체 소자의 한층 더 파인 피치화나 다핀화에 대응하기 위해서, BGA나, 칩 사이즈 패키지(이하, CSP)를 이용한 실장 방법이나, 그들을 실장하는 프 린트 기판이 제안되어 있다.
구체적으로는, 도 24에 도시하는 바와 같이, 동일한 프린트 기판상에, 형상이 다른 반도체 패키지의 랜드(384, 382)가 각각 배치되어 있고, 각각의 패키지에서 같은 기능을 갖는 단자가 접속될 랜드 끼리를 패턴 배선(388)으로 접속한 프린트 기판이 있다. 이러한 프린트 기판에 의하면, 프린트 기판에 탑재하는 패키지의 형상이 변경되더라도, 새로이 다른 프린트 기판을 제조하지 않고서, 동일한 프린트 기판에서 탑재를 할 수 있게 된다.
또한, BGA 등의 교환 수리가 곤란한 전자 부품을, 납땜 불량이 발생하지 않도록 실시하는 실장 방법이 있다. 보다 구체적으로는, 도 25에 그 흐름도를 개략적으로 도시하는 바와 같이, PCB상의 소정 개소에 크림 땜납을 인쇄하는 공정(291)과, BGA(피치가 0.8㎜ 이하의 칩 사이즈 패키지(CSP)를 포함함) 등의 범프 부착 반도체 소자를, 크림 땜납이 인쇄된 PCB 상의 소정 개소에 마운터에 의해 탑재하는 공정(292)과, X선 검사를 실시하여, 반도체 소자에 있어서의 양품과, 불량품을 선별하는 공정(293)과, X선 검사에 합격한 반도체 소자에 있어서의 양품만을 리플로우 가열하여 실장하는 공정(294)을 포함하는 실장 방법(290)이다.
또한, 도 26(a)∼(c)에 도시하는 바와 같이, 이방성 도전막(Anisotropic Conductive Film, 이하, ACF)(349)을 거쳐서, 범프 부착 반도체 소자(345)와, 기판(343)의 패드(341)를 열압착하는 실장 방법도 제안되어 있다.
이러한 ACF(349)에 의한 실장 방법에 의하면, CSP와 같이 범프(347)의 피치가 0.1∼0.5㎜ 정도로 좁은 경우에도, 인접하는 범프 사이에서의 쇼트의 발생을 효 율적으로 방지할 수 있고, 또한 많은 범프(347)를 일괄해서 전기 접속할 수 있다고 하는 이점을 얻을 수 있다.
그러나, 종래의 프린트 기판은, BGA 등의 미세한 범프 부착 반도체 소자를 실장할 때에, 도전 재료로서의 땜납 재료를, 미세한 랜드(패드)상에 정확히 인쇄해야만 하기 때문에, 인쇄를 위한 위치 정렬이나 인쇄 자체에 시간이 걸리는 한편, 인쇄한 땜납 재료의 위치와, 패드가 어긋나버리기 쉽다고 하는 문제가 있었다. 특히, CSP의 경우는, BGA보다도 더 파인 피치화되어 있기 때문에, 땜납 재료를 FPC 등의 변형하기 쉬운 프린트 기판의 랜드(패드)상에, 정밀도 좋게 인쇄하고, 실장하는 것은 사실상 곤란하였다.
또한, 도 25에 표시된 실장 방법에 의하면, 리플로우 가열전에 X선 검사를 실시해야만 하고, 공정수가 증대함과 동시에, 제조 관리가 복잡화되거나, 제조 시간이 길어지거나 하는 등의 문제가 있었다. 또한, 크림 땜납을, 미세한 패드상에 정확히 인쇄해야만 하기 때문에, 인쇄를 위한 위치 정렬이나 인쇄 자체에 시간이 걸린다고 하는 문제가 있었다.
더욱이, ACF를 이용한 실장 방법은, 당해 ACF의 비용이 높을 뿐아니라, 다른 소자와의 동시 실장이 곤란이라고 하는 문제가 있었다. 즉, 열압착하여 실장하는 ACF와, 땜납 리플로우 처리에 의해 실장하는 다른 소자는, 상이한 실장 프로세스의 순서를 고려하면서, 별개로 실시해야만 했었다.
그래서, 상기 문제점을 예의 검토한 결과, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향중 어느 하나의 피치가 넓은 측으로부터, 패드의 배선을 우선적으로 인출하는 것에 의해, 땜납 재료의 도포 불량이 적어져, 플렉서블 배선 기판(이하, FPC) 등의 비교적 변형하기 쉬운 기판에 대해서도, 미세한 범프 부착 반도체 소자를 정밀도 좋게 리플로우 실장할 수 있는 것을 찾아내었다.
즉, 본 발명은, 볼 그리드 어레이(이하, BGA) 등의 미세한 범프 부착 반도체 소자를, 리플로우 처리에 의해서 실장하는 경우에도, 반도체 소자의 실장 위치가 어긋나는 것이 적은 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기 광학 장치, 및 전자 기기를 제공하는 것을 목적으로 하고 있다.
본 발명에 의하면, 반도체 소자를 실장하기 위한 복수의 패드, 및 복수의 패드의 각각으로부터 인출된 복수의 배선을 포함하는 회로 기판에 있어서, 복수의 패드의 세로 방향의 피치와 가로 방향의 피치가 다른 영역을 갖고, 복수의 배선은, 복수의 패드의 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터 인출되고 있는 것을 특징으로 하는 회로 기판이 제공되어, 상술한 문제점을 해결할 수 있다.
즉, 이와 같이 구성함으로써, 패드와, 배선과의 사이 거리를 비교적 넓게 할 수 있으므로, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있 다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 넓은 측의 패드의 피치를 P1로 하고, 좁은 측의 피치를 P2로 했을 때에, P1/P2로 표시되는 비율을 1.01∼3의 범위내의 값으로 하는 것이 바람직하다.
이와 같이 구성함으로써, 패드와, 배선과의 사이의 거리를 확실히 넓게 할 수 있으므로, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 넓은 측의 패드의 피치를 0.4∼2.0㎜의 범위내의 값으로 하고, 좁은 측의 피치를 넓은 측의 패드의 피치보다도 작은 값으로 하는 것이 바람직하다.
이와 같이 구성함으로써, 패드와, 배선과의 사이의 거리를 확실히 넓게 할 수 있으므로, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치에 비례시켜, 패드의 종횡비를 정하는 것이 바람직하다.
이와 같이 구성함으로써, 패드와, 배선과의 사이의 거리를 더 넓게 할 수 있으므로, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 반도체 소자의 저면의 중앙 부근에, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역이 마련되어 있는 것이 바람직하다.
이와 같이 구성함으로써, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있고, 또한 회로 배선의 자유도를 높일 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 반도체 소자의 저면의 주위 부근에, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역이 마련되어 있는 것이 바람직하다.
이와 같이 구성함으로써, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있고, 또한 회로 배선의 자유도를 높일 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역이 블럭적으로 마련되어 있고, 당해 블록 사이의 공간을 이용하여, 패드의 배선을 우선적으로 인출하고 있는 것이 바람직하다.
이와 같이 구성함으로써, 땜납 재료의 인쇄 어긋남 등에 따르는 쇼트의 발생을 적게 할 수 있고, 또한 회로 배선의 자유도를 높일 수 있다.
또한, 본 발명의 회로 기판을 구성하는데 있어서, 적용하는 반도체 소자가, 볼 그리드 어레이(BGA)인 것이 바람직하다.
이와 같이 구성함으로써, 배선의 파인 피치화나 다핀화에 대응한 회로 기판을 제공할 수 있다.
또한, 본 발명의 다른 형태는, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드의 배선을 우선적으로 인출하고 있는 회로 기판에 대하여, 패드상에 도포한 땜납 재료를 거쳐서, 범프 부착 반도체 소자가 실장되어 이루어지는 것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조이다.
즉, 이와 같이 구성함으로써, 패드와, 인접하는 배선과의 사이의 거리를 비교적 넓게 할 수 있으므로, 땜납 재료의 도포 불량(인쇄 어긋남) 등에 따르는 쇼트의 발생이나 범프 부착 반도체 소자의 실장 위치의 어긋남을 적게 할 수 있다.
또한, 본 발명의 범프 부착 반도체 소자의 실장 구조를 구성하는데 있어서, 땜납 재료의 일부를, 범프 부착 반도체 소자의 패드에 부착시켜 놓는 것이 바람직하다.
이와 같이 구성함으로써, BGA 등의 미세한 범프 부착 반도체 소자를, 변형하기 쉬운 플렉서블 회로 기판 등에 대하여 실장하는 경우에도, 반도체 소자의 위치 어긋남을 적게 할 수 있다.
또한, 본 발명의 범프 부착 반도체 소자의 실장 구조를 구성하는데 있어서, 범프 부착 반도체 소자와, 회로 기판과의 사이에, 이하의 특성을 갖는 언더필이 충전되어 있는 것이 바람직하다.
(1) 체적 저항이 1 ×106∼1 ×1020Ω·㎝의 범위내의 값이다.
(2) 인장 강도가 1∼200MPa의 범위내의 값이다.
(3) 신장이 10∼500%의 범위내의 값이다.
이와 같이 구성함으로써, 환경 안정성이나 기계적 특성이 우수한 범프 부착 반도체 소자의 실장 구조를 제공할 수 있다.
또한, 본 발명의 다른 형태는, 구동 소자 또는 전원 소자로서, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드의 배선을 우선적으로 인출한 회로 기판상에 실장된 범프 부착 반도체 소자를 포함하는 것을 특징으로 하는 전기 광학 장치이다.
즉, 이와 같이 구성함으로써, 땜납 재료의 도포 불량 등에 따르는 쇼트의 발생이나, 범프 부착 반도체 소자의 실장 위치의 어긋남이 적은 회로 기판을 포함한 전기 광학 장치를 얻을 수 있다.
또한, 본 발명의 다른 형태는, 상술한 전기 광학 장치와, 당해 전기 광학 장치를 제어하기 위한 제어 수단을 구비하는 것을 특징으로 하는 전자 기기이다.
즉, 이와 같이 구성함으로써, 환경 안정성이 우수하고, 쇼트의 발생이 적은 회로 기판을 포함한 전자 기기를 얻을 수 있다.
발명의 실시예
이하, 도면을 참조하여, 본 발명의 범프 부착 반도체 소자의 실장 방법, 및 그것을 이용한 전기 광학 장치, 및 전자 기기에 관한 실시예에 대하여 구체적으로 설명한다.
단, 이러한 실시예의 설명은, 본 발명의 일형태를 예시하는 것이고, 말할 필요도 없이 본 발명을 한정하는 것이 아니며, 본 발명의 목적의 범위내에서 임의로 변경하는 것이 가능하다.
[제 1 실시예]
제 1 실시예는, 도 1에 도시하는 바와 같이, 범프 부착 반도체 소자를 실장하기 위한 복수의 패드(413a)와, 당해 복수의 패드(413a)의 각각으로부터 인출된 복수의 배선(411)을 포함하는 회로 기판으로서, 복수의 패드(413a)의 세로 방향의 피치와 가로 방향의 피치가 다른 영역을 갖고, 복수의 배선(411)은, 복수의 패드(413a)의 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터 인출되어 있는 것을 특징으로 하는 회로 기판이다.
1. 패드
(1) 이방성
① 피치의 비율
넓은 측의 패드의 피치를 P1로 하고, 좁은 측의 피치를 P2로 했을 때에, P1/P2로 표시되는 비율을 1.01∼3의 범위내의 값으로 하는 것이 바람직하다.
그 이유는, 이러한 P1/P2로 표시되는 비율이 1.01 미만의 값으로 되면, 외부로의 배선의 취출이나 레이아웃이 곤란해지는 경우가 있기 때문이다. 한편, 이러한 P1/P2로 표시되는 비율이 3을 넘으면, 단위 면적당 배치 가능한 패드수가 과도하게 제한되거나, 반대로 배선의 레이아웃이 곤란해지거나 하는 경우가 있기 때문이다.
따라서, 이러한 P1/P2로 표시되는 비율을 1.05∼2.5의 범위내의 값으로 하는 것이 보다 바람직하고, 1.1∼2.0의 범위내의 값으로 하는 것이 더욱 바람직하다.
② 피치
또한, 도 2에 도시하는 바와 같이, 넓은 측의 패드의 피치를 0.4∼2.0㎜의 범위내의 값으로 하고, 좁은 측의 피치를 넓은 측의 패드의 피치보다도 작은 값으로 하는 것이 바람직하다.
그 이유는, 넓은 측의 패드의 피치가 0.4㎜ 이상이면, 외부로의 배선의 취출이나 레이아웃이 용이하게 되기 때문이며, 한편, 이러한 피치가 2.0㎜를 넘으면, 단위 면적당 배치 가능한 패드수가 과도하게 제한되는 경우가 있기 때문이다.
따라서, 넓은 측의 패드의 피치를 0.45∼1.8㎜의 범위내의 값으로 하고, 좁은 측의 피치를 넓은 측의 패드의 피치보다도 작은 값으로 하는 것이 보다 바람직하고, 넓은 측의 패드의 피치를 0.5∼1.6㎜의 범위내의 값으로 하고, 좁은 측의 피치를 넓은 측의 패드의 피치보다도 작은 값으로 하는 것이 더욱 바람직하다.
③ 패드의 종횡비
또한, 도 3에 도시하는 바와 같이, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치에 비례시켜, 패드(413)의 종횡비를 정하는 것이 바람직하다. 즉, 넓은 측의 패드의 피치를 P1, 좁은 측의 피치를 P2로 하고, P1 방향에 대응하는 패드의 폭을 L1, P2 방향에 대응하는 패드의 폭을 L2로 했을 때에, P1과 P2의 비에 비 례시켜, L1과 L2의 비를 정하는 것이 바람직하다.
그 이유는, 패드의 종횡비와, 패드의 피치가 대응하고 있는 것에 의해, 패드의 면적을 크게 할 수 있고, 또한 외부로의 배선의 취출이나 레이아웃이 용이하게 되기 때문이다.
④ 위치
또한, 도 4(a)에 도시하는 바와 같이, BGA의 저면(433)의 중앙 부근에, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역(433a)이 마련되어 있는 것이 바람직하다.
그 이유는, BGA의 저면의 중앙 부근에 배선의 레이아웃이 집중하는 경우가 있지만, 그와 같은 경우에도, 피치가 다른 영역이 마련되어 있는 것에 의해, 세로 방향과 가로 방향 중 어느 하나의 넓은 피치를 갖는 방향으로부터 우선적으로 배선을 취출할 수 있기 때문이다.
한편, 도 4(b)에 도시하는 바와 같이, BGA의 저면(433)의 주변 부근에, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역(433b)이 마련되어 있는 것이 바람직하다.
그 이유는, BGA의 저면의 주변 부근에, 외부로의 배선의 레이아웃이 집중하는 경우가 있지만, 그와 같은 경우에도, 피치가 다른 영역이 마련되어 있는 것에 의해, 세로 방향과 가로 방향 중 어느 하나의 넓은 피치를 갖는 방향으로부터 우선적으로 배선을 취출할 수 있기 때문이다.
⑤ 블럭
또한, 도 5에 도시하는 바와 같이, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치가 다른 영역이 블럭적으로 마련되어 있고, 당해 블록(435) 사이의 공간을 이용하여, 상기 패드의 배선(411)을 우선적으로 인출하고 있는 것이 바람직하다.
그 이유는, 블록 사이에 공간이 마련되어 있고, 당해 공간을 이용하여, 땜납 재료의 도포 마진을 넓게 취할 수 있기 때문이다. 따라서, 땜납 재료의 도포 불량 등에 따르는 쇼트의 발생을 적게 할 수 있다. 또한, 블록 사이의 공간을 이용하여, 회로 배선의 자유도나 외부로의 취출을 쉽게 하는 것도 가능하기 때문이다.
(2) 패드의 면적
또한, 패드의 면적을 0.01∼0.5㎟의 범위내의 값으로 하는 것이 바람직하다.
그 이유는, 이러한 패드의 면적이 0.01㎟ 미만의 값으로 되면, 땜납 재료의 도포가 곤란해지거나, BGA와의 전기 접속성이 불안정하게 되거나 하는 경우가 있기 때문이다.
한편, 이러한 패드의 면적이 0.5㎟ 를 넘으면, 배선의 레이아웃이 곤란해지거나, 배선의 폭을 과도하게 좁게 하거나, 나아가서는, 땜납 브리지가 빈번히 발생하거나 하는 경우가 있기 때문이다.
따라서, 패드의 면적을 0.03∼0.3㎟의 범위내의 값으로 하는 것이 보다 바람직하고, 0.05∼0.1㎟의 범위내의 값으로 하는 것이 보다 바람직하다.
(3) 패드의 평면 형상
또한, 도 6에 도시하는 바와 같이, 패드의 평면 형상을 원형 또는 정방형으로 하는 것이 바람직하다. 그 이유는, 이러한 평면 형상으로 하는 것에 의해, 재현성 좋게 형성할 수 있고, 또한 전(全)면을 효율적으로 이용할 수 있기 때문이다.
단, 패드의 평면 형상을 비원형 또는 비정방형으로 하는 것도 바람직하다. 예컨대, 도 7(a)에 도시하는 바와 같이, 타원, 도 7(b)에 도시하는 바와 같이, 마름모형, 도 7(c)에 도시하는 바와 같이, 변형 직사각형(H형), 도 7(d)에 도시하는 바와 같이, 볏섬형, 도 8(a)에 도시하는 바와 같이, 반타원(타원의 절반), 도 8(b)에 도시하는 바와 같이, 반마름모형(마름모형의 절반), 도 8(c)에 도시하는 바와 같이, 반볏섬형(볏섬형의 절반), 도 9(a)에 도시하는 바와 같이, 반원(원형의 절반), 또는 도 9(b)에 도시하는 바와 같이, 반다각형(다각형의 절반), 혹은, 1/3원, 2/3원, 1/5원, 2/5원, 3/5원, 4/5원 등의 중에서 적어도 하나로 하는 것이 바람직하다.
그 이유는, 이러한 평면 형상을 갖는 변형 패드로 하는 것에 의해, 배선의 레이아웃을 저해하는 비율이 적어지고, 또한 땜납 재료를 도포할 때의 위치 어긋남의 마진을 넓게 확보할 수 있어, 회로 기판의 생산 효율을 향상시킬 수 있기 때문이다. 또한, 이러한 평면 형상의 패드이면, 재현성 좋게 형성할 수도 있기 때문이다.
2. 범프 부착 반도체 소자
(1) 종류
본 발명에 있어서의 범프 부착 반도체 소자의 종류는 특별히 제한되는 것이 아니지만, 배선의 파인 피치화나 다핀화에 용이하게 대응할 수 있도록, 예컨대, 도 10∼도 12에 도시하는 바와 같은 BGA(60, 70, 80)나, 도 13에 도시하는 바와 같은 웨이퍼 레벨 칩 사이즈 패키지(WCSP)(90)를 사용하는 것이 바람직하다.
여기서, 도 10에 나타내는 BGA(60)는, 베어칩(61)과, 와이어 본딩(68)에 의해서 베어칩(61)을 탑재하기 위한 인터포저(63)와, 인터포저(63)의 이면에, 피치가 0.6∼2.54㎜ 정도의 에이리어 어레이 형상으로 배치된 범프(땜납볼)(65)로 구성된 범프 부착 반도체 소자이다.
또한, 도 11은, 베어칩(61)의 본딩 패드(75)상에, 미리 범프(71)를 형성하고, 기판(63)상의 내측 리드(도시하지 않음)에 대하여, 열에 의한 땜납 리플로우나, 가압한 상태로 초음파 진동을 이용하여 접속하는, 소의 플립 칩 방식에 의해서 얻어지는 BGA(70)를 나타내고 있다.
또한, 도 12는, 베어칩(61)상 또는 테이프상의 내측 리드에 범프를 형성하여 놓고, 서로를 내측 리드·본딩에 의해서 접속하는, 소의 TAB(Tape Automated Bonding) 방식에 의해서 얻어지는 BGA(80)를 나타내고 있다.
한편, WCSP는, 도 13에 도시하는 바와 같이, 인터포저를 거치는 일없이, 웨이퍼 단계에서, 배선(103)과, 전기 절연막(97, 107)과, 피치가 0.1∼1.0㎜ 정도의 에이리어 어레이 형상으로 배치된 범프(땜납볼)(93)을 형성한 CSP이다. 특히, 박 형, 경량으로서, 콤팩트한 실장 구조를 소망하는 경우에 최적인 범프 부착 반도체 소자이다.
(2) 범프
또한, 범프 부착 반도체 소자에 마련되어 있는 범프의 형태는, 특별히 제한되는 것이 아니지만, 예컨대, 도 14(a)에 도시하는 바와 같이, 범프(113)의 선단부를 평탄으로 하는 것이 바람직하다.
그 이유는, BGA를 기판의 패드상에 위치 정렬하여 탑재한 경우에, 패드의 주위에 균일하게 유동시켜, BGA의 범프와, 패드를 강고하게 고정할 수 있기 때문이다.
또한, 범프의 형태에 관해서, 도 14(b)에 도시하는 바와 같이, 범프(113)의 선단부의 표면에 트렌치를 마련하는 것이 바람직하다.
그 이유는, 이와 같이 구성함으로써, 반도체 소자의 범프와, 패드와의 사이에, 트렌치를 거쳐서 확실히 땜납 재료가 존재하여, 이들 부재를 강고하게 고정할 수 있기 때문이다.
(3) 땜납 재료
범프에 부착시키는 땜납 재료의 종류로서는, 특별히 제한되는 것이 아니지만, 예컨대, Sn이나 Pb/Sn 등으로 이루어지는 종래부터 범용되고 있는 땜납이나, 로진이나 송지(松脂) 등의 플럭스 재료를 사용할 수 있지만, Pb를 포함하지 않는 Cu/Sn/Ag로 이루어지는 땜납과, 플럭스 재료와의 조합을 사용하는 것이 보다 바람직하다.
[제 2 실시예]
제 2 실시예는, 도 15에 예시하는 바와 같이, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드의 배선을 우선적으로 인출하고 있는 회로 기판에 대하여, 패드상에 도포한 땜납 재료를 거쳐서, 범프 부착 반도체 소자를 실장하는 것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조이다.
이하, 제 1 실시예와 동일한 개소는 적절히 생략하는 것으로 하고, 제 2 실시예에 있어서 특징적인 개소를 중심으로 설명한다.
1. 구성
(1) 기본 구성
제 2 실시예에 있어서의 범프 부착 반도체 소자의 실장 구조(360)는, 도 15에 도시하는 바와 같이, 기본적으로, 범프 부착 반도체 소자(63)와, 회로 기판(361)과, 땜납 재료(365)로 구성할 수 있고, 범프 부착 반도체 소자(63), 회로 기판(361), 및 땜납 재료(365)에 대해서는, 제 1 실시예와 동일한 내용으로 할 수 있기 때문에, 여기서의 설명은 생략한다.
(2) 언더필
한편, 제 2 실시예에 있어서는, 도 16에 도시하는 바와 같이, 범프 부착 반도체 소자(BGA)와, 회로 기판(361)과의 사이에, 이하의 특성을 갖는 언더필(64)이 충전되어 있는 것이 바람직하다.
1) 체적 저항이 1 × 106∼1 ×1020Ω·㎝의 범위내의 값이다.
2) 인장 강도가 1∼200MPa의 범위내의 값이다.
3) 파단(破斷) 신장이 10∼500%의 범위내의 값이다.
이하, 바람직한 언더필의 종류나 특성 등에 대하여, 상세히 설명한다.
① 종류
언더필의 종류에 관해서, 열경화성 수지 및 광경화성 수지, 혹은 어느 한쪽의 경화성 수지인 것이 바람직하다.
그 이유는, 이러한 경화성 수지를 사용함으로써, 기계적 특성이나 내습성에 관한 언더필로서의 기본 특성을 만족하기 쉽게 되기 때문이다.
또한, 열경화성 수지로서는, 예컨대, 에폭시 수지나 실리콘 수지를 이용하는 것이 바람직하고, 광경화성 수지로서는, 예컨대, 에폭시 수지, 아크릴 수지, 및 실리콘 수지를 이용하는 것이 바람직하다.
또한, 언더필에 차광성을 갖도록 하고 싶은 경우에는, 이들 경화성 수지 중에, 차광 물질, 예컨대, 카본 입자, 카본 섬유, 안료 등을 첨가하거나, 자외선 흡 수제나 형광 증백제를 첨가하거나 하는 것이 바람직하다.
이러한 화합물을 첨가함으로써, 외부로부터 광이 침입된 경우에 효과적으로 흡수하거나, 혹은 외부로부터 침입된 광의 파장을, 광 오동작이 발생하지 않는 것 같은 파장의 광으로 변환하거나 할 수 있기 때문이다.
② 체적 저항
또한, 언더필의 체적 저항을 1 ×106∼1 ×1020Ω·㎝의 범위내의 값으로 하는 것이 바람직하다.
그 이유는, 이러한 언더필의 체적 저항이 1 ×106Ω·㎝ 미만의 값으로 되면, 인접하는 범프 사이의 전기 절연성이 불충분해지는 경우가 있기 때문이며, 한편, 이러한 언더필의 체적 저항이 1 ×1020Ω·㎝을 넘으면, 사용 가능한 재료의 선택의 폭이 현저히 제한되는 경우가 있기 때문이다.
따라서, 언더필의 체적 저항을 1 ×108∼1 ×1018Ω·㎝의 범위내의 값으로 하는 것이 보다 바람직하고, 1 ×1010∼1 ×1016Ω·㎝의 범위내의 값으로 하는 것이 더욱 바람직하다.
③ 인장 강도
또한, 언더필의 인장 강도를 1∼200MPa의 범위내의 값으로 하는 것이 바람직 하다.
그 이유는, 이러한 언더필의 인장 강도가 1MPa 미만의 값으로 되면, 기계적 강도가 저하되고, 범프 부착 반도체 소자의 실장 구조에 있어서의 저항 안정성이나 내열성이 저하되는 경우가 있기 때문이다. 한편, 이러한 언더필의 인장 강도가 200MPa를 넘으면, 사용 가능한 재료의 선택의 폭이 현저히 제한되거나, 응력 왜곡이 과도하게 발생하여, 범프 부착 반도체 소자의 실장 구조에 있어서의 저항 안정성이 저하되거나 하는 경우가 있기 때문이다.
따라서, 언더필의 인장 강도를 5∼100MPa의 범위내의 값으로 하는 것이 보다 바람직하고, 10∼50MPa의 범위내의 값으로 하는 것이 더욱 바람직하다.
④ 파단 신장
또한, 언더필의 파단 신장을 10∼500%의 범위내의 값으로 하는 것이 바람직하다.
그 이유는, 이러한 언더필의 파단 신장이 10% 미만의 값으로 되면, 유연성이 저하되고, 범프 부착 반도체 소자의 실장 구조에 있어서의 저항 안정성이나 내열성이 저하되는 경우가 있기 때문이다. 한편, 이러한 언더필의 파단 신장이 500%를 넘으면, 사용 가능한 재료의 선택의 폭이 현저히 제한되거나, 기계적 강도가 저하되거나 하는 경우가 있기 때문이다.
따라서, 언더필의 파단 신장을 30∼300%의 범위내의 값으로 하는 것이 보다 바람직하고, 50∼200%의 범위내의 값으로 하는 것이 더욱 바람직하다.
2. 실장 방법
(1) 제 1 실장 방법
제 1 실장 방법으로서, 하기 공정(A) 및 (B)에 준하여, 도 17에 도시하는 바와 같이, 회로 기판(361)에 대하여, 범프 부착 반도체 소자(63)를 실장하는 것이 바람직하다.
(A) 땜납 재료(365)를, 회로 기판(361)에 있어서의 패드(363)상에 도포하는 공정.
(B) 범프 부착 반도체 소자(63)를, 리플로우 처리에 의해서, 땜납 재료(365)가 도포된 패드(363)상에 실장하는 공정.
이와 같이 실시함으로써, 땜납 재료를, 종래의 도포 장치, 예컨대, 실크 스크린 인쇄 장치를 이용하여 도포할 수 있고, 또한 종래의 리플로우 장치를 이용하여, 범프 부착 반도체 소자를, 회로 기판에 대하여, 실장할 수 있다.
또, 범프 부착 반도체 소자를 기판상의 패드에 대하여 위치 정렬한 후, 리플로우 처리를 실시하는 것이 바람직하다. 그 경우, 범프 부착 반도체 소자에 위치 정렬 마크를 미리 마련하여 놓고, 그것을 안표로 범프 부착 반도체 소자를 기판상에 위치 정렬하는 것이 바람직하다.
(2) 제 2 실장 방법
제 2 실장 방법으로서, 하기 공정 (A') 및 (B)에 준하여, 도 18에 도시하는 바와 같이, 패드(17)를 구비한 회로 기판(19)에 대하여, 범프 부착 반도체 소 자(11)를 실장하는 것이 바람직하다.
(A') 땜납 재료(15)를, 범프 부착 반도체 소자(11)에 있어서의 범프(13)상에 도포하는 공정.
(B) 땜납 재료(15)가 도포된 범프 부착 반도체 소자(11)를, 리플로우 처리에 의해서, 패드(17)상에 실장하는 공정.
이와 같이 실시함으로써, 땜납 재료를 패드상에 도포할 때의 위치 결정 공정을 생략할 수 있고, 또한 FPC 등의 비교적 변형하기 쉬운 기판에 대해서도, 미세한 범프 부착 반도체 소자를 정밀도 좋게 리플로우 실장할 수 있다. 즉, 범프 부착 반도체 소자, 특히 BGA나 CSP 등의 미세한 범프 부착 반도체 소자를, 기판, 특히 FPC에 대해서도, 신속하고 또한 염가로 리플로우 실장할 수 있고, 더구나, 실장 불량의 발생이 적은 범프 부착 반도체 소자의 실장 방법을 제공할 수 있다.
(3) 제 3 실장 방법
제 3 실장 방법으로서, 하기 공정 (A''), (A''') 및 (B')에 준하여, 도 19에 도시하는 바와 같이, 회로 기판(19)에 대하여, 범프 부착 반도체 소자(11)를 실장하는 것이 바람직하다.
(A'') 땜납 재료의 일부(21)를, 회로 기판(19)에 있어서의 패드(17)상에 도포하는 공정.
(A''') 땜납 재료의 다른 일부(15)를, 범프 부착 반도체 소자(11)에 있어서의 범프(13)상에 도포하는 공정.
(B') 땜납 재료(15)가 일부 도포된 범프 부착 반도체 소자(11)를, 리플로우 처리에 의해서, 땜납 재료(21)가 일부 도포된 패드(17)상에 실장하는 공정.
이와 같이 실시함으로써, 미세한 범프 부착 반도체 소자를 기판, 특히 FPC에 대해서도, 정밀도 좋게 리플로우 실장할 수 있고, 더구나, 강고하게 실장할 수 있는 범프 부착 반도체 소자의 실장 방법을 제공할 수 있다.
(4) 리플로우 처리 조건
또한, 제 1∼제 3 실장 방법을 실시하는데 있어서, 리플로우 처리 조건으로서는 특별히 제한되는 것이 아니지만, 예컨대, 적외선이나 가열 불활성 가스를 이용하여, 피크 온도가 200∼300℃이고, 또한 5초∼10분의 조건으로 가열하는 것이 바람직하다.
또, 리플로우 처리중에, 땜납 재료가 산화되지 않도록, 불활성 상태로 리플로우 처리를 실시하는 것이 바람직하다.
(5) 다른 소자와의 동시 실장
또한, 제 1∼제 3 실장 방법을 실시하는데 있어서, 도 20에 도시하는 바와 같이, 콘덴서를 포함하는 다른 전기 소자(39)와 함께, 범프 부착 반도체 소자(11)를 회로 기판(19)에 대하여, 동시에 실장하는 것이 바람직하다.
그 이유는, 콘덴서를 포함하는 다른 전기 소자와 함께, 범프 부착 반도체 소자를 동시에 실장함으로써, 리플로우 처리 이외의 ACF 등에 의한 실장 공정을 삭감 할 수 있기 때문이다. 따라서, 범프 부착 반도체 소자의 실장 공정을, 전체로서, 간소화 및 신속화할 수 있다.
또, 통상, 범프 부착 반도체 소자 이외의 소자, 예컨대, 콘덴서나 저항 소자는, 리플로우 처리에 의해서 실장되고 있지만, 범프 부착 반도체 소자는, ACF 등에 의해서 실장되고 있기 때문에, 별개의 실장 방법에 의해서 실장해야만 한다고 하는 문제가 있었다.
[제 3 실시예]
제 3 실시예는, 구동 소자 또는 전원 소자로서, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드의 배선을 우선적으로 인출한 회로 기판상에 실장된 범프 부착 반도체 소자를 포함하는 것을 특징으로 하는 전기 광학 장치이다.
이하, 도 21에 도시하는 전기 광학 장치를 구성하는 액정 패널을 예로 채용하여 설명한다.
우선, 도 22를 참조하여, 도 21에 도시하는 액정 패널(200)의 개략 구조에 대하여 설명한다. 도 22는, 도 21에 도시하는 액정 패널(200)에 있어서의 반도체 IC 및 플렉서블 배선 기판의 실장전의 상태를 모식적으로 도시하는 것이며, 도면상, 치수는 도시의 형편상 적당히 조정하고, 구성 요소도 적당히 생략하고 있다.
또한, 액정 패널(200)은, 제 1 기판(211)상에, 반사층(212), 복수의 착색 층(214), 표면 보호층(215)의 적층 구조의 위에 투명 전극(216)이 형성된 컬러 필터 기판(210)과, 이것에 대향하는 대향 기판(220)이 밀봉재(230)에 의해 접합되고, 내부에 액정 재료(232)가 배치된 것이다. 이 투명 전극(216)은 상술한 바와 같이 배선(218A)에 접속되고, 이 배선(218A)이 밀봉재(230)와 제 1 기판(211) 사이를 통과하여 기판 돌출부(210T)의 표면상에 배치되어 있다. 또한, 기판 돌출부(210T)상에는 입력 단자부(219)도 또한 형성되어 있다.
그리고, 기판 돌출부(210T)는, 구동 소자 또는 전원 소자로서, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드의 배선을 우선적으로 인출한 것을 특징으로 하고 있다.
따라서, 기판 돌출부(210T)상의 패드에 대하여 정밀도 좋게, 또한 넓은 마진에 의해 땜납 재료를 도포할 수 있어, BGA 등의 미세한 범프 부착 반도체 소자를 실장하는 경우에도, 도포 위치의 상위에 기인한 반도체 소자의 위치 어긋남이 적은 기판 돌출부(210T)를 제공할 수 있다.
따라서, 범프 부착 반도체 소자에 의한 액정 구동이 안정되고, 또한 액정 패널에 있어서, 우수한 내구성 등을 얻을 수 있다.
[제 4 실시예]
본 발명의 전기 광학 장치를, 전자 기기에 있어서의 표시 장치로서 이용한 경우의 실시예에 대하여 구체적으로 설명한다.
(1) 전자 기기의 개요
도 23은, 본 실시예의 전자 기기의 전체 구성을 나타내는 개략 구성도이다. 이 전자 기기는, 액정 패널(180)과, 이것을 제어하기 위한 제어 수단(190)을 갖고 있다. 또한, 도 23중에서는, 액정 패널(180)을, 패널 구조체(180A)와, 반도체 IC 등으로 구성되는 구동 회로(180B)로 개념적으로 나누어 그리고 있다.
또한, 제어 수단(190)은, 표시 정보 출력원(191)과, 표시 처리 회로(192)와, 전원 회로(193)와, 타이밍 발생기(194)를 갖는 것이 바람직하다.
또한, 표시 정보 출력원(191)은, ROM(Read Only Memory)이나 RAM(Random Access Memory) 등으로 이루어지는 메모리와, 자기 기록 디스크나 광 기록 디스크 등으로 이루어지는 저장 유닛과, 디지털 화상 신호를 동조 출력하는 동조 회로를 구비하며, 타이밍 발생기(194)에 의해서 생성된 각종 클럭 신호에 근거하여, 소정 포맷의 화상 신호 등의 형태로 표시 정보를 표시 정보 처리 회로(192)에 공급하도록 구성되어 있는 것이 바람직하다.
또한, 표시 정보 처리 회로(192)는, 시리얼-패러랠 변환 회로, 증폭·반전 회로, 로테이션 회로, 감마 보정 회로, 클램프 회로 등의 주지의 각종 회로를 구비하며, 입력된 표시 정보의 처리를 실행하고, 그 화상 정보를 클럭 신호 CLK와 함께 구동 회로(180B)에 공급하는 것이 바람직하다. 그리고, 구동 회로(180B)는, 주사선 구동 회로, 데이터선 구동 회로 및 검사 회로를 포함하는 것이 바람직하다. 또한, 전원 회로(193)는, 상술의 각 구성 요소에 각각 소정의 전압을 공급하는 기능을 갖고 있다.
(2) 구체예
본 발명에 관한 전기 광학 장치로서의 액정 표시 장치, 유기 전계 발광 장치, 무기 전계 발광 장치 등이나, 플라즈마 디스플레이 장치, FED(Field Emission Display) 장치, LED(발광 다이오드) 표시 장치, 전기 영동 표시 장치, 박형의 브라운관, 액정 셔터, 디지털 마이크로미러 디바이스(DMD)를 이용한 장치 등을 적용하는 것이 가능한 전자 기기로서는, 퍼스널 컴퓨터나, 휴대 전화기 이외에도, 액정 텔레비젼이나, 뷰 파인더형·모니터 직시형의 비디오 테이프 레코더, 카 네비게니션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 전자 기기 등을 들 수 있다.
또한, 본 발명의 전기 광학 장치 및 전자 기기는, 상술의 도시예에만 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위내에서 여러 가지 변경을 가할 수 있는 것은 물론이다. 예컨대, 상기 각 실시예에 나타내는 액정 패널은 단순 매트릭스형의 구조를 구비하고 있지만, TFT(박막 트랜지스터)나 TFD(박막 다이오드) 등의 액티브 소자(능동 소자)를 이용한 액티브 매트릭스 방식의 전기 광학 장치에도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명의 회로 기판에 의하면, 복수의 패드의 세로 방향의 피치와 가로 방향의 피치가 다른 영역을 갖고, 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드로부터의 배선을 우선적으로 인 출하고 있는 것에 의해, 회로 기판상의 패드에 대하여 정밀도 좋게, 또한 넓은 마진에 의해 땜납 재료를 도포할 수 있어, BGA 등의 미세한 범프 부착 반도체 소자를 실장하는 경우에도, 실장 위치가 어긋나는 것이 적은 회로 기판을 제공할 수 있게 된다.
또한, 본 발명의 범프 부착 반도체 소자의 실장 구조에 의하면, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드로부터의 배선을 우선적으로 인출하고 있는 것에 의해, BGA 등의 미세한 범프 부착 반도체 소자를 실장하는 경우에도, 실장 위치가 어긋나는 것이 적은 범프 부착 반도체 소자의 실장 구조를 제공할 수 있게 된다.
더욱이, 본 발명의 전기 광학 장치 및 그것을 포함하는 전자 기기에 의하면, 세로 방향의 패드의 피치와, 가로 방향의 패드의 피치를 다르게 한 영역을 마련하고, 또한 세로 방향 또는 가로 방향 중 어느 하나의 피치가 넓은 측으로부터, 당해 패드로부터의 배선을 우선적으로 인출하고 있는 회로 기판을 사용하고 있는 것에 의해, 땜납 불량 등이 적은 뿐아니라, 생산 효율이 우수한 전기 광학 장치 및 그것을 포함하는 전자 기기를 제공할 수 있게 된다.

Claims (26)

  1. 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판에 있어서,
    상기 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록은 각각 세로 방향의 패드 피치와 가로 방향의 패드 피치가 다르게 이루어지고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 세로 방향의 패드 피치와 가로 방향의 패드 피치 중 어느 것보다 넓게 형성되어 있으며,
    상기 복수의 배선은 상기 블록 내의 상기 복수의 패드의 세로 방향 또는 가로 방향 중 피치가 넓은 쪽으로부터 인출되고, 또한 상기 복수의 배선의 적어도 일부는 상기 간격을 라우팅하여 이루어지는
    것을 특징으로 하는 회로 기판.
  2. 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판에 있어서,
    상기 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 패드의 피치보다 넓게 형성되어 있으며,
    상기 복수의 배선의 적어도 일부는 상기 간격을 라우팅하여 이루어지는
    것을 특징으로 하는 회로 기판.
  3. 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판에 있어서,
    상기 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 복수의 간격이 형성되어 있고,
    세로 방향의 상기 간격과 가로 방향의 상기 간격은 각각의 넓이가 다르게 되어 있으며,
    상기 복수 배선의 적어도 일부는 상기 복수의 간격이 넓은 쪽을 라우팅하여 이루어지는
    것을 특징으로 하는 회로 기판.
  4. 제 1 항에 있어서,
    상기 넓은 쪽의 패드 피치를 P1로 하고, 좁은 쪽의 패드 피치를 P2로 했을 때에, P1/P2로 나타내어지는 비율을 1.01~3의 범위 내의 값으로 하는 것을 특징으로 하는 회로 기판.
  5. 제 1 항에 있어서,
    상기 넓은 쪽의 패드 피치를 0.4~2.0㎜ 범위 내의 값으로 하고, 좁은 쪽의 패드 피치를 상기 넓은 쪽의 패드 피치보다 작은 값으로 하는 것을 특징으로 하는 회로 기판.
  6. 제 1 항에 있어서,
    상기 세로 방향의 패드 피치와 가로 방향의 패드 피치에 비례하게 하여, 상기 패드의 종횡비를 정하는 것을 특징으로 하는 회로 기판.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 소자는 BGA(Ball Grid Array)인 것을 특징으로 하는 회로 기판.
  8. 범프 부착 반도체 소자의 실장 구조로서,
    상기 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판을 갖고,
    상기 회로 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록은 각각 세로 방향의 패드 피치와, 가로 방향의 패드 피치가 다르게 이루어지고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 세로 방향의 패드 피치와 가로 방향의 패드 피치 중 어느 것보다 넓게 형성되어 있고,
    상기 복수의 배선은 상기 블록 내의 상기 복수의 패드의 세로 방향 또는 가로 방향 중 피치가 넓은 쪽으로부터 인출되고, 또한 상기 복수의 배선 중 적어도 일부는 상기 간격을 라우팅하여 이루어지며,
    상기 회로 기판에 대하여 상기 패드 상에 도포한 땜납 재료를 통해, 상기 범프 부착 반도체 소자가 실장되어 이루어지는
    것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  9. 범프 부착 반도체 소자의 실장 구조로서,
    상기 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판을 갖고,
    상기 회로 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 패드의 피치보다 넓게 형성되어 있고,
    상기 복수의 배선 중 적어도 일부는 상기 간격을 라우팅하여 이루어지고,
    상기 회로 기판에 대하여 상기 패드 상에 도포한 땜납 재료를 통해, 상기 범프 부착 반도체 소자가 실장되어 이루어지는
    것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  10. 범프 부착 반도체 소자의 실장 구조로서,
    상기 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 포함하는 회로 기판을 갖고,
    상기 회로 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 복수의 간격이 형성되어 있고,
    세로 방향의 상기 간격과 가로 방향의 상기 간격은 각각의 넓이가 다르게 되어 있고,
    상기 복수의 배선의 적어도 일부는 상기 복수의 간격이 넓은 쪽을 라우팅하여 이루어지며,
    상기 회로 기판에 대하여 상기 패드 상에 도포한 땜납 재료를 통해, 상기 범프 부착 반도체 소자가 실장되어 이루어지는
    것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 범프 부착 반도체 소자와, 상기 회로 기판 사이에,
    (1) 체적 저항이 1×106~1×1020Ω·㎝ 범위 내의 값이고,
    (2) 인장 강도가 1~200 MPa 범위 내의 값이며,
    (3) 신장력이 10~500% 범위 내의 값인
    특성을 갖는 언더필이 충전되어 있는 것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  12. 반도체 소자를 포함하는 전기 광학 장치로서,
    상기 반도체 소자는 회로 기판에 실장되어 있고,
    상기 회로 기판은 복수의 패드와 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 갖고,
    상기 회로 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록은 각각 세로 방향의 패드 피치와 가로 방향의 패드 피치가 다르게 이루어지고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 세로 방향의 패드 피치와 가로 방향의 패드 피치 중 어느 것보다 넓게 형성되어 있으며,
    상기 복수의 배선은 상기 블록 내의 상기 복수의 패드의 세로 방향 또는 가 로 방향 중 피치가 넓은 쪽으로부터 인출되고, 또한 상기 복수의 배선의 적어도 일부는 상기 간격을 라우팅하여 이루어지는
    것을 특징으로 하는 전기 광학 장치.
  13. 반도체 소자를 포함하는 전기 광학 장치로서,
    상기 반도체 소자는 회로 기판에 실장되어 있고,
    상기 회로 기판은 복수의 패드와 상기 복수의 패드 각각으로부터 인출되는 복수의 배선을 갖고,
    상기 회로 기판에는 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 간격이 형성되어 있고,
    상기 간격은 상기 패드의 피치보다 넓게 형성되어 있으며,
    상기 복수의 배선의 적어도 일부는 상기 간격을 라우팅하여 이루어지는
    것을 특징으로 하는 전기 광학 장치.
  14. 반도체 소자를 포함하는 전기 광학 장치로서,
    상기 반도체 소자는 회로 기판에 실장되어 있고,
    상기 회로 기판은 복수의 패드와 그 복수의 패드 각각으로부터 인출되는 복수의 배선을 갖고,
    상기 기판에는 상기 복수의 패드가 배치된 블록이 복수 배치되어 있고,
    상기 복수의 블록 사이에는 복수의 간격이 형성되어 있고,
    세로 방향의 상기 간격과 가로 방향의 상기 간격은 각각의 넓이가 다르게 되어 있으며,
    상기 복수의 배선의 적어도 일부는 상기 복수의 간격이 넓은 쪽을 라우팅하여 이루어지는
    것을 특징으로 하는 전기 광학 장치.
  15. 청구항 12 내지 14 중 어느 한 항에 기재된 전기 광학 장치와, 상기 전기 광학 장치를 제어하기 위한 제어 수단을 구비하는 것을 특징으로 하는 전자기기.
  16. 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출된 복수의 배선을 포함하는 회로 기판에 있어서,
    상기 복수의 패드의 세로 방향 피치와 가로 방향 피치 중 어느 하나가, 상기 반도체 소자의 저면의 중앙 부근이나 주변 부근의 대향하는 위치에 따라 다르게 되어 있고, 또한 상기 중앙 부근이나 주변 부근의 대향하는 위치 중 어느 곳에 있어서, 상기 세로 방향 피치와 가로 방향 피치가 다르게 되어 있으며,
    상기 복수의 배선은, 상기 복수의 패드의 세로 방향 또는 가로 방향 중 피치 가 넓은 쪽으로부터 인출되어 있는
    것을 특징으로 하는 회로 기판.
  17. 제 16 항에 있어서,
    상기 반도체 소자의 저면의 중앙 부근에 대향하는 위치에 배치된 상기 복수 패드의 세로 방향 피치와 가로 방향 피치가 다르게 되어 있고, 또한
    상기 세로 방향 피치와 가로 방향 피치 중 어느 하나가, 상기 반도체 소자의 저면의 주변 부근에 대향하는 위치에 배치된 상기 복수의 패드의, 상기 세로 방향 피치와 가로 방향 피치에 대응하는 세로 방향 또는 가로 방향의 피치보다 넓게 형성되어 이루어지는
    것을 특징으로 하는 회로 기판.
  18. 제 16 항에 있어서,
    상기 반도체 소자의 저면의 주변 부근에 대향하는 위치에 배치된 상기 복수의 패드의 세로 방향 피치와 가로 방향 피치가 다르게 되어 있고, 또한
    상기 세로 방향 피치와 가로 방향 피치 중 어느 하나가, 상기 반도체 소자의 저면의 중앙 부근에 대향하는 위치에 배치된 상기 복수의 패드의, 상기 세로 방향 피치와 가로 방향 피치에 대응하는 세로 방향 또는 가로 방향의 피치보다 넓게 형 성되어 이루어지는
    것을 특징으로 하는 회로 기판.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 넓은 쪽의 패드 피치를 P1로 하고, 좁은 쪽의 패드 피치를 P2로 했을 때에, P1/P2로 나타내어지는 비율을 1.01∼3의 범위내의 값으로 하는 것을 특징으로 하는 회로 기판.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 넓은 쪽의 패드 피치를 0.4∼2.0㎜의 범위내의 값으로 하고, 좁은 쪽의 패드 피치를 상기 넓은 쪽의 패드 피치보다 작은 값으로 하는 것을 특징으로 하는 회로 기판.
  21. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체 소자는 BGA(ball grid array)인 것을 특징으로 하는 회로 기판.
  22. 범프 부착 반도체 소자를 실장하기 위한 복수의 패드와, 상기 복수의 패드 각각으로부터 인출된 복수의 배선을 포함하고,
    상기 복수의 패드의 세로 방향 피치와 가로 방향 피치 중 어느 하나가, 상기 반도체 소자의 저면의 중앙 부근이나 주변 부근의 대향하는 위치에 따라 다르게 되어 있고, 또한 상기 중앙 부근이나 주변 부근의 대향하는 위치 중 어느 곳에 있어서, 상기 세로 방향 피치와 가로 방향 피치가 다르게 되어 있으며,
    상기 복수의 배선은, 상기 복수의 패드의 세로 방향 또는 가로 방향 중 피치가 넓은 쪽으로부터 인출되어 있는 회로 기판에 대하여, 상기 패드상에 도포한 땜납 재료를 통해, 범프 부착 반도체 소자가 실장되어 이루어지는
    것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  23. 제 22 항에 있어서,
    상기 땜납 재료의 일부를, 상기 범프 부착 반도체 소자의 패드에 부착시키고 있는 것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 범프 부착 반도체 소자와, 상기 회로 기판 사이에,
    (1) 체적 저항이 1×106~1×1020Ω·㎝ 범위 내의 값이고,
    (2) 인장 강도가 1~200 MPa 범위 내의 값이며,
    (3) 신장력이 10~500% 범위 내의 값인
    특성을 갖는 언더필이 충전되어 있는 것을 특징으로 하는 범프 부착 반도체 소자의 실장 구조.
  25. 구동 소자 또는 전원 소자로서 회로 기판상에 실장된 반도체 소자를 포함하는 전기 광학 장치에 있어서,
    상기 회로 기판은, 복수의 패드와, 상기 복수의 패드 각각으로부터 인출된 복수의 배선을 포함하고, 상기 복수의 패드의 세로 방향 피치와 가로 방향 피치 중 어느 하나가, 상기 구동 소자 또는 전원 소자의 저면의 중앙 부근이나 주변 부근의 대향하는 위치에 따라 다르게 되어 있고, 또한 상기 중앙 부근이나 주변 부근의 대향하는 위치 중 어느 곳에 있어서, 상기 세로 방향 피치와 가로 방향 피치가 다르게 되어 있으며,
    상기 복수의 배선은, 상기 복수의 패드의 세로 방향 또는 가로 방향 중 피치가 넓은 쪽으로부터 인출되어 있는 회로 기판인
    것을 특징으로 하는 전기 광학 장치.
  26. 청구항 25에 기재된 전기 광학 장치와, 그 전기 광학 장치를 제어하기 위한 제어 수단을 구비하는 것을 특징으로 하는 전자기기.
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KR1020030070657A KR100662964B1 (ko) 2002-10-11 2003-10-10 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736639B2 (ja) * 2003-12-12 2006-01-18 セイコーエプソン株式会社 半導体装置及び電子デバイス並びにそれらの製造方法
JP3722224B2 (ja) * 2003-12-24 2005-11-30 セイコーエプソン株式会社 半導体チップ及び半導体装置並びに半導体装置の製造方法
CN100531514C (zh) * 2004-07-12 2009-08-19 鸿富锦精密工业（深圳）有限公司 防止短路的印刷电路板结构
JP4636850B2 (ja) 2004-10-29 2011-02-23 富士通株式会社 電子部品の実装方法
DE102005021991A1 (de) * 2005-05-09 2006-11-16 Dr. Johannes Heidenhain Gmbh Optoelektronische Anordnung und Verfahren zu deren Herstellung
JP4719009B2 (ja) * 2006-01-13 2011-07-06 ルネサスエレクトロニクス株式会社 基板および半導体装置
US20080088016A1 (en) * 2006-02-14 2008-04-17 Ming-Ling Ho Chip with bump structure
US20070187821A1 (en) * 2006-02-14 2007-08-16 Ming-Ling Ho Chip with bump structure
JP2007273564A (ja) * 2006-03-30 2007-10-18 Toshiba Corp プリント回路板、半導体パッケージ、および電子機器
KR100791265B1 (ko) * 2006-11-03 2008-01-04 (주)파트론 언더필 공정을 이용한 카메라모듈의 연성인쇄회로기판접합방법
US20080160751A1 (en) * 2006-12-28 2008-07-03 Mengzhi Pang Microelectronic die including solder caps on bumping sites thereof and method of making same
JP2008262989A (ja) * 2007-04-10 2008-10-30 Toshiba Corp 高周波回路基板
US8178392B2 (en) 2007-05-18 2012-05-15 Stats Chippac Ltd. Electronic system with expansion feature
JP5085296B2 (ja) * 2007-12-03 2012-11-28 新光電気工業株式会社 多層配線基板および半導体装置
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
JP2010093109A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
JP2011053496A (ja) * 2009-09-02 2011-03-17 Sony Corp 光学素子およびその製造方法、ならびに原盤の製造方法
CN102142411B (zh) * 2010-02-01 2012-12-12 华为终端有限公司 一种印刷电路组装板芯片封装部件以及焊接部件
US20110278054A1 (en) * 2010-05-14 2011-11-17 I-Tseng Lee Circuit board with notched conductor pads
US9786622B2 (en) * 2011-10-20 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR20130071046A (ko) * 2011-12-20 2013-06-28 삼성전기주식회사 Ｂｇａ 패키지 및 그 제조 방법
US9583425B2 (en) * 2012-02-15 2017-02-28 Maxim Integrated Products, Inc. Solder fatigue arrest for wafer level package
TWI566352B (zh) * 2014-05-01 2017-01-11 矽品精密工業股份有限公司 封裝基板及封裝件
JPWO2016129277A1 (ja) * 2015-02-12 2017-11-24 古河電気工業株式会社 フレキシブル基板及び光モジュール
CN107923987B (zh) * 2015-09-08 2020-05-15 深圳帧观德芯科技有限公司 用于制作x射线检测器的方法
KR102395621B1 (ko) * 2015-12-30 2022-05-09 에이에스엠엘 네델란즈 비.브이. 직접 기입 마스크리스 리소그래피를 위한 방법 및 장치
US10823355B2 (en) * 2016-01-27 2020-11-03 Lite-On Electronics (Guangzhou) Limited Light-emitting module for vehicle lamp
TWM521008U (zh) * 2016-01-27 2016-05-01 Lite On Technology Corp 車燈裝置及其發光模組
US10177107B2 (en) * 2016-08-01 2019-01-08 Xilinx, Inc. Heterogeneous ball pattern package
KR102571591B1 (ko) * 2016-08-26 2023-08-29 삼성전기주식회사 인쇄회로기판
JP7272527B2 (ja) * 2016-08-26 2023-05-12 サムソン エレクトロ－メカニックス カンパニーリミテッド． プリント回路基板
KR101923637B1 (ko) * 2016-09-23 2018-11-30 스템코 주식회사 비아 패드를 갖는 연성 회로 기판
JP6555247B2 (ja) 2016-12-28 2019-08-07 日亜化学工業株式会社 発光装置及びその製造方法
CN109950250B (zh) * 2017-12-20 2022-03-01 晟碟信息科技（上海）有限公司 具有矩阵冷却的数据中心3d固态驱动

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279535A (ja) * 1995-04-07 1996-10-22 Citizen Watch Co Ltd 半導体装置
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
JP2920750B2 (ja) * 1996-10-09 1999-07-19 富士ゼロックス株式会社 エリアアレイ半導体装置及びプリント基板
JPH10290058A (ja) 1997-04-16 1998-10-27 Seiko Epson Corp プリント基板
JPH11340267A (ja) * 1998-05-28 1999-12-10 Sony Corp 半導体チップとその製造方法および半導体装置
JP2000012727A (ja) * 1998-06-18 2000-01-14 Sony Corp 半導体装置
JP3420706B2 (ja) * 1998-09-22 2003-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法
JP3846611B2 (ja) * 1998-09-25 2006-11-15 ソニー株式会社 実装用半導体部品、実装構造及び実装方法
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3960445B2 (ja) * 1998-10-12 2007-08-15 新光電気工業株式会社 半導体装置とその製造方法
JP3379477B2 (ja) * 1999-05-31 2003-02-24 日本電気株式会社 配線基板、半導体実装装置および電子機器
US6664620B2 (en) * 1999-06-29 2003-12-16 Intel Corporation Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
JP2001223295A (ja) * 2000-02-08 2001-08-17 Hitachi Chem Co Ltd 半導体素子支持基板及びその製造方法並びにそれを用いた半導体装置
JP2001345347A (ja) * 2000-05-31 2001-12-14 Matsushita Electric Ind Co Ltd 接続構造及び樹脂封入方法
JP3407025B2 (ja) * 2000-06-08 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3279309B2 (ja) * 2000-08-08 2002-04-30 カシオ計算機株式会社 半導体装置及びその製造方法
JP4256605B2 (ja) * 2000-10-02 2009-04-22 三星電子株式会社 モジュールの回路基板、チップスケールパッケージ、チップスケールパッケージ集積用印刷回路基板、及び、モジュールの回路基板の設計方法
JP3546961B2 (ja) * 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ

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