JP3846611B2 - 実装用半導体部品、実装構造及び実装方法 - Google Patents

実装用半導体部品、実装構造及び実装方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は実装用半導体部品、実装構造及び実装方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、さらにノートＰＣの例に代表される携帯用電子機器においては、小型化、薄型化、軽量化に対する要求が強く、そこに使われる半導体部品の表面実装密度をいかに向上させるかが、重要な研究開発上の一つのポイントになっている。
【０００３】
このような傾向にあって、パッケージＩＣ（ＱＦＰ等）実装に代わるより小型のＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の開発が進められており、一部では既に実用化されている。
【０００４】
因みに、このＣＳＰは別称ＦＰ−ＢＧＡ（Ｆｉｎｅ Ｐｉｔｃｈ ＢＧＡ）の名前から分かるように、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）の小型化を追求した結果とも考えられており、その接続端子（以下、エリア端子と言う）の配列は０．８ｍｍピッチが一般的である（ＢＧＡのそれは１．２７ｍｍである。）。
【０００５】
一方、半導体ＬＳＩの高集積度化と多機能化に伴ってエリア端子の配設数はますます増加する傾向にあり、小型と言えどもＣＳＰのサイズも大きくなっている。
【０００６】
このような半導体ＬＳＩの多ピン化に対応した高密度の実装を考えた場合、エリア端子の配列をより一層微細（ファイン）にピッチ化することが必要である。
【０００７】
下記の表１は、半導体ＬＳＩの微細化技術に伴う半導体アッセンブリー技術と実装技術に関するロードマップの一例であるが、半導体ＬＳＩの微細化と高集積度化、システム化に伴ってエリア端子のピン数の増加が顕著となり、これを受けてＣＳＰやＢＧＡの端子配列ピッチも、ますます微細化していく様子を示している。
【０００８】
表１ 半導体技術に関するロードマップの一例
Figure 0003846611
【０００９】
さらに図面を参照しながら上記を具体的に説明すると、図５はＣＳＰのエリア端子１、２の配列を示すもので、（Ａ）は０．８ｍｍピッチの配列、（Ｂ）は０．５ｍｍピッチの配列を示している（但し、２０はＬＳＩ（大規模集積回路）チップ、２１はボンディングワイヤ、２２はモールド樹脂、２３は接着剤である）。
【００１０】
これらを比較すると、微細化によってパッケージサイズは小さくなっているものの、（Ｂ）のように０．５ｍｍピッチの端子配列となると、エリア端子２の径は極めて小さくなることが分かる。
【００１１】
また、図６はこれまで発表されている携帯電話やハンディデジタルビデオカメラに搭載された各種ＣＳＰの、エリア端子のピン数とパッケージサイズを相関させたグラフであるが、多ピン化の傾向によってパッケージサイズも大きくなること、また０．５ｍｍピッチの微細化がパッケージサイズの縮小、すなわち高密度実装に不可欠であること、が明らかである。
【００１２】
【発明が解決しようとする課題】
しかしながら、このようにエリア端子の配列ピッチを微細化すると、当然のことながらその端子径も小さくする必要があり、ＣＳＰを配線基板に実装（接続）しても、実装後において熱ストレス等に基づく接続強度の低下をもたらす恐れが大きい。
【００１３】
一方、図７はエリア端子１をＣＳＰに０．８ｍｍピッチで配列した例（Ａ）と、０．５ｍｍピッチで配列した例（Ｂ）とを再配置配線３、３ａも併せて示すものであるが、これに明らかな如く、最外周側のエリア端子１ａ、１ａ間にはより内側のエリア端子に向かって多くの配線が通されている。
【００１４】
たとえば、０．８ｍｍピッチ配列でエリア端子の径を０．４ｍｍとしたとき、各配線のＬ／Ｓ（ライン＆スペース）は６１．５μｍ（配線ピッチは１２３μｍ）となるのに対し、０．５ｍｍピッチのエリア端子の配列となると、その径は０．２５ｍｍとより小さくなり、その端子間に通す配線もＬ／Ｓで２３μｍ（配線ピッチは４６μｍ）と、より微細な配線が必要となることが分かる。
【００１５】
このようにエリア端子間に通す配線が多くなったり、端子間隔が微細になると、それに対応して配線基板の側も微細加工が必要になり、たとえば図８に示すようにランド端子４に通じる配線５を多層化した、ビルドアップ多層配線基板の採用を余儀なくされる。
【００１６】
本発明は上記事情に鑑みてなされたもので、その目的とするところは、最近のトレンドである、高密度実装、多ピン化を考慮に入れながら、配線基板との接続強度が大きく、端子間を通す配線ピッチと幅にも十分な余裕を与えた、実装用半導体部品、実装構造及び実装方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の実装用半導体部品は、基体上にエリア端子を有する実装用半導体部品において、エリア端子が、前記基体の外周側に配列されたエリア端子とその内側に配列されたエリア端子とからなり、前記外周側のエリア端子が、前記内側のエリア端子よりも大きなピッチと径で配列され、更に、前記外周側のエリア端子のピッチによって決められたピッチで前記内側のエリア端子から前記外周側のエリア端子間を通る複数の配線が、前記基体上に設けられていることを特徴とする。
【００１８】
また、本発明の実装構造は、前記エリア端子を有する実装用半導体部品と、基板上のランド端子が、該基板の外周側に配列されたランド端子とその内側に配列されたランド端子とからなり、前記外周側のランド端子が、前記内側のランド端子よりも大きなピッチと径で配列されている配線基板とが、
導電性接着材料を介して、前記エリア端子と前記ランド端子との間で接続されており、
更に、前記外周側のエリア端子又はランド端子のピッチによって決められたピッチで前記内側のエリア端子又はランド端子から前記外周側のエリア端子間又はランド端子間を通る複数の配線が、前記基体又は基板上に設けられていることを特徴とする。
【００１９】
また、本発明の実装方法は、前記実装構造を構成する前記実装用半導体部品と前記配線基板とを接続する際、導電性接着材料を介して、前記エリア端子と前記ランド端子との間で接続し、更に、前記外周側のエリア端子又はランド端子のピッチによって決められたピッチで前記内側のエリア端子又はランド端子から前記外周側のエリア端子間又はランド端子間を通る複数の配線を、前記基体上又は基板上に設けることを特徴とする。
【００２０】
本発明では、基体上のエリア端子が、前記基体の外周側に配列されたエリア端子とその内側に配列されたエリア端子とからなり、前記外周側のエリア端子が、前記内側のエリア端子よりも大きなピッチと径で配列されている半導体部品において、前記エリア端子がフリップチップ用バンプ配列されていてもよい。
【００２１】
また、前記エリア端子がＣＳＰ用のインターボーザ基板に設けられていてもよいし、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）又はＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のインターポーザ基板に設けられていてもよいし、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用のサブ基板に設けられていてもよい。
【００２２】
いづれにせよ、本発明では半導体部品のエリア端子が、最も熱ストレスを受ける基体の外周側に位置するものほど大きな径を持ち、接続が安定かつ確実で強い接続強度を有するので、実装後にかかる熱ストレスにも十二分に耐えることができる。
【００２３】
また、外周から離れる内側のエリア端子ほど微細なピッチ配列となるので、端子数も増加させることができ、最近および将来の多ピン化傾向に適応することができる。
【００２４】
さらにまた、最外周側に近いエリア端子ほどその配列ピッチが大きいことは、その端子間を通って内側端子へ向かう配線も余裕をもって行なえることを意味し、実装の容易性と配線基板のコスト低減に答えることができるし、又前記配線に幅広の配線を適用することによって、配線抵抗損失の低減による高速・高周波対応の実装を達成することができる。
【００２５】
【発明の実施の形態】
以下、本発明をさらに具体的に実施例に基づいて説明する。ただし、本発明はそれに限定されない。
【００２６】
図１は、ＣＳＰのインターポーザ基板６上の外周に一番近いところに大径のエリア端子７ａを０．８ｍｍピッチで１列に、その内側に中径のエリア端子７ｂを０．６５ｍｍピッチで１列に、さらにその内側に小径のエリア端子７ｃを０．５ｍｍピッチで２列に配列した状態（図中、２０はＬＳＩ（大規模集積回路）チップ、２１はボンディングワイヤ、２２はモールド樹脂、２３は接着剤である。）を示す。この状態では全エリア端子７のピン数は１３６ピンとなる。それに対し従来のように全て同径のエリア端子を０．８ｍｍピッチで配列したのでは、全エリア端子のピン数は９６ピンにすぎない。
【００２７】
次に、図２はフリップチップタイプのＣＳＰのインターポーザ基板８に対し、一番外周に近いところに中径のエリア端子９ａを０．８ｍｍピッチで２列に、その内側に小径のエリア端子９ｂを０．５ｍｍピッチで３列、配列した状態（但し、２４はバンプ、２５は接着剤である。）を示す。この場合、当然ではあるが中径のエリア端子９ａと小径のエリア端子９ｂを、０．８ｍｍピッチと０．６５ｍｍピッチ、あるいは０．６５ｍｍピッチと０．５ｍｍピッチ、の組み合わせで配列することもできる。
【００２８】
図３は前記のようにしてエリア端子を配列したＣＳＰを、配線基板に実装する工程を示す（Ａ）。インターポーザ基板１０上のエリア端子１１は、配線基板１２のランド端子１３に導電性接着材料、たとえばソルダークリーム１４を介して接続される。（Ｂ）は実装後の状態である。
【００２９】
当然のことながら、配線基板の側もインターポーザ基板と同様の端子配列をとっており、そのランド端子は外周に近いほど、径とピッチが大きく、内側ほどそれらが小さくなるように配列されている。接続に用いる導電性接着材料は半田が好ましい。その利点としては、溶融半田によるセルフアライメント（自己整合）効果が挙げられ、とくに外周に一番近いエリア端子と配線基板のランド端子との接続には、このセルフアライメントが、信頼性の高い接続強度を得るのに大いに寄与する。
【００３０】
なお、以上の実施例の外に、本発明をＢＧＡのインターポーザ基板に適用することができる。この場合は、エリア端子のピン数はさらに多数となることが多く、一般には１．２７ｍｍピッチの配列が採用され、最外周側を１．２７ピッチ、その内側を１．０〜０．８ｍｍピッチと、内側のエリア端子の配列をより微細化することにより、最近および将来の多ピン化の傾向に答えることができる。
【００３１】
本発明は上記の他にも、最近話題のＭＣＭ用サブ基板のエリア端子の配列にも適用でき、同様の効果を奏することが可能である。
【００３２】
図４は配線基板又はＣＳＰインターポーザ基板における配線状況を示すもので、本発明で規定する端子配列を採ることにより、配線負担が軽減することを示している。たとえば、内側のランド端子１５ｂ又は１５ｃ（又はエリア端子）の配列が０．５ｍｍピッチの微細なものであっても、配線１６のピッチは、最外周側のランド端子１５ａ（又はエリア端子）で決定されており、配線基板及び半導体部品の配線の負担が著しく低減できるばかりか、より幅広の配線を採用することによって、配線での抵抗損失をも低減することができ、高速・高周波に対応した実装を実現できる。
【００３３】
【発明の効果】
以上で明らかなように、本発明における半導体部品および実装構造では、最も熱ストレスを受ける最外周側に近いエリア端子ほど径が大であり、実装後、熱ストレスに十分耐える強い接続強度を発揮することができる。
【００３４】
さらに、内側に位置するエリア端子ほど微細なピッチで配列されているので、端子数も増加させることができ、最近および将来の多ピン化の傾向に答えられる。
【００３５】
また、最外周に近いエリア端子ほど配列ピッチが大であることは、そこの端子間に通す内側端子への配線にも余裕が生じて有利であり、実装の容易性と配線基板の配線負担の低減化、つまりは配線コストの低減を達成でき、さらに幅広の配線を採用すれば、配線での抵抗損失を低減でき、高速・高周波に対応した実装を実現することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例のＣＳＰにおいて、エリア端子の配列状況を示す一部断面側面図（Ａ）および底面図（Ｂ）である。
【図２】本発明の他の実施例のＣＳＰ（フリップチップ型）において、エリア端子の配列状況を示す側面図（Ａ）および平面図である。
【図３】本発明においてＣＳＰの−実装手順を示す工程図で、（Ａ）は実装前、（Ｂ）は実装後である。
【図４】本発明においてエリア端子（又は配線基板のランド端子）の配列状況を示す模式図である。
【図５】従来のＣＳＰにおいて、エリア端子の配列状況を示す側面図（Ａ）および平面図（Ｂ）である。
【図６】最近の主要ＣＳＰにおける端子ピン数とパッケッジサイズとの関係を示すグラフである。
【図７】従来のエリア端子の配列状態を配線とともに示す模式図である。
【図８】従来の多層化ビルドアップ多層配線基板を示す模式図（Ａ）および断面図（Ｂ）である。
【符号の説明】
１、２、１１…エリア端子、１ａ、２ａ…最外周側エリア端子、
３…配線、４、１３…ランド端子、５ａ…下層配線、５ｂ…上層配線、
７ａ、９ａ…最外周側エリア端子、６、８、１０…インターポーザ基板、
７ｂ、９ｂ…その内側のエリア端子、７ｃ…さらにその内側のエリア端子、
１２…配線基板、１４…ソルダークリーム、１５ａ…最外周側ランド端子、
１５ｂ…その内側のランド端子、１５ｃ…さらにその内側のランド端子、
１６…配線

Claims (7)

  1. 基体上にエリア端子を有する実装用半導体部品において、エリア端子が、前記基体の外周側に配列されたエリア端子とその内側に配列されたエリア端子とからなり、前記外周側のエリア端子が、前記内側のエリア端子よりも大きなピッチと径で配列され、更に、前記外周側のエリア端子のピッチによって決められたピッチで前記内側のエリア端子から前記外周側のエリア端子間を通る複数の配線が、前記基体上に設けられていることを特徴とする、実装用半導体部品。
  2. 前記エリア端子がフリップチップ用バンプ配列されている、請求項１に記載の実装用半導体部品。
  3. 前記エリア端子がＣＳＰ（チップサイズパッケージ）用のインターポーザ基板に配列されている、請求項１に記載の実装用半導体部品。
  4. 前記エリア端子がＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）又はＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のインターポーザ基板に配列されている、請求項１に記載の実装用半導体部品。
  5. 前記エリア端子がＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用のサブ基板に配列されている、請求項１に記載の実装用半導体部品。
  6. 基体上のエリア端子が、前記基体の外周側に配列されたエリア端子とその内側に配列されたエリア端子とからなり、前記外周側のエリア端子が、前記内側のエリア端子よりも大きなピッチと径で配列されている半導体部品と、
    基板上のランド端子が、該基板の外周側に配列されたランド端子とその内側に配列されたランド端子とからなり、前記外周側のランド端子が、前記内側のランド端子よりも大きなピッチと径で配列されている配線基板とが、
    導電性接着材料を介して、前記エリア端子と前記ランド端子との間で接続されており、
    更に、前記外周側のエリア端子又はランド端子のピッチによって決められたピッチで前記内側のエリア端子又はランド端子から前記外周側のエリア端子間又はランド端子間を通る複数の配線が、前記基体又は基板上に設けられている、実装構造。
  7. 基体上のエリア端子が、前記基体の外周側に配列されたエリア端子とその内側に配列されたエリア端子とからなり、前記外周側のエリア端子が、前記内側のエリア端子よりも大きなピッチと径で配列されている半導体部品と、
    基板上のランド端子が、該基板の外周側に配列されたランド端子とその内側に配列されたランド端子とからなり、前記外周側のランド端子が、前記内側のランド端子よりも大きなピッチと径で配列されている配線基板とを、
    導電性接着材料を介して、前記エリア端子と前記ランド端子との間で接続し、
    更に、前記外周側のエリア端子又はランド端子のピッチによって決められたピッチで前記内側のエリア端子又はランド端子から前記外周側のエリア端子間又はランド端子間を通る複数の配線を、前記基体又は基板上に設ける、実装方法。
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