KR20060046024A - 주파수 변화에 따라 데이터의 출력타이밍을 제어하기 위한반도체 메모리 장치 - Google Patents

주파수 변화에 따라 데이터의 출력타이밍을 제어하기 위한반도체 메모리 장치 Download PDF

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Abstract

본 발명은 현재 동작되고 있는 주파수영역을 감지하고, 그에 따라 데이터의 출력타이밍을 제어할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 지연고정루프의 지연고정된 클럭이 외부클럭신호에 비해 앞선 정도를 감지함으로서 동작주파수를 감지하는 주파수감지부; 카스레이턴시에 대응하여 출력인에이블 신호의 출력하되, 상기 주파수감지부에 의해 감지된 주파수에 의해 출력인에이블 신호의 출력타이밍을 조정하기 위한 출력인에이블 제어부; 및 상기 출력인에이블 신호에 응답하여 메모리 코어영역에서 전달되는 데이터를 출력하기 위한 데이터 출력버퍼를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 카스레이턴시, 주파수, 지연고정루프.

Description

주파수 변화에 따라 데이터의 출력타이밍을 제어하기 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR CONTROLLING TIMING OF OUTPUT-DATA AS FREQUENCY VARIATION}
도1은 통상적인 동기식 메모리장치에서 리드명령어에 대응하는 데이터를 출력하기 위한 관련블럭을 나타내는 블럭구성도
도2는 도1의 데이터출력제어부를 나타내는 블럭구성도.
도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도5는 도4에 도시된 주파수 감지부를 나타내는 블럭구성도.
도6은 도5에 도시된 카운터회로를 나타내는 회로도.
도7은 도5에 도시된 노이즈 차단부를 나타내는 회로도.
도8은 도5에 도시된 선택회로를 나타내는 회로도.
도9a와 도9b는 도4의 출력인에이블 제어부를 나타내는 회로도.
도10은 도4의 DLL출력펄스 조정부에 입력되는 초기화신호를 발생시키는 회로도.
도11은 도4의 DLL출력펄스 조정부를 나타내는 회로도.
도12는 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
*도면의 주요부분에 대한 부호의 설명*
T1 ~ T16 : 전송게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 주파수에 따라 데이터 출력타이밍을 조절할 수 있는 동기식 메모리 장치에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하 는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
한편, 동기식 메모리장치에서는 이전의 비동기식 메모리장치와는 다른 몇가 지 개념을 사용하는데, 그중 하나가 카스레이턴시(CAS LATENCY,CL)이다.
카스레이턴시란 리드명령어가 입력되고 단 후에 메모리 장치에서 데이터를 출력하기까지의 클럭수를 말하는데, 예를 들어 CL=3 이라는 말은 리드명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭주기 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 카스레이턴시 모드값은 데이터를 출력하는 타이밍을 정하게 되는 데, 메모리 장치는 초기동작시에 셋팅된 CL값을 감지하여 데이터를 억세스하여 출력하는데 사용하게 된다.
따라서 메모리 장치는 리드명령어에 응답하여 생성된 신호를 셋팅된 카스레이턴시만큼 동작클럭의 주기를 지연시킨 다음 데이터출력 인에이블신호를 생성한다. 데이터 출력인에이블 신호가 활성화되어야 리드명령어에 대응하여 억세스된 데이터를 외부로 출력하게 된다.
이 때 사용하는 동작클럭은 외부에서 입력되는 클럭신호를 소정시간을 지연고정시킨 DLL클럭인데, DLL클럭은 지연고정루프에서 생성하여 출력하게 된다. 메모리 장치는 외부에서 입력되는 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 하는데, 내부에서 처리하는 과정에서 필연적 생기는 클럭신호의 지연시간으로 인해 외부에서 입력디는 외부클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력시킬 수 없다.
이를 보상하기 위해 생성하는 클럭신호가 메모리 장치의 지연고정루프에서 출력되는 DLL클럭이다. 데이터를 출력시킬 때 DLL클럭에 동기시켜 외부로 출력하게 되면, 외부클럭의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있는 것 이다.
도1은 통상적인 동기식 메모리장치, 특히 디디알 동기식 메모리 장치에서 리드명령어에 대응하는 데이터를 출력하는데 필요한 블럭을 도시한 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 커맨드신호(/CS,/RAS,/CAS,/WE)를 입력받아 버퍼링하여 출력하는 입력버퍼(10)와, 입력버퍼(10)에 버퍼링되어 출력되는 커맨드신호(/CS,/RAS,/CAS,/WE)를 디코딩하여 현재 명령어 상태에 대응하는 신호, 예를 들어 리드신호(rd)를 출력하는 명령어디코더(20)와, 명령어디코더(20)에서 출력되는 리드신호(rd)에 대응하는 리드동작을 실행시킬 리드명령어 실행신호(casp_rd)를 에디티브 레이턴시(Additive Latency, AL)에 해당되는 클럭신호(iclk)의 클럭주기 이후에 생성하여 출력하는 리드동작 타이밍제어부(30)와, 리드실행신호(casp_rd)에 응답하여 해당되는 데이터를 데이터 출력버퍼(50)로 출력하는 메모리 코어블럭(80)과, 외부의 클럭신호의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있도록 클럭신호(iclk)를 일정시간 지연고정시킨 클럭(fclk_dll,rclk_dll)을 출력하는 지연고정루프(70)와, 리드명령어 실행신호(casp_rd)를 입력받아 카스레이턴시(CL)에 해당되는 클럭수만큼 지연시킨 후에 데이터출력 인에이블신호(routen,fouten)로 생성하여 출력하는 데이터 출력 제어부(40)와, 데이터출력 인에이블신호(routen, fouten)에 응답하여 메모리 코어블럭에서 전달되는 데이터(data)를 데이터 출력패드(DQ pad)를 통해 외부로 출력하는 데이터출력버퍼(50)를 구비한다.
여기서 에디티브레 레이턴시(AL)라는 것은 디디알2 스펙(SPEC)에 제시된 것 으로, 동기식 메모리 장치에서 리드명령어가 입력된 후에 tRCD(RAS to CAS timint)시간까지의 클럭신호(iclk) 횟수를 말한다. tRCD 시간은 로우어드레스가 입력된 후에 컬럼어드레스가 입력되는 타이밍까지의 시간을 말하는데, 로우어드레스가 입력되는 타이밍에 메모리 장치는 액티브상태가 되는데, 이후 컬럼어드레스가 입력되는 타이밍 이전에 리드명령어가 입력되는데, 이 때 리드명령어가 입력되는 순간부터 컬럼어드레스가 입력되어 실제 리드명령어가 실행되는 타이밍까지를 에디티브 레이턴시(AL)이라고 말하는 것이다.
따라서 리드동작 타이밍 제어부(30)는 리드명령어(rd)를 입력받아 에디티브 레이턴시(AL)만큼 클럭신호(iclk)의 주기를 지연시킨 다음 리드실행신호(casp_rd)를 생성하여 출력하게 된다.
한편, 메모리 코어 블럭(80)에서는 리드실행신호(casp_rd)가 입력될 때, 입력되는 어드레스(Address)에 대응하는 데이터(data)를 데이터 출력버퍼(50)으로 출력하게된다.
여기서 지연고정루프(70)는 클럭신호(iclk)을 일정시간 지연시킨 지연고정된 신호(fclk_dll, rclk_dll)를 출력하게 된다. 지연고정된 신호(fclk_dll, rclk_dll)는 각각 외부클럭의 라이징에지와 폴링에지 동기시켜 데이터를 메모리 장치의 외부로 출력하기 위해 지연고정루프(70)에서 생성하는 클럭신호이다.
데이터 출력제어부(40)에서는 리드실행신호(casp_rd)를 이용하여 내부적으로 클럭신호(iclk)에 동기된 신호를 생성한 다음, 지연고정루프(70)에서 출력되는 지연고정된 신호(fclk_dll, rclk_dll)에 동기되며 카스레이턴시(CL)만큼 클럭신호 (iclk)의 클럭주기가 지연되어 출력되는 데이터출력 인에이블신호(routen,fouten)을 데이터출력버퍼(50)으로 출력하게 된다. 여기서 데이터출력 인에이블신호(routen,fouten)는 각각 클럭신호(iclk)의 라이징에지와 폴링에지에 데이터를 동기시켜 출력하기 위한 신호이다.
데이터출력버퍼(50)에서는 데이터출력 인에이블신호(routen,fouten)에 응답하여 메모리 코어블럭(80)에서 출력되는 데이터(data)를 출력하고, 전달된 데이터는 데이터출력패드(DQ pad)를 통하여 외부로 출력하게 된다.
도2는 도1의 데이터출력 제어부를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 데이터출력 제어부(40)는 리드실행신호(casp_rd)를 내부클럭(CK)에 동기시켜 내부신호(oe00)를 생성하는 신호생성부(41)와, 지연고정된 신호(rclk_dll,fclk_dll)를 입력받아 각각의 CL값(CL=2,3,4,5)에 대응하는 클럭주기만큼 지연시킨 신호를 출력하는 DLL출력펄스 조정부(42)와, DLL출력펄스 조정부(42)에서 출력되는 지연 재고정된 신호(rclk_dll_oe10 ~ rclk_dll_oe40, fclk_dll_oe15 ~ fclk_dll_oe45)에 내부신호(oe00)를 각각 동기시켜 출력하는 신호전달부(43)와, CL의 값에 따라 신호전달부(43)에서 출력되는 다수의 신호(oe10_dll ~ oe40_dll)중 하나를 데이터출력 인에이블신호(routen)로 출력하는 신호출력부(44)를 구비한다.
여기서 신호전달부(43)와 신호출력부(44)는 라이징 데이터용 출력인에이블 생성부(43,44)이고, 폴링데이터용 출력인에이블 생성부(46)는 라이징 데이터용 출력인에이블 생성부(43,44)와 같은 구성으로 되어 있으며, 그 동작도 같기 때문에 도면상에서 생략하였으며, 이하의 설명에서도 라이징 데이터용 출력 인에이블신호(routen)가 생성되는 동작을 중심으로 설명한다.
계속해서 살펴보면, 신호전달부(43)는 내부신호(oe00)를 입력받아 순차적으로 다음단으로 전달하는 다수의 D형 플립플롭(F1~F4)으로 구성되는데, 각각의 플립플롭은 데이터입력단(D)으로 앞단의 부출력(Q)을 입력받으며, 클럭입력단으로는 DLL출력펄스 조정부(42)에서 출력되는 신호(rclk_dll_oe10 ~ rclk_dll_oe40, fclk_dll_oe15 ~ fclk_dll_oe45)를 각각 입력받고, 각각의 정출력단(Q)에서는 CL값에 각각 대응하는 신호(oe10_dll~oe40_dll)를 출력하게 된다.
신호출력부(44)는 CL값에 선택적으로 턴온되는 다수의 전송게이트(T1~T4)를 구비하여, 신호전달부(43)에서 출력되는 신호(oe10_dll~oe40_dll)중 현재 동작모드에서의 CL값에 대응하는 하나의 신호를 데이터출력 인에이블신호(routen)로 출력하게 된다. 여기서 데이터출력 인에이블신호(routen)는 라이징 데이터의 출력을 인에블시키는 신호이며, 신호출력부(44)는 파워업신호(pwrup)에 의해 인에이블상태가 된다. 파워업신호(pwrup)은 메모리 장치의 초기동작시에 파워가 공급될 때, 일정한 레벨이상의 파워가 안정적으로 인가되면 활성화되는 신호이다.
도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도이다. 이하에서 도3을 참조하여 데이터 출력제어부(40)에서 데이터출력 인에이블신호(routen)를 생성하여 출력되는 과정을 살펴본다.
먼저 신호생성부(41)에서는 리드실행신호(casp_rd)를 입력받아 내부클럭(iclk)에 동기된 내부신호(oe00)를 생성하여 출력한다.
한편, DLL출력 펄스 조정부(42)에서는 지연고정루프에서 출력되는 지연고정된 신호(rclk_dll)를 CL값에 따라 지연을 조정하여 재고정시킨 신호(rclk_dll_oe10~ rclk_dll_oe40)를 신호전달부(43)에 구비되는 D형 플립플롭의 각 클럭입력단으로 각각 출력하게 된다. 여기 DLL출력펄스 조정부(42)에서 CL값에 따라 지연을 조정하여 재고정시켜 출력하는 이유는 각 CL별로 정확한 데이터출력 인에이블 신호를 생성하여 출력시키기 위한 것이다.
이어서 신호전달부(43)의 각 플립플롭(F1~F4)는 내부신호(oe00를 DLL출력 펄스 조정부(42)에서 출력되는 신호(rclk_dll_oe10 ~ rclk_dll_oe40)에 의해 순차적으로 동기시킨 신호(oe10_dll~oe40_dll)를 신호출력부(44)로 출력하게된다.
이어서 신호출력부(44)는 구비되는 다수의 전송게이트중에서 현재 적용중인 CL모드에 의해 하나의 전송게이트를 턴온시켜 입력되는 신호(oe10_dll~oe40_dll)중 하나를 노드(rout)로 출력시키고, 이후 버퍼(I6,I7)에 의해 버퍼링시켜 데이터출력 인에이블신호(routen)로 출력하게 한다. 파워업신호는 전원공급이 안정적으로 되면 하이레벨로 되어 모스트랜지스터(MN1)을 턴오프시켜 신호출력부(44)를 인에이블시킨다.
도3에서는 CL모드가 4인 경우를 나타내고 있는 것으로, CL4신호에 의해 신호출력부(44)의 전송게이트(T3)가 턴온되어 플립플롭(F3)에서 출력되는 신호(F3)가 전송게이트(T3)를 통과하여 데이터출력 인에이블신호(routen)로 생성된다.
데이터출력 인에이블신호(routen)가 하이레벨로 활성화되는 구간에 데이터가 외부로 출력되는 것이다.
그러나 메모리 장치의 동작 주파수가 점점 더 높아지면서 카스레이턴시에 따라 예정된 타이밍에 데이터를 출력하는 것이 어려워지고 있다.
같은 카스레이턴시라도 동작 주파수에 따라 데이터가 출력되는 타이밍이 달라지게 되는데, 고주파(예를 들어 500Hz이상)에서는 현재의 구조를 가지고는 신뢰성있게 데이터를 출력시키기가 매우 어렵다.
본 발명은 현재 동작되고 있는 주파수영역을 감지하고, 그에 따라 데이터의 출력타이밍을 제어할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 지연고정루프의 지연고정된 클럭이 외부클럭신호에 비해 앞선 정도를 감지함으로서 동작주파수를 감지하는 주파수감지부; 카스레이턴시에 대응하여 출력인에이블 신호의 출력하되, 상기 주파수감지부에 의해 감지된 주파수에 의해 출력인에이블 신호의 출력타이밍을 조정하기 위한 출력인에이블 제어부; 및 상기 출력인에이블 신호에 응답하여 메모리 코어영역에서 전달되는 데이터를 출력하기 위한 데이터 출력버퍼를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
본 실시예에 따른 반도체 메모리 장치는 지연고정루프(DLL)의 지연고정된 클럭(rclk_dll,fclk_dll)이 외부클럭신호(CLK,/CLK)에 비해 앞선 정도를 감지함으로서 동작주파수를 감지하고 그에 대응하는 신호(f1 ~ f5)를 출력하는 주파수감지부(100)와, 카스레이턴시(CL)의 값(CL4 ~ CL7)에 대응하여 출력인에이블 신호(routen, fouten)를 출력하되, 주파수감지부(100)에 의해 감지된 주파수에 의해 출력인에이블 신호(routen, fouten)의 출력타이밍을 조정하기 위한 출력인에이블 제어부(200)와, 출력인에이블 신호(routen, fouten)에 응답하여 메모리 코어영역(500)에서 전달되는 데이터(data)를 출력하기 위한 데이터 출력버퍼(300)를 구비한다.
또한, 본 실시예에 따른 반도체 메모리 장치는 데이터 출력을 위한 스타트신호(oe00i)를 입력받고, 지연고정된 클럭(rclk_dll,fclk_dll)을 소정의 지연시간을 가지는 다수의 내부지연 고정된 클럭신호로 만든 다음, 상기 스타트신호(oe00i)를 생성된 다수의 내부지연 고정된 클럭신호에 각각 동기시켜, 소정간격의 지연시간을 가지는 다수의 지연고정된 클럭신호(OE20DLL ~ OE60DLL, OE25DLL ~ OE65DLL)를 출력하는 DLL출력펄스 조정부(400)를 더 구비한다.
여기서 DLL출력펄스 조정부(400)에서 출력되는 신호는 지연고정된 클럭(rclk_dll,fclk_dll)을 소정간격으로 각각 지연시킨 클럭(OE20DLL ~ OE60DLL, OE25DLL ~ OE65DLL)을 출력인에이블 제어부(200)로 출력하게 되는 것이다.
도5는 도4에 도시된 주파수 감지부를 나타내는 블럭구성도이다.
도5를 참조하여 살펴보면, 주파수 감지부(100)는 리셋신호(RESET)를 출력하는 카운팅 리셋제어부(110)와, 리셋신호(RESET)가 입력되기 까지의 외부클럭신호의 클럭수를 카운팅하기 위한 카운터(120)와, 카운터(120)에서 카운팅한 카운터신호(O1 ~ O5)의 노이즈를 차단하기 위한 노이즈 차단회로(130)를 구비한다.
카운팅 리셋제어부(110)은 인에이블신호(EN)을 입력받는 낸드게이트(ND1)와, 낸드게이트의 출력을 입력받아 지연고정루프에서 출력되는 지연고정된 클럭(rclk_dll,fclk_dll)이 지연고정된 지연값만큼 딜레이시켜 출력하는 DLL의 지연모델 딜레이를 구비한다.
노이즈 차단회로(130)는 카운터(120)에서 출력되는 카운터신호(O1 ~ O5)를 각각 입력받는 다수의 노이즈차단부와, 노이즈차단부에서 출력되는 신호를 이용하여 현재 동작중인 주파수에 대한 정보를 담게 되는 주파수신호(f1 ~ f5)를 각각 출력하는 다수의 선택회로를 구비한다.
도6은 도5에 도시된 카운터를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 카운터회로는 리셋신호(/RESET)가 입력된 이후 다시 입력될 때까지의 클럭신호의 라이징/폴링을 카운팅하여, 몇개인지를 조사하여 O1,O2,O3,O4,O5의 출력신호를 출력한다.
도7은 도5에 도시된 노이즈 차단부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 노이즈 차단부는 카운터에서 오는 입력신호중 하 나를 리셋신호(/RESET)에 응답하여 입력받아 반전하여 출력하는 입력부(131_1)와, 입력부(131_1)의 출력을 반전된 리셋신호(/RESET)에 동기시켜 출력하는 D형 플립플롭(131_2)과, 입력부(131_1)의 출력과 플립플롭(131_2)의 출력을 입력받아 제1 출력신호(HH)를 출력하는 낸드게이트(ND1)와, 입력부(131_1)의 출력과 플립플롭(131_2)의 출력을 입력받아 제2 출력신호(HH)를 출력하는 배타적 논리합게이트(EX-OR1)를 구비한다.
도8은 도5에 도시된 선택회로를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 선택회로는 제2 입력(IN2)과 제3 입력(IN3)을 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2) 출력과 제1 입력(IN1)을 입력받아 주파수신호(f1)를 출력하는 논리합게이트(NOR2)를 구비한다. 따라서 노이즈 차단회로(130)에 구비되는 4개의 선택회로는 각각 대응하는 노이즈 차단부에서 2개의 제1 입력 및 제2 입력을 입력받고, 다음단의 노이즈 차단부에서 하나의 출력을 제3 입력으로 입력받는다.
도9a와 도9b는 도4의 출력인에이블 제어부를 나타내는 회로도로서, 각각 라이징데이터 출력인에이블신호(routen)와 폴링데이터 출력인에이블신호(fouten)를 출력하게 된다.
도9a에 도시된 제1 출력인에이블 제어부(200a)는 DLL 출력펄스 조정부(400)에서 출력되는 다수의 지연고정된 클럭신호(OE20DLL ~ OE60DLL)를 동작주파수에 따라 그룹화하여 선택적으로 전달하기 위한 다수의 전달회로(210a, 220a, 230a)와, 다수의 전달회로에서 출력된 신호를 카스레이턴시에 응답하여 출력하기 위한 카스 레이턴시 선택회로(240a)를 구비한다.
제1 전달회로(210a)는 주파수신호(f1,f2,f3)에 따라 각각 지연고정된 클럭신호(OE20DLL, OE30DLL, OE40DLL)를 선택적으로 전달하게 된다.
제2 전달회로(220a)는 주파수신호(f1,f2,f3,f4)에 따라 각각 지연고정된 클럭신호(OE20DLL, OE30DLL, OE40DLL, OE50DLL)를 선택적으로 전달하게 된다.
제3 전달회로(230a)는 주파수신호(f1,f2,f3,f4,f5)에 따라 각각 지연고정된 클럭신호(OE20DLL, OE30DLL, OE40DLL, OE50DLL, OE60DLL)를 선택적으로 전달하게 된다.
결국, 주파수신호(f1)가 활성화되어 있는 상태이면, 제1 전달회로(210a)에서 지연고정된 클럭신호(OE40DLL)이 전달되고, 제2 전달회로(220a)에서 지연고정된 클럭신호(OE50DLL)이 전달되고, 제3 전달회로(230a)에서 지연고정된 클럭신호(OE60DLL)이 전달된다.
만약, 주파수신호(f3)이 활성화되어 있는 상태이며, 제1 전달회로(210a)에서 지연고정된 클럭신호(OE20DLL)이 전달되고, 제2 전달회로(220a)에서 지연고정된 클럭신호(OE30DLL)이 전달되고, 제3 전달회로(230a)에서 지연고정된 클럭신호(OE40DLL)이 전달될 것이다.
제1 내지 제3 전달회로(210a ~ 230a)에서 선택적으로 지연고정된 클럭신호가 카스레이턴시 선택회로(240a)로 전달된 상태에서, 현재 메모리 장치에 셋팅된 카스레이턴시에 따라서, 전달된 지연고정된 클럭신호중 하나가 선택적으로 라이징 데이터 출력인에이블신호로 출력되게 된다.
도9b에 도시된 제2 출력인에이블 제어부(200b)는 제1 출력인에이블 제어부(200a)와 같은 형태로 구성되어 있다.
도10은 도5의 DLL출력펄스 조정부에 입력되는 초기화신호(oe00i)를 발생시키는 회로도로서, 동기식 메모리 장치에 구비되는 회로이다. 메모리 장치가 데이터를 출력시킬 타이밍을 결정하는 데이터 출력인에이블신호(routen, fouten)를 생성하기 위해 내부적으로 생성하는 신호이다.
도11은 도4의 DLL출력펄스 조정부를 나타내는 회로도이다.
도11을 참조하여 살펴보면, DLL출력펄스 조정부(400)는 지연고정루프에서 출력되는 지연고정된 신호(rclk_dll, fclk_dll)를 이용하여 각기 다른 지연시간으로 지연된 다수의 내부 신호(rclk_dll_oe1 ~ rclk_dll_oe3, fclk_dll_oe15 ~ fclk_dll_oe35)를 생성한다.
이어서, 초기화신호(oe00i)를 다수의 내부 신호(rclk_dll_oe1 ~ rclk_dll_oe3, fclk_dll_oe15 ~ fclk_dll_oe35)에 각각 동기시켜 다수의 지연고정된 클럭신호(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL, OE15DLL, OE25DLL, OE35DLL, OE45DLL)를 생성한다. 이 때 발생된 다수의 지연고정된 클럭신호(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL, OE15DLL, OE25DLL, OE35DLL, OE45DLL)중 카스레이턴시에 응답하여 출력인에이블 제어부에서 선택되고, 선택된 신호가 데이터 출력인에이블신호(rotuen,fouten)로 출력되게 된다.
도12는 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
이하에서는 도4 내지 도12를 참조하여 본 실시예에 따른 반도체 메모리 장치 가 데이터 출력인에이블 신호를 생성하는 과정을 살펴본다.
먼저, 주파수 감지부(100)는 입력받아 지연고정루프에서 출력되는 지연고정된 클럭(rclk_DLL,fclk_DLL)가 외부 클럭신호(CLK, /CLK)에 비해 앞선 정도를 조사하여 카운팅한다.
카운터(120)는 외부 클럭신호(CLK, /CLK)의 라이징/폴링의 횟수를 리셋신호가 입력될 때까지 카운팅하여 몇개인지에 따라 출력신호(O1 ~ O5)를 출력한다.
카운터에서 출력되는 출력신호(O1 ~ O5)는 지연고정된 클럭(rclk_DLL,fclk_DLL)가 외부 클럭신호(CLK, /CLK)에 비해 앞선 정도를 나타내는 신호이다.
4클럭마다 한번씩 조사를 하고, 이렇게 조사를 한 신호는 노이즈 차단부로 입력된다. 노이즈 차단부는 노이즈가 카운터의 출력신호에 영향을 미치는 것을 방지하기 위한 회로다.
여기서는 카운트에서 5개의 값을 카운팅하도록 구현하였으나, 경우에 따라 지연고정된 클럭이 외부클럭보다 더 많은 수가 지연되는 경우등에서는 더 많은 카운팅이 가능한 카운터를 사용할 수 있다.
외부 노이즈등으로 인해 카운터에서 카운팅하는 갯수가 계속 움직일 수 있다. 예를 들면, 카운터 개수가 하나였다가 두개였다가(이 때 노이즈정도는 0.5tCK범위를 가질 수 있다.)하는 경우이다. 이 것에 둔감하게 반응하게 하기 위하여, 카운터 개수가 0개 혹은 1개일 때에는 첫번째 주파수신호(f1)를, 1개 혹은 2개 일 경우에는 두번째 주파수신호(f2)를 , 2개 혹은 3개일 경우에는 세번째 주파수신호 (f3)를 선택하기 위하여 노이즈 차단부가 구비된 것이다.
다섯개의 노이즈 차단부는 4클럭마다 한번씩 샘플링한 값을 2번에 걸쳐 조사하여 일치하는 경우에는 제1 출력신호(HH)를 활성화시켜 출력하고, 일치하지 않는 경우에는 제2 출력신호(HL)를 각각 활성화시켜 출력하게 하여 외부노이즈에 의한 움직임을 반영하게 한다.
이렇게 만들어진 주파수신호(f1 ~ f5)는 출력인에이블 제어부(200)로 출력되어 데이터 출력인에이블신호(routen,fouten)의 출력타이밍을 조절하는데 사용된다.
계속해서 출력인에이블 제어부(200)의 동작을 살펴보면, 제1 출력인에이블 제어부(200a)는 주파수신호(f1 ~ f5)에 따라 선택적으로 다수의 지연고정된 클럭신호(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL)를 카스레이턴시 선택부(200a)로 출력하고, 카스레이턴시 선택부(200a)는 카스레이턴시(CL)에 따라 하나의 지연고정된 클럭신호를 선택하여 데이터 출력인에이블 신호(routen)로 출력하게 된다.
여기서 특징적인 것은 종래에는 동작 주파수에 관계없이 내부적으로 지연고정된 클럭(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL) 모두 다 일단 전달한 다음 카스레이턴시에 따라 선택하였스나, 여기서는 동작 주파수에 따라 지연고정된 클럭(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL)중 일부만을 전달하고, 이후에카스레이턴시에 따라 선택하는 것이다.
따라서 고주파수로 동작할 때에는 지연고정된 클럭(OE10DLL, OE20DLL, OE30DLL, OE40DLL, OE50DLL) 모두를 전달하지 않고, 적절히 선택적으로 전달하기 때문에 고주파수에서도 안정적으로 정확한 타이밍에 데이터 출력인에이블신호를 출 력시킬 수 있게 된다.
도12에는 클럭신호보다 지연고정된 클럭이 두 클럭정도 앞서 있는 상태에서 주파수 감지부(100)가 주파수신호(f2)를 활성화시켜 출력하고, 또한 리드명령이 실행된 이후 카스레이턴시가 5인 경우에 맞추어 지연고정된 클럭신호(OE30DLL,OE35DLL)가 데이터 출력인에이블신호(routen,fouten)로 출력되는 것이 도시되어 있다.
데이터 출력인에이블신호(routen,fouten)에 따라 생성된 라이징 데이터출력타이밍신호(Rclk_do,Fclk_do)에 응답하여 최종적으로 메모리 장치는 데이터를 출력시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 동작중인 주파수에 따라서 데이터 출력타이밍을 제어할 수 있기 때문에, 동작주파수에 최적화되어 데이터가 출력된다. 또한, 메모리 장치가 고주파수에서도 데이터를 신뢰성있게 출력시킬 수 있게 되어, 향후에 고주파수 메모리 장치의 개발을 용이하게 할 수 있다.

Claims (6)

  1. 지연고정루프의 지연고정된 클럭이 외부클럭신호에 비해 앞선 정도를 감지함으로서 동작주파수를 감지하는 주파수감지부;
    카스레이턴시에 대응하여 출력인에이블 신호의 출력하되, 상기 주파수감지부에 의해 감지된 주파수에 의해 출력인에이블 신호의 출력타이밍을 조정하기 위한 출력인에이블 제어부; 및
    상기 출력인에이블 신호에 응답하여 메모리 코어영역에서 전달되는 데이터를 출력하기 위한 데이터 출력버퍼
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주파수감지부는
    클럭신호를 카운팅하기 위한 카운터;
    인에이블신호에 응답하여 소정 주기로 상기 카운터를 리셋시키기 위한 카운팅 리셋제어부; 및
    상기 카운팅된 값의 노이즈를 검출하기 위해 노이즈 검출수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 카운팅 리셋제어부는
    상기 인에입블신호에 응답하여 인에이블되되, 지연고정루프의 지연모델에 의해 지연되는 구간에 응답하여 상기 카운터를 리셋시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    데이터 출력을 위한 스타트신호를 입력받고, 지연고정루프에서 출력되는 지연고정된 클럭을 소정의 지연시간을 각각 가지는 다수의 내부지연 고정된 클럭신호로 만든 다음, 스타트신호를 생성된 다수의 내부지연 고정된 클럭신호에 각각 동기시켜, 소정간격의 지연시간을 각각 가지는 다수의 지연고정된 클럭신호를 출력하는 DLL출력펄스 조정부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 출력인에이블 제어부는
    상기 DLL출력펄스 조정부에서 출력되는 다수의 지연고정된 클럭신호를 동작주파수에 따라 그룹화하여 선택적으로 전달하기 위한 다수의 전달회로; 및
    상기 다수의 전달회로에서 각각 출력된 신호를 카스레이턴시에 응답하여 출력하기 위한 카스레이턴시 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 다수의 전달회로는
    다수의 전송게이트를 이용하여 상기 DLL출력펄스 조정부에서 출력되는 다수의 지연고정된 클럭신호를 선택적으로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
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