KR100425472B1 - 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법 - Google Patents

동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법 Download PDF

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Abstract

동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법이 개시된다. 본 발명의 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로는 카스 레이턴시에 응답하여, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하는 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호를 전송하는 클락 신호 전송 회로와, 상기 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 리드 마스터 신호를 순차적으로 시프트하는 샘플링 회로와, 상기 카스 레이턴시에 응답하여, 상기 샘플링 회로의 출력 신호들 중 하나를 선택하고, 상기 선택된 출력 신호를 출력 제어 신호로서 출력하는 선택 회로를 구비한다.
본 발명의 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법은 카스 레이턴시에 따라 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연시간이 다른 출력 제어 클락 신호에 의해 출력 제어 신호를 발생함으로써 고주파수에서 동작하는 동기식 반도체 메모리 장치의 오동작을 방지할 수 있다.

Description

동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법{Circuit and method for generating output control signal in synchronous semiconductor memory device}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 특히 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법에 관한 것이다.
컴퓨터 시스템에서 메인 메모리로 사용되는 반도체 메모리 장치는 메모리 셀로/로부터 데이터를 입/출력함으로써 그 역할을 수행한다. 이러한 반도체 메모리 장치의 데이터 입/출력 속도는 컴퓨터 시스템의 동작속도를 결정하는 매우 중요한 요소가 된다. 이에 따라, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속되고 있다. 이러한 연구의 결과로 탄생된 제품이 컴퓨터 시스템으로부터 발생하는 클락 신호에 동기시켜 내부 회로들이 제어되는 동기식 반도체 메모리 장치(SDRAM, Synchronous DRAM)이다.
일반적으로, 동기식 반도체 메모리 장치는 동작 주파수를 증가시키기 위하여 카스 레이턴시(CAS latency)기능을 사용한다. 카스 레이턴시란 외부 클락 신호에 동기되어 리드 명령(read command)이 인가된 후, 데이터가 출력되는 시점까지 발생되는 외부 클락 신호의 단위 주기 개수를 의미한다.
리드 명령이 동기식 반도체 메모리 장치에 인가된 후 데이터가 출력될 때까지 소요되는 시간(tAA)은 일정하므로, 동작 주파수에 따라 카스 레이턴시가 변경될 수 있다. 예를 들어, 소요 시간(tAA)이 15(ns)이고 동작 주파수가 200(MHz)인 경우, 외부 클락 신호의 주기가 5(ns)이므로 카스 레이턴시는 3이 되지만, 소요 시간(tAA)이 15(ns)이고 동작 주파수가 333(MHz)인 경우 외부 클락 신호의 주기가 약 3(ns)이므로 카스 레이턴시는 대략 5가 된다.
도 1은 종래의 동기식 반도체 메모리 장치에 포함된 출력 제어 신호 발생 회로를 나타내는 회로도이다. 도 1을 참조하면, 출력 제어 신호 발생 회로(100)는 멀티플렉서(multiplexer, 110) 및 시프트 레지스터(shift register, 120)를 구비한다.
시프트 레지스터(120)는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 순차적으로 시프트(shift)시킨다. 출력 제어 클락 신호(PCLKDQ)는 동기식 반도체 메모리 장치에 포함된 지연 동기 루프 회로(delay locked-loop circuit, 미도시)에서 발생하는 신호로서, 데이터가 외부 클락 신호(미도시)에 동기되어 출력되도록 제어하는 신호이며, 출력 데이터에 동기되는 외부 클락 신호의 발생 전에 발생된다. 그리고, 리드 마스터 신호(RM)는 데이터의 출력 구간을 지시하는 신호로서, 상기 외부 클락 신호가 소정 시간 지연된 내부 클락 신호(미도시)에 동기되는 신호이다.
멀티플렉서(110)는 카스 레이턴시의 활성화를 나타내는 카스 레이턴시 신호들(CL2, CL3, CL4, CL5)에 응답하여, 시프트 레지스터(120)의 출력 신호들(RM_S1A, RM_S2A, RM_S3A, RM_S4A) 중 하나를 선택하며, 상기 선택된 출력 신호를 출력 제어신호(LATENCY)로서 출력한다. 출력 제어 신호(LATENCY)는 데이터가 출력되도록 하기 위하여 동기식 반도체 메모리 장치에 포함된 출력 버퍼(미도시)에 인가되며, 데이터의 출력 구간 동안 활성화된다.
도 2는 카스 레이턴시가 3 인 경우에서의 도 1에 도시된 출력 제어 신호 발생 회로의 동작상의 문제점을 나타내는 타이밍 다이어그램이다.
내부 클락 신호(PCLK)는 공정(process), 온도 및 전압에 따라 주기가 TCC1 인 외부 클락 신호(ECLK) 보다 지연 시간(T1) 만큼 지연되어 발생된다. 출력 제어 클락 신호(PCLKDQ)는 외부 클락 신호(ECLK)의 일부분(ECLK1)의 상승 에지(rising edge) 보다 설정 시간(T2) 만큼 먼저 발생하도록 설정된다.
카스 레이턴시가 3 인 경우, 출력 제어 클락 신호(PCLKDQ)의 위상이 리드 마스터 신호(RM)에 동기되는 내부 클락 신호(PCLK)의 위상 보다 리드(lead)하므로, 무효인(invalid) 리드 마스터 신호(RM)가 샘플링(sampling)될 수 있다. 유효한(invalid) 리드 마스터 신호(RM)를 샘플링하기 위해, 출력 제어 클락 신호(PCLKDQ)는 지연 시간(TD) 만큼 지연되어야 한다. 상기 지연 시간(TD) 및 지연된 출력 제어 클락 신호(PCLKDQ_D)가 도 2에 도시되며, 상기 지연 시간(TD)의 경우, (TCC1 - T2) + TD > T1, TD > T1 - (TCC1 - T2) 와 같은 수식 관계가 성립한다. 따라서, 외부 클락 신호(ECLK)의 주파수가 증가함에 따라(즉, 외부 클락 신호(ECLK)의 주기(TCC1)가 작아짐에 따라), 지연 시간(TD)도 증가되어야 한다.
따라서, 종래의 출력 제어 신호 발생 회로(100)를 포함하는 동기식 반도체 메모리 장치는 외부 클락 신호(ECLK)의 주파수가 소정의 주파수 이상 인 경우 유효한 데이터를 출력할 수 없다는 문제점이 있다.
본 발명의 목적은 카스 레이턴시에 따라 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호에 의해 출력 제어 신호를 발생하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 동기식 반도체 메모리 장치에 포함된 출력 제어 신호 발생 회로를 나타내는 회로도이다.
도 2는 카스 레이턴시가 3 인 경우에서의 도 1에 도시된 출력 제어 신호 발생 회로의 동작상의 문제점을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로를 나타내는 회로도이다.
도 5는 카스 레이턴시가 3 인 경우에서의 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
도 6은 카스 레이턴시의 수가 5 인 경우에서의 본 발명의 일 실시예에 따른동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
상기의 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로는 카스 레이턴시에 응답하여, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하는 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호를 전송하는 클락 신호 전송 회로와, 상기 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 리드 마스터 신호를 순차적으로 시프트하는 샘플링 회로와, 상기 카스 레이턴시에 응답하여, 상기 샘플링 회로의 출력 신호들 중 하나를 선택하고, 상기 선택된 출력 신호를 출력 제어 신호로서 출력하는 선택 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 지연 시간은 상기 리드 마스터 신호에 동기되는 내부 클락 신호의 위상이 상기 출력 제어 클락 신호의 위상 보다 리드하기 위해 필요한 시간이며, 상기 내부 클락 신호는 상기 외부 클락 신호가 소정 시간 지연되어 발생하는 신호이다.
바람직한 실시예에 따르면, 상기 샘플링 회로에서 시프트되는 리드 마스터 신호가 한번 시프트하기 위해 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작다.
바람직한 실시예에 따르면, 상기 클락 신호 전송 회로는 상기 카스 레이턴시가 2 일 때, 상기 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제1 클락 신호 전송 회로와, 제1 및 제2 지연 회로를 포함하며, 상기 카스 레이턴시가 3 일 때, 상기 제1 및 제2 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제2 지연 회로를 통해 지연된 출력 제어 클락 신호를 각각 상기 샘플링 회로로 전송하는 제2 클락 신호 전송 회로와, 제3, 제4 및 제5 지연 회로를 포함하며, 상기 카스 레이턴시가 4 일 때, 상기 제3, 제4 및 제5 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제4 및 제5 지연 회로를 통해 지연된 출력 제어 클락 신호와, 상기 제5 지연 회로를 통해 지연된 출력 클락 제어 신호를 각각 상기 샘플링 회로로 전송하는 제3 클락 신호 전송 회로와, 제6, 제7, 제8 및 제9 지연 회로를 포함하며, 상기 카스 레이턴시가 5 일 때, 상기 제6, 제7, 제8 및 제9 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제7, 제8 및 제9 지연 회로를 통해 지연된 출력 제어 클락 신호와, 상기 제8 및 제9 지연 회로를 통해 지연된 출력 제어 클락 신호와, 상기 제9 지연 회로를 통해 지연된 출력 제어 클락 신호를 각각 상기 샘플링 회로로 전송하는 제4 클락 신호 전송 회로를 구비하며, 상기 제1 및 제2 지연 회로들을 통해 지연되는 제1 지연 시간, 상기 제3, 제4 및 제5 지연 회로들을 통해 지연되는 제2 지연 시간및 상기 제6, 제7, 제8 및 제9 지연 회로들을 통해 지연되는 제3 지연 시간에 있어서, 상기 제 1 지연 시간, 제2 지연 시간 및 제3 지연 시간 각각의 크기는 제1 지연 시간, 제2 지연 시간 및 제3 지연 시간의 순서대로 증가한다.
상기의 목적을 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 방법은 (a) 카스 레이턴시에 응답하여, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하는 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호를 전송하는 전송 단계와, (b) 상기 (a) 단계에서 전송된 출력 제어 클락 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 리드 마스터 신호를 순차적으로 시프트하는 시프트 단계와, (c) 상기 카스 레이턴시에 응답하여, 상기 (b) 단계에서 시프트된 리드 마스터 신호들 중 하나를 선택하고 상기 선택된 리드 마스터 신호를 출력 제어 신호로서 출력하는 선택 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 지연 시간은 상기 리드 마스터 신호에 동기되는 내부 클락 신호의 위상이 상기 출력 제어 클락 신호의 위상 보다 리드하기 위해 필요한 시간이며, 상기 내부 클락 신호는 상기 외부 클락 신호가 소정 시간 지연되어 발생하는 신호이다.
바람직한 실시예에 따르면, 상기 (b) 단계에서 상기 리드 마스터 신호가 한번 시프트하는 데 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작다.
이러한 본 발명의 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법은 카스 레이턴시에 따라 출력 제어 클락 신호의 지연시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호에 의해 출력 제어 신호를 발생함으로써 고주파수에서 동작하는 동기식 반도체 메모리 장치의 오동작을 방지할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로를 나타내는 회로도이다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로(300)는 선택 회로(310), 샘플링 회로(330) 및 클락 신호 전송 회로(340)를 구비한다.
클락 신호 전송 회로(340)는 제1 클락 신호 전송 회로(CT1), 제2 클락 신호 전송 회로(CT2), 제3 클락 신호 전송 회로(CT3) 및 제4 클락 신호 전송 회로(CT4)를 구비한다.
제1 클락 신호 전송 회로(CT1)는 전송 회로(341) 및 논리곱 회로(343)를 구비한다. 논리곱 회로(343)는 카스 레이턴시가 2 임을 나타내는 제1 카스 레이턴시 신호(CL2)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 전송 회로(341)로 전송한다. 전송 회로(341)는 제1 카스 레이턴시 신호(CL2)에 응답하여, 출력 제어클락 신호(PCLKDQ)를 노드(node, A)로 전송한다. 전송 회로(341)는 전송 게이트(transmission gate)를 포함할 수 있다. 출력 제어 클락 신호(PCLKDQ)는 동기식 반도체 메모리 장치에 포함된 지연 동기 루프 회로(미도시)에서 발생하는 신호로서, 데이터가 외부 클락 신호(미도시)에 동기되어 출력되도록 제어하는 신호이며, 출력 데이터에 동기되는 외부 클락 신호의 발생 전에 발생된다.
제2 클락 신호 전송 회로(CT2)는 전송 회로들(351, 353), 제1 지연 회로(355), 제2 지연 회로(357) 및 논리곱 회로(359)를 구비한다. 논리곱 회로(359)는 카스 레이턴시가 3 임을 나타내는 제2 카스 레이턴시 신호(CL3)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제2 지연 회로(357)로 전송한다. 전송 회로(353)는 제2 카스 레이턴시 신호(CL3)에 응답하여, 제2 지연 회로(357)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(B)로 전송한다. 제2 지연 회로(357)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제1 지연 회로(355)를 통해 지연되며 전송 회로(351)로 전송된다. 전송 회로(351)는 제2 카스 레이턴시 신호(CL3)에 응답하여, 제1 및 제2 지연 회로(355, 357)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(A)로 전송한다. 전송 회로들(351, 353) 각각은 전송 게이트를 포함할 수 있다.
출력 제어 클락 신호(PCLKDQ)가 제1 및 제2 지연 회로(355, 357)를 통해 지연되는 제1 지연시간은 리드 마스터 신호(RM)에 동기되는 내부 클락 신호(미도시)의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드(lead)하기 위해 필요한 시간으로 설정된다. 리드 마스터 신호(RM)는 데이터의 출력 구간을 지시하는 신호이며, 상기 내부 클락 신호는 외부 클락 신호가 소정 시간 지연되어 발생하는 신호이다.
제3 클락 신호 전송 경로(CT3)는 카스 레이턴시가 4 임을 나타내는 제3 카스 레이턴시 신호(CL4)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제5 지연 회로(366)로 전송한다. 전송 회로(363)는 제3 카스 레이턴시 신호(CL4)에 응답하여, 제5 지연 회로(366)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(C)로 전송한다. 전송 회로(362)는 제3 카스 레이턴시 신호(CL4)의 활성화에 응답하여, 제4 및 제5 지연 회로(365, 366)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(B)로 전송한다. 전송 회로(361)는 제3 카스 레이턴시 신호(CL4)의 활성화에 응답하여, 제3, 제4 및 제5 지연 회로(364, 365, 366)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(A)로 전송한다. 전송 회로들(361,362, 363) 각각은 전송 게이트를 포함할 수 있다.
출력 제어 클락 신호(PCLKDQ)가 제3, 제4 및 제5 지연 회로(364, 365, 367)를 통해 지연되는 제2 지연시간은 리드 마스터 신호(RM)에 동기되는 내부 클락 신호의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드(lead)하기 위해 필요한 시간으로 설정된다.
제4 클락 신호 전송 회로(CT4)는 전송 회로들(371, 372, 373), 제6 지연 회로(374), 제7 지연 회로(375), 제8 지연 회로(376), 제9 지연 회로(377) 및 논리곱 회로(378)를 구비한다. 논리곱 회로(378)는 카스 레이턴시가 5 임을 나타내는 제4 카스 레이턴시 신호(CL5)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를제9 지연 회로(377)로 전송한다. 제9 지연 회로(377)를 통해 지연된 출력 제어 클락 신호(PCLKDQ)는 노드(D)로 전송된다. 전송 회로(373)는 제4 카스 레이턴시 신호(CL5)에 응답하여, 제8 및 제9 지연 회로(376, 377)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(C)로 전송한다. 전송 회로(372)는 제4 카스 레이턴시 신호(CL5)에 응답하여, 제7, 제8 및 제9 지연 회로(375, 376, 377)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(B)로 전송한다. 전송 회로(371)는 제4 카스 레이턴시 신호(CL5)에 응답하여, 제6, 제7, 제8 및 제9 지연 회로(374, 375, 376, 377)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)를 노드(A)로 전송한다. 전송 회로들 (371, 372, 373) 각각은 전송 게이트를 포함할 수 있다.
출력 제어 클락 신호(PCLKDQ)가 제6, 제7, 제8 및 제9 지연 회로(374, 375, 376, 377)를 통해 지연되는 제3 지연시간은 리드 마스터 신호(RM)에 동기되는 내부 클락 신호의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드(lead)하기 위해 필요한 시간으로 설정된다.
상기 제1 지연 시간, 제2 지연 시간 및 제3 지연 시간에 있어서, 지연 시간의 크기는 상기 제1 지연 시간, 제2 지연 시간 및 제3 지연 시간의 순서대로 증가한다.
샘플링 회로(330)는 4개의 플립-플립들(331, 333, 335, 337)을 구비한다. 플립-플립들(331, 333, 335, 337)은 D 플립-플롭일 수 있다.
제1 플립-플롭(331)은 클락 신호 전송 회로(340)를 통해 노드(A)로 전송되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 샘플링하고 상기 샘플링된 리드 마스터 신호(RM)를 제1 리드 마스터 신호(RM_S1B)로서 출력한다.
제2 플립-플롭(333)은 클락 신호 전송 회로(340)를 통해 노드(B)로 전송되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 제1 리드 마스터 신호(RM_S1B)를 샘플링하고 상기 샘플링된 제1 리드 마스터 신호(RM_S1B)를 제2 리드 마스터 신호(RM_S2B)로서 출력한다.
제3 플립-플롭(335)은 클락 신호 전송 회로(340)를 통해 노드(C)로 전송되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 제2 리드 마스터 신호(RM_S2B)를 샘플링하고 상기 샘플링된 제2 리드 마스터 신호(RM_S2B)를 제3 리드 마스터 신호(RM_S3B)로서 출력한다.
제4 플립-플롭(337)은 클락 신호 전송 회로(340)를 통해 노드(D)로 전송되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 제3 리드 마스터 신호(RM_S3B)를 샘플링하고 상기 샘플링된 제3 리드 마스터 신호(RM_S3B)를 제4 리드 마스터 신호(RM_S4B)로서 출력한다.
샘플링 회로(330)에 포함된 플립-플롭에 의해 시프트되는 리드 마스터 신호가 한번 시프트하기 위해 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작다. 예를 들어, 카스 레이턴시가 3 인 경우, 리드 마스터 신호(RM)를 시프트시키는 제1 및 제2 지연 회로(355, 357)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)의 상승 에지와, 제1 리드 마스터 신호(RM_S1B)를 시프트시키는 제2 지연 회로(357)를 통해 지연되는 출력 제어 클락(PCLKDQ)의 상승 에지 상호간의 시간 간격은 상기 외부 클락 신호의 주기 보다 작다.
선택 회로(310)는 4 개의 전송 게이트들 및 4 개의 인버터들을 구비한다. 선택 회로(310)는 카스 레이턴시 신호들(CL2, CL3, CL4, CL5)에 응답하여, 리드 마스터 신호들(RM_S1B, RM_S2B, RM_S3B, RM_S4B) 중 하나를 선택하고 상기 선택된 리드 마스터 신호를 출력 제어 신호(LATENCY)로서 출력한다. 출력 제어 신호(LATENCY)는 데이터가 출력되도록 하기 위하여 동기식 반도체 메모리 장치에 포함된 출력 버퍼(미도시)에 인가되며, 데이터의 출력 구간 동안 활성화된다.
따라서, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로(300)는 카스 레이턴시에 따라 출력 제어 클락 신호의 지연시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호에 의해 유효한 출력 제어 신호를 발생할 수 있다.
한편, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로(300)는 4개의 카스 레이턴시들에 응답하여 출력 제어 신호를 발생하지만, 본 발명은 4개 보다 적거나 많은 개수의 카스 레이턴시의 경우에도 적용될 수 있다. 예를 들어, 본 발명은 카스 레이턴시가 6 인 경우에도 적용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로를 나타내는 회로도이다. 도 4를 참조하면, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로(400)는 선택회로(410), 4개의 샘플링 회로들(420, 440, 460, 480) 및 4개의 클락 신호 전송 회로들(430, 450, 470, 490)을 구비한다.
제1 클락 신호 전송 회로(430)는 논리곱 회로(431)를 구비한다. 논리곱회로(431)는 제1 카스 레이턴시 신호(CL2)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제1 샘플링 회로(420)의 클락 신호 입력 단자(CK)로 전송한다. 출력 제어 클락 신호(PCLKDQ)는 동기식 반도체 메모리 장치에 포함된 지연 동기 루프 회로(미도시)에서 발생하는 신호로서, 데이터가 외부 클락 신호(미도시)에 동기되어 출력되도록 제어하는 신호이며, 출력 데이터에 동기되는 외부 클락 신호의 발생 전에 발생된다.
제2 클락 신호 전송 회로(450)는 제1 지연 회로(451), 제2 지연 회로(453) 및 논리곱 회로(455)를 구비한다. 논리곱 회로(455)는 제2 카스 레이턴시 신호(CL3)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제2 지연 회로(453)로 전송한다. 제2 지연 회로(453)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제2 샘플링 회로(440)에 포함된 플립-플롭(443)의 클락 신호 입력 단자(CK)로 전송된다. 제1 및 제2 지연 회로(451, 453)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제2 샘플링 회로(440)에 포함된 플립-플롭(441)의 클락 신호 입력 단자(CK)로 전송된다.
출력 제어 클락 신호(PCLKDQ)가 제1 및 제2 지연 회로(451, 453)를 통해 지연되는 제4 지연시간은 리드 마스터 신호(RM)에 동기되는 상기 내부 클락 신호의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드하기 위해 필요한 시간으로 설정된다. 리드 마스터 신호(RM)는 데이터의 출력 구간을 지시하는 신호이며, 상기 내부 클락 신호는 외부 클락 신호가 소정 시간 지연되어 발생하는 신호이다.
제3 클락 신호 전송 회로(470)는 제3 지연회로(471), 제4 지연 회로(473),제5 지연 회로(475) 및 논리곱 회로(477)를 구비한다. 논리곱 회로(477)는 제3 카스 레이턴시 신호(CL4)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제5 지연 회로(475)로 전송한다. 제5 지연 회로(475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제3 샘플링 회로(460)에 포함된 플립-플롭(465)의 클락 신호 입력 단자(CK)로 전송된다. 제4 및 제5 지연 회로(473, 475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제3 샘플링 회로(460)에 포함된 플립-플롭(463)의 클락 신호 입력 단자(CK)로 전송된다. 제3, 제4 및 제5 지연 회로(471, 473, 475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제3 샘플링 회로(460)에 포함된 플립-플롭(461)의 클락 신호 입력 단자(CK)로 전송된다.
출력 제어 클락 신호(PCLKDQ)가 제3, 제4 및 제5 지연 회로(471, 473, 475)를 통해 지연되는 제5 지연시간은 리드 마스터 신호(RM)에 동기되는 상기 내부 클락 신호의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드하기 위해 필요한 시간으로 설정된다.
제4 클락 신호 전송 회로(490)는 제6 지연 회로(491), 제7 지연 회로(493), 제8 지연 회로(495), 제9 지연 회로(497) 및 논리곱 회로(499)를 구비한다. 논리곱 회로(499)는 제4 카스 레이턴시 신호(CL5)의 활성화에 응답하여, 출력 제어 클락 신호(PCLKDQ)를 제9 지연 회로(497)로 전송한다. 제9 지연 회로(497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제4 샘플링 회로(480)에 포함된 플립-플롭(487)의 클락 신호 입력 단자(CK)로 전송된다. 제8 및 제9 지연 회로(495, 497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제4 샘플링회로(480)에 포함된 플립-플롭(485)의 클락 신호 입력 단자(CK)로 전송된다. 제7, 제8 및 제9 지연 회로(493, 495, 497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제4 샘플링 회로(480)에 포함된 플립-플롭(483)의 클락 신호 입력 단자(CK)로 전송된다. 제6, 제7, 제8 및 제9 지연 회로(491, 493, 495, 497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)는 제4 샘플링 회로(480)에 포함된 플립-플롭(481)의 클락 신호 입력 단자(CK)로 전송된다.
출력 제어 클락 신호(PCLKDQ)가 제6, 제7, 제8 및 제9 지연 회로(481, 483, 485, 487)를 통해 지연되는 제6 지연시간은 리드 마스터 신호(RM)에 동기되는 상기 내부 클락 신호의 위상이 출력 제어 클락 신호(PCLKDQ)의 위상 보다 리드하기 위해 필요한 시간으로 설정된다.
상기 제4 지연 시간, 제5 지연 시간 및 제6 지연 시간에 있어서, 지연 시간의 크기는 제4 지연 시간, 제5 지연 시간 및 제6 지연 시간의 순서대로 증가한다.
제1 샘플링 회로(420)는 D 플립-플롭을 구비한다. 제1 클락 신호 전송 회로(430)로부터 전송되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 샘플링하고 상기 샘플링된 리드 마스터 신호(RM)를 제1 리드 마스터 신호(RM_S1C)로서 발생한다.
제2 샘플링 회로(440)는 두 개의 D 플립-플롭들(441, 443)을 구비한다. D 플립-플롭(441)의 출력단(Q)은 D 플립-플롭(443)의 입력단(D)에 연결된다. 제2 샘플링 회로(440)는 제1 및 제2 지연 회로(451, 453)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)와, 제2 지연 회로(453)를 통해 지연되는 출력 제어 클락신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 샘플링하고 상기 샘플링된 리드 마스터 신호(RM)를 제2 리드 마스터 신호(RM_S2C)로서 출력한다.
제3 샘플링 회로(460)는 세 개의 D 플립-플롭들(461, 463, 465)을 구비한다. D 플립-플롭(461)의 출력단(Q) 및 D 플립-플롭(463)의 입력단(D)과, D 플립-플롭(463)의 출력단(Q) 및 D 플립-플롭(465)의 입력단(D)은 각각 연결된다. 제3 샘플링 회로(460)는 제3, 제4 및 제5 지연 회로(471, 473, 475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)와, 제4 및 제5 지연 회로(473, 475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)와, 제5 지연 회로(475)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 샘플링하고 상기 샘플링된 리드 마스터 신호(RM)를 제3 리드 마스터 신호(RM_S3C)로서 출력한다.
제4 샘플링 회로(480)는 네 개의 D 플립-플롭들(481, 483, 485, 487)을 구비한다. D 플립-플롭(481)의 출력단(Q) 및 D 플립-플롭(483)의 입력단(D)과, D 플립-플롭(483)의 출력단(Q)과 D 플립-플롭(485)의 입력단(D)과, D 플립-플롭(485)의 출력단(Q)과 D 플립-플롭(487)의 입력단(D)은 각각 상호 연결된다. 제4 샘플링 회로(480)는 제6, 제7, 제8 및 제9 지연 회로(491, 493, 495, 497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)와, 제7, 제8 및 제9 지연 회로(493, 495, 497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)와, 제8 및 제9 지연 회로(495, 497)를 통해 지연되는 출력 제어 클락 신호와, 제9 지연 회로(497)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)에 응답하여, 리드 마스터 신호(RM)를 샘플링하고 상기 샘플링된 리드 마스터 신호(RM)를 제4 리드 마스터 신호(RM_S4C)로서 출력한다.
샘플링 회로들(440, 460, 480)에 포함된 D 플립-플롭에 의해 시프트되는 리드 마스터 신호(RM)가 한번 시프트하기 위해 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작다. 예를 들어, 카스 레이턴시가 3 인 경우, 리드 마스터 신호(RM)를 시프트시키는 제1 및 제2 지연 회로(451, 453)를 통해 지연되는 출력 제어 클락 신호(PCLKDQ)의 상승 에지와, 상기 시프트된 리드 마스터 신호(RM)를 시프트시키는 제2 지연 회로(453)를 통해 지연되는 출력 제어 클락(PCLKDQ)의 상승 에지 상호간의 시간 간격은 상기 외부 클락 신호의 주기 보다 작다.
선택 회로(410)는 4개의 전송 게이트들 및 4개의 인버터들을 구비한다. 선택 회로(410)는 카스 레이턴시 신호들(CL2, CL3, CL4, CL5)에 응답하여, 리드 마스터 신호들(RM_S1C, RM_S2C, RM_S3C, RM_S4C) 중 하나를 선택하고 상기 선택된 리드 마스터 신호를 출력 제어 신호(LATENCY)로서 출력한다.
도 5는 카스 레이턴시가 3 인 경우에서의 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
주기가 TCC1 인 외부 클락 신호(ECLK)의 일부분(ECLK1)의 상승 에지(rising edge)에 동기되어 리드 명령(read command)이 인가된다. 내부 클락 신호(PCLK)는 외부 클락 신호(ECLK)가 지연 시간(T1) 만큼 지연되어 발생되고, 리드 마스터 신호(RM)는 내부 클락 신호(PCLK)에 동기되어 발생된다. 주기가 TCC1 인 출력 제어 클락 신호(PCLKDQ)는 외부 클락 신호(ECLK)의 일부분(ECLK2)의 상승 에지를 기준으로 설정 시간(T2) 전에 발생되고, 출력 제어 클락 신호(PCLKDQ) 상에 도시된 VALIDPCLKDQ는 외부 클락 신호(ECLK)의 일부분(ECLK4)에 동기되어 데이터가 출력되도록 제어하는 출력 제어 클락 신호(PCLKDQ)의 일부분이다.
제1 출력 제어 클락 신호(PCLKDQ_DA)는 도 3에 도시된 제1 및 제2 지연 회로(355, 357)를 통해 지연 시간(TD2_3 + TD1_3) 만큼 지연되어 발생하여 노드(A)로 전송되는 신호이다. 여기서, 지연 시간(TD2_3 + TD1_3)은 리드 마스터 신호(RM)를 샘플링하기 위해 필요한 시간이다. 제1 출력 제어 클락 신호(PCLKDQ_DA)는 리드 마스터 신호(RM)를 샘플링하여 제1 리드 마스터 신호(RM_S1B)를 발생시킨다.
제2 출력 제어 클락 신호(PCLKDQ_DB)는 제2 지연 회로(357)를 통해 지연 시간(TD1_3) 만큼 지연되어 발생하여 노드(B)로 전송되는 신호이다. 제2 출력 제어 클락 신호(PCLKDQ_DB)는 제1 리드 마스터 신호(RM_S1B)를 샘플링하여 제2 리드 마스터 신호(RM_S2B)를 발생시킨다. 제2 리드 마스터 신호(RM_S2B)는 지연되어 출력 제어 신호(LATENCY)로서 발생된다. 출력 제어 신호(LATENCY)가 논리 하이(logic high) 상태로 활성화되는 구간 내에 VALID PCLKDQ가 포함됨을 도 5를 통하여 알 수 있다. 외부 클락 신호(ECLK)의 일부분(ECLK4)의 상승 에지에 동기되어 데이터가 출력된다.
리드 마스터 신호(RM)를 샘플링하는 제1 출력 제어 클락 신호(PCLKDQ_DA)의 상승 에지 및 제1 리드 마스터 신호를 샘플링하는 제2 출력 제어 클락 신호(PCLKDQ_DB)의 상승 에지 상호간의 시간 간격은 TCC1 - TD2_3 이다. 따라서, 상기 시간 간격은 외부 클락 신호(ECLK)의 주기(TCC1) 보다 작으므로, 리드 마스터 신호를 샘플링하는 시간이 단축되는 효과가 있다.
도 6은 카스 레이턴시가 5 인 경우에서의 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로의 동작을 나타내는 타이밍 다이어그램이다.
주기가 TCC2 인 외부 클락 신호(ECLK)의 일부분(ECLK1)의 상승 에지에 동기되어 리드 명령(read command)이 인가된다. 내부 클락 신호(PCLK)는 외부 클락 신호(ECLK)가 지연 시간(T1) 만큼 지연되어 발생되는 신호이고, 리드 마스터 신호(RM)는 내부 클락 신호(PCLK)에 동기되어 발생된다. 주기가 TCC2인 출력 제어 클락 신호(PCLKDQ)는 외부 클락 신호(ECLK)의 일부분(ECLK2)에 포함된 상승 에지를 기준으로 설정 시간(T2) 전에 발생되고, 출력 제어 클락 신호(PCLKDQ) 상에 도시된 VALID PCLKDQ는 외부 클락 신호(ECLK)의 일부분(ECLK6)에 동기되어 데이터가 출력되도록 제어하는 출력 제어 클락 신호(PCLKDQ)의 일부분이다.
제1 출력 제어 클락 신호(PCLKDQ_DA)는 도 3에 도시된 제6, 제7, 제8 및 제9 지연 회로(374, 375, 376, 377)를 통해 지연 시간(TD1_5 + TD2_5 + TD3_5 + TD4_5) 만큼 지연되어 노드(A)로 전송되는 신호이다. 여기서, 지연 시간(TD1_5 + TD2_5 + TD3_5 + TD4_5)은 유효한 리드 마스터 신호(RM)를 샘플링하기 위해 필요한 시간이다. 제1 지연 출력 제어 클락 신호(PCLKDQ_DA)는 리드 마스터 신호(RM)를 샘플링하여 제1 리드 마스터 신호(RM_S1B)를 발생시킨다.
제2 출력 제어 클락 신호(PCLKDQ_DB)는 제7, 제8 및 제9 지연 회로(375, 376, 377)를 통해 지연 시간(TD2_5 + TD3_5 + TD4_5) 만큼 지연되어 노드(B)로 전송되는 신호이다. 제2 출력 제어 클락 신호(PCLKDQ_DB)는 제1 리드 마스터신호(RM_S1B)를 샘플링하여 제2 리드 마스터 신호(RM_S2B)를 발생시킨다.
제3 출력 제어 클락 신호(PCLKDQ_DC)는 제8 및 제9 지연 회로(376, 377)를 통해 지연 시간(TD3_5 + TD4_5) 만큼 지연되어 노드(C)로 전송되는 신호이다. 제3 출력 제어 클락 신호(PCLKDQ_DC)는 제2 리드 마스터 신호(RM_S2B)를 샘플링하여 제3 리드 마스터 신호(RM_S3B)를 발생시킨다.
제4 출력 제어 클락 신호(PCLKDQ_DD)는 제9 지연 회로(377)를 통해 지연 시간(TD4_5) 만큼 지연되어 노드(D)로 전송되는 신호이다. 제4 출력 제어 클락 신호(PCLKDQ_DD)는 제3 리드 마스터 신호(RM_S3B)를 샘플링하여 제4 리드 마스터 신호(RM_S4B)를 발생시킨다. 제4 리드 마스터 신호(RM_S4B)는 지연되어 출력 제어 신호(LATENCY)로서 발생된다. 출력 제어 신호(LATENCY)가 논리 하이 상태로 활성화되는 구간 내에 VALID PCLKDQ가 포함됨을 도 6을 통하여 알 수 있다. 외부 클락 신호(ECLK)의 일부분(ECLK6)의 상승 에지에 동기되어 데이터가 출력된다.
리드 마스터 신호(RM)를 샘플링하는 제1 출력 제어 클락 신호(PCLKDQ_DA)의 상승 에지 및 제1 리드 마스터 신호(RM_S1B)를 샘플링하는 제2 출력 제어 클락 신호(PCLKDQ_DB)의 상승 에지 상호간의 시간 간격은 TCC2 - TD1_5 이다. 제1 리드 마스터 신호(RM_S1B)를 샘플링하는 제2 출력 제어 클락 신호(PCLKDQ_DB)의 상승 에지 및 제2 리드 마스터 신호(RM_S2B)를 샘플링하는 제3 출력 제어 클락 신호(PCLKDQ_DC)의 상승 에지 상호간의 시간 간격은 TCC2 - TD2_5 이다. 그리고, 제2 리드 마스터 신호(RM_S2B)를 샘플링하는 제3 출력 제어 클락 신호(PCLKDQ_DC)의 상승 에지 및 제3 리드 마스터 신호(RM_S3C)를 샘플링하는 제4 출력 제어 클락신호(PCLKDQ_DD)의 상승 에지 상호간의 시간 간격은 TCC2 - TD3_5 이다. 따라서, 상기 시간 간격들(TCC2 - TD1_5, TCC2 - TD2_5, TCC2 - TD3_5)은 외부 클락 신호(ECLK)의 주기(TCC2) 보다 작으므로, 리드 마스터 신호를 샘플링하는 시간이 단축되는 효과가 있다.
한편, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로(400)의 동작을 나타내는 타이밍 다이어그램은 도 5 및 도 6과 유사하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로 및 출력 제어 신호 발생 방법은 카스 레이턴시에 따라 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호에 의해 출력 제어 신호를 발생함으로써 고주파수에서 동작하는 동기식 반도체 메모리 장치의 오동작을 방지할 수 있다.

Claims (19)

  1. 카스 레이턴시에 응답하여, 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하는 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호를 전송하는 클락 신호 전송 회로;
    상기 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 리드 마스터 신호를 순차적으로 시프트하는 샘플링 회로; 및
    상기 카스 레이턴시에 응답하여, 상기 샘플링 회로의 출력 신호들 중 하나를 선택하고, 상기 선택된 출력 신호를 출력 제어 신호로서 출력하는 선택 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  2. 제1항에 있어서,
    상기 지연 시간은 상기 리드 마스터 신호에 동기되는 내부 클락 신호의 위상이 상기 출력 제어 클락 신호의 위상 보다 리드하기 위해 필요한 시간이며, 상기 내부 클락 신호는 상기 외부 클락 신호가 소정 시간 지연되어 발생하는 신호인 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  3. 제2항에 있어서,
    상기 샘플링 회로에서 시프트되는 리드 마스터 신호가 한번 시프트하기 위해 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작은 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  4. 제3항에 있어서, 상기 클락 신호 전송 회로는
    상기 카스 레이턴시가 2 일 때, 상기 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제1 클락 신호 전송 회로; 및
    제1 및 제2 지연 회로를 포함하며, 상기 카스 레이턴시가 3 일 때, 상기 제1 및 제2 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제2 지연 회로를 통해 지연된 출력 제어 클락 신호를 각각 상기 샘플링 회로로 전송하는 제2 클락 신호 전송 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  5. 제4항에 있어서, 상기 클락 신호 전송 회로는
    제3, 제4 및 제5 지연 회로를 포함하며, 상기 카스 레이턴시가 4 일 때, 상기 제3, 제4 및 제5 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제4 및 제5 지연 회로를 통해 지연된 출력 제어 클락 신호와, 상기 제5 지연 회로를 통해 지연된 출력 클락 제어 신호를 각각 상기 샘플링 회로로 전송하는 제3 클락 신호 전송 회로; 및
    제6, 제7, 제8 및 제9 지연 회로를 포함하며, 상기 카스 레이턴시가 5 일 때, 상기 제6, 제7, 제8 및 제9 지연 회로를 통해 상기 지연 시간 만큼 지연된 출력 제어 클락 신호와, 상기 제7, 제8 및 제9 지연 회로를 통해 지연된 출력 제어클락 신호와, 상기 제8 및 제9 지연 회로를 통해 지연된 출력 제어 클락 신호와, 상기 제9 지연 회로를 통해 지연된 출력 제어 클락 신호를 각각 상기 샘플링 회로로 전송하는 제4 클락 신호 전송 회로를 더 구비하며,
    상기 제1 및 제2 지연 회로들을 통해 지연되는 제1 지연 시간, 상기 제3, 제4 및 제5 지연 회로들을 통해 지연되는 제2 지연 시간 및 상기 제6, 제7, 제8 및 제9 지연 회로들을 통해 지연되는 제3 지연 시간에 있어서, 상기 제 1 지연 시간, 제2 지연 시간 및 제3 지연 시간 각각의 크기는 제1 지연 시간, 제2 지연 시간 및 제3 지연 시간의 순서대로 증가하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  6. 제5항에 있어서, 상기 샘플링 회로는
    상기 제1, 제2, 제3 및 제 4 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 리드 마스터 신호를 시프트시키는 제1 플립-플롭;
    상기 제2, 제3 및 제4 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 제1 플립-플롭의 출력 신호를 시프트시키는 제2 플립-플롭;
    상기 제3 및 제4 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 제2 플립-플롭의 출력 신호를 시프트시키는 제3 플립-플롭; 및
    상기 제4 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호에 응답하여, 상기 제3 플립-플롭의 출력 신호를 시프트시키는 제4 플립-플롭을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  7. 제6항에 있어서, 상기 제1 클락 신호 전송 회로는
    상기 카스 레이턴시가 2 임을 나타내는 제1 카스 레이턴시 신호의 활성화에 응답하여, 상기 출력 제어 클락 신호를 출력하는 논리곱 회로; 및
    상기 제1 카스 레이턴시 신호에 응답하여, 상기 논리곱 회로로부터 출력되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 전송 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  8. 제6항에 있어서, 상기 제2 클락 신호 전송 회로는
    상기 카스 레이턴시가 3 임을 나타내는 제2 카스 레이턴시 신호의 활성화에 응답하여 상기 출력 제어 클락 신호를 출력하고, 상기 출력된 출력 제어 클락 신호를 상기 제2 지연 회로로 전송하는 논리곱 회로;
    상기 제2 카스 레이턴시 신호에 응답하여, 상기 제2 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제1 전송 회로; 및
    상기 제2 카스 레이턴시 신호에 응답하여, 상기 제1 및 제2 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제2 전송 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  9. 제6항에 있어서, 상기 제3 클락 신호 전송 회로는
    상기 카스 레이턴시의 수가 4 임을 나타내는 제3 카스 레이턴시 신호의 활성화에 응답하여 상기 출력 제어 클락 신호를 출력하고, 상기 출력된 출력 제어 클락 신호를 상기 제5 지연 회로로 전송하는 논리곱 회로;
    상기 제3 카스 레이턴시 신호에 응답하여, 상기 제5 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제1 전송 회로;
    상기 제3 카스 레이턴시 신호에 응답하여, 상기 제4 및 제5 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제2 전송 회로; 및
    상기 제3 카스 레이턴시 신호에 응답하여, 상기 제3, 제4 및 제5 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제3 전송 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  10. 제6항에 있어서, 상기 제4 클락 신호 전송 회로는
    상기 카스 레이턴시가 5 임을 나타내는 제4 카스 레이턴시 신호의 활성화에 응답하여 상기 출력 제어 클락 신호를 출력하고, 상기 출력된 출력 제어 클락 신호를 상기 제9 지연 회로로 전송하는 논리곱 회로;
    상기 제4 카스 레이턴시 신호에 응답하여, 상기 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제1 전송 회로;
    상기 제4 카스 레이턴시 신호에 응답하여, 상기 제7, 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제2 전송 회로;
    상기 제4 카스 레이턴시 신호에 응답하여, 상기 제7, 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제3 전송 회로; 및
    상기 제4 카스 레이턴시 신호에 응답하여, 상기 제6, 제7, 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호를 상기 샘플링 회로로 전송하는 제4 전송 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  11. 제5항에 있어서, 상기 샘플링 회로는
    상기 제1 클락 신호 전송 회로를 통해 전송되는 출력 제어 클락 신호 응답하여 상기 리드 마스터 신호를 샘플링하고, 상기 샘플링된 리드 마스터 신호를 제1 리드 마스터 신호로서 출력하며, 상기 제1 리드 마스터 신호를 상기 선택 회로로 전송하는 제1 샘플링 회로;
    상기 제1 및 제2 지연 회로를 통해 지연되는 출력 제어 클락 신호와, 상기 제2 지연 회로를 통해 지연되는 출력 제어 클락 신호에 응답하여 상기 리드 마스터 신호를 샘플링하고, 상기 샘플링된 리드 마스터 신호를 제2 리드 마스터 신호로서 출력하며, 상기 제2 리드 마스터 신호를 상기 선택회로로 전송하는 제2 샘플링 회로;
    상기 제3, 제4 및 제5 지연 회로를 통해 지연되는 출력 제어 클락 신호와, 상기 제4 및 제5 지연 회로를 통하여 지연되는 출력 제어 클락 신호와, 상기 제5 지연 회로를 통하여 지연되는 출력 제어 클락 신호에 응답하여 상기 리드 마스터 신호를 샘플링하고, 상기 샘플링된 리드 마스터 신호를 제3 리드 마스터 신호로서 출력하며, 상기 제3 리드 마스터 신호를 상기 선택 회로로 전송하는 제3 샘플링 회로; 및
    상기 제6, 제7, 제8 및 제9 지연회로를 통해 지연되는 출력 제어 클락 신호와, 상기 제7, 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호와, 상기 제8 및 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호와, 상기 제9 지연 회로를 통해 지연되는 출력 제어 클락 신호에 응답하여 상기 리드 마스터 신호를 샘플링하고, 상기 샘플링된 리드 마스터 신호를 제4 리드 마스터 신호로서 출력하고, 상기 제4 리드 마스터 신호는 상기 선택 회로로 전송하는 제4 샘플링 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  12. 제11항에 있어서, 상기 제1 클락 신호 전송 회로는
    상기 카스 레이턴시가 2 임을 나타내는 제1 카스 레이턴시 신호의 활성화에 응답하여, 상기 출력 제어 클락 신호를 출력하는 논리곱 회로를 구비하며,
    상기 논리곱 회로로부터 출력되는 출력 제어 클락 신호는 상기 샘플링 회로로 전송되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  13. 제11항에 있어서, 상기 제2 클락 신호 전송 회로는
    상기 카스 레이턴시가 3 임을 나타내는 제2 카스 레이턴시 신호의 활성화에 응답하여, 상기 출력 제어 클락 신호를 출력하는 논리곱 회로를 더 구비하며,
    상기 논리곱 회로로부터 출력되는 출력 제어 클락 신호는 상기 제2 지연 회로로 전송되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  14. 제11항에 있어서, 상기 제3 클락 신호 전송 회로는
    상기 카스 레이턴시가 4 임을 나타내는 제3 카스 레이턴시 신호의 활성화에 응답하여, 상기 출력 제어 클락 신호를 출력하는 논리곱 회로를 더 구비하며,
    상기 논리곱 회로로부터 출력되는 출력 제어 클락 신호는 상기 제5 지연 회로로 전송되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로.
  15. 제11항에 있어서, 상기 제4 클락 신호 전송 회로는
    상기 카스 레이턴시가 5 임을 나타내는 제4 카스 레이턴시 신호의 활성화에 응답하여, 상기 출력 제어 클락 신호를 출력하는 논리곱 회로를 더 구비하며,
    상기 논리곱 회로로부터 출력되는 출력 제어 클락 신호는 상기 제9 지연 회로로 전송되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  16. (a) 카스 레이턴시에 응답하여 데이터가 외부 클락 신호에 동기되어 출력되도록 제어하는 출력 제어 클락 신호의 지연 시간을 다르게 하고, 상기 지연 시간이 다른 출력 제어 클락 신호를 전송하는 전송 단계;
    (b) 상기 (a) 단계에서 전송된 출력 제어 클락 신호에 응답하여, 상기 데이터의 출력 구간을 지시하는 리드 마스터 신호를 순차적으로 시프트하는 시프트 단계; 및
    (c) 상기 카스 레이턴시에 응답하여, 상기 (b) 단계에서 시프트된 리드 마스터 신호들 중 하나를 선택하고 상기 선택된 리드 마스터 신호를 출력 제어 신호로서 출력하는 선택 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 방법.
  17. 제16항에 있어서, 상기 지연 시간은
    상기 리드 마스터 신호에 동기되는 내부 클락 신호의 위상이 상기 출력 제어 클락 신호의 위상 보다 리드하기 위해 필요한 시간이며, 상기 내부 클락 신호는 상기 외부 클락 신호가 소정 시간 지연되어 발생하는 신호인 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 방법.
  18. 제17항에 있어서,
    상기 (b) 단계에서 상기 리드 마스터 신호가 한번 시프트하는 데 소요되는 시간은 상기 외부 클락 신호의 주기 보다 작은 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 방법.
  19. 제18항에 있어서, 상기 (b) 단계는
    상기 카스 레이턴시가 3 일 때, 제1 및 제2 지연 회로를 통해 상기 지연 시간 만큼 지연되는 출력 제어 클락 신호에 응답하여 상기 리드 마스터 신호를 시프트하고, 상기 제2 지연 회로를 통해 지연되는 출력 제어 클락 신호에 응답하여 상기 시프트된 리드 마스터 신호를 시프트하는 시프트 단계인 것을 특징으로 하는 동기식 반도체 메모리 장치의 출력 제어 신호 발생 방법.
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JP2002327499A JP4072419B2 (ja) 2001-11-12 2002-11-11 同期式半導体メモリ装置の出力制御信号発生回路及び出力制御信号発生方法
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100468776B1 (ko) * 2002-12-10 2005-01-29 삼성전자주식회사 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치
JP2004246525A (ja) * 2003-02-13 2004-09-02 Matsushita Electric Ind Co Ltd 順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体
US6956407B2 (en) * 2003-11-04 2005-10-18 Altera Corporation Pre-emphasis circuitry and methods
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치
DE10361496B4 (de) * 2003-12-23 2010-01-14 Infineon Technologies Ag Anordnung mit einer Speichereinrichtung und einer programmgesteuerten Einheit
US7027336B2 (en) * 2004-05-10 2006-04-11 Hynix Semiconductor Inc. Semiconductor memory device for controlling output timing of data depending on frequency variation
US7307900B2 (en) * 2004-11-30 2007-12-11 Intel Corporation Method and apparatus for optimizing strobe to clock relationship
KR100608372B1 (ko) * 2004-12-03 2006-08-08 주식회사 하이닉스반도체 동기식 메모리 장치의 데이타 출력 시점 조절 방법
JP4757583B2 (ja) * 2005-09-20 2011-08-24 エルピーダメモリ株式会社 出力制御信号発生回路
KR100753081B1 (ko) 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
JP4828203B2 (ja) * 2005-10-20 2011-11-30 エルピーダメモリ株式会社 同期型半導体記憶装置
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
KR100728556B1 (ko) * 2005-11-30 2007-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
KR100803369B1 (ko) * 2006-12-22 2008-02-13 주식회사 하이닉스반도체 반도체 집적 회로의 레이턴시 제어 회로
KR100868252B1 (ko) * 2007-03-29 2008-11-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100931026B1 (ko) 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100956778B1 (ko) * 2008-08-12 2010-05-12 주식회사 하이닉스반도체 반도체 집적회로의 지연 장치
KR101062853B1 (ko) * 2009-07-01 2011-09-07 주식회사 하이닉스반도체 반도체 장치의 데이터 샘플링 회로
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
US9088268B2 (en) * 2012-06-24 2015-07-21 Nanya Technology Corp. Invalid signal filtering method and shifter utilizing the method
US8866525B2 (en) * 2013-02-27 2014-10-21 Microchip Technology Incorporated Configurable time delays for equalizing pulse width modulation timing
US9276594B2 (en) * 2013-03-15 2016-03-01 Cirrus Logic, Inc. Noise management method and circuit for asynchronous signals
US9171600B2 (en) 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
KR102405066B1 (ko) * 2015-12-23 2022-06-07 에스케이하이닉스 주식회사 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
KR19990015872A (ko) * 1997-08-11 1999-03-05 윤종용 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로
KR20000033086A (ko) * 1998-11-19 2000-06-15 윤종용 데이터 출력시 시간 지연을 감소시킬 수 있는 메모리장치 출력회로
KR20000056514A (ko) * 1999-02-23 2000-09-15 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
KR20010076844A (ko) * 2000-01-28 2001-08-16 윤종용 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
KR20020080890A (ko) * 2001-04-18 2002-10-26 주식회사 하이닉스반도체 칼럼 제어 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6061296A (en) * 1998-08-17 2000-05-09 Vanguard International Semiconductor Corporation Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices
US6205062B1 (en) * 1998-11-13 2001-03-20 Hyundai Electronics Industries Co. Ltd. CAS latency control circuit
KR100351889B1 (ko) * 1998-11-13 2002-11-18 주식회사 하이닉스반도체 카스(cas)레이턴시(latency) 제어 회로
KR100304705B1 (ko) * 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
KR100486250B1 (ko) * 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
KR19990015872A (ko) * 1997-08-11 1999-03-05 윤종용 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로
KR20000033086A (ko) * 1998-11-19 2000-06-15 윤종용 데이터 출력시 시간 지연을 감소시킬 수 있는 메모리장치 출력회로
KR20000056514A (ko) * 1999-02-23 2000-09-15 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
KR20010076844A (ko) * 2000-01-28 2001-08-16 윤종용 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
KR20020080890A (ko) * 2001-04-18 2002-10-26 주식회사 하이닉스반도체 칼럼 제어 회로

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