TWI267870B - Semiconductor memory device for controlling output timing of data depending on frequency variation - Google Patents

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TWI267870B
TWI267870B TW093118430A TW93118430A TWI267870B TW I267870 B TWI267870 B TW I267870B TW 093118430 A TW093118430 A TW 093118430A TW 93118430 A TW93118430 A TW 93118430A TW I267870 B TWI267870 B TW I267870B
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Description

1267870 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶體裝置；更特別的是，本發明 係關於一種依頻率控制資料輸出時序之同步記憶體裝置。 【先前技術】 半導體記憶體裝置在其操作速度及積集度上已有長足 進步，同步記憶體裝置即爲提升操作速度而提出者，其可 與一記憶晶片外部提供之外部時脈同步操作。 同步記憶體中，最先提出者爲單一資料速率（SDR)同步 記憶體裝置，其在一資料腳上於一時脈週期內輸出一資 料，且該資料輸出之動作與外部時脈之上升緣同步進行。 然而，SDR同步記憶體裝置難能滿足高速操作下的系統 速度需求，另一種所謂DDR(雙資料速率）同步記億體裝置 因此提出，其得於一時脈週期內處理兩筆資料。 在該種DDR同步記憶體裝置中，每一資料輸入（輸出） 腳同步於外部時脈之上升緣及下降緣輸入（輸出）兩筆連續 資料，故DDR可執行之頻寬在不需增加時脈頻率的條件下 至少爲前述SDR同步記憶體裝置的兩倍，高速操作目標也 因此達成。 然而，由於DDR記憶體裝置需在一時脈週期內輸入（輸 出）兩筆資料，因此以傳統同步記憶體裝置中所用的資料存 取技術時不能有效執行輸入（輸出）動作。 若時脈週期爲1 0奈秒，則兩筆資料應連續在6奈秒（實 質上）的時間內處理完成，若計入上升時間及下降時間（約 0.5 X 4 = 2(奈秒））及規格所需之另外時間，該處理動作無法 1267870 在該記憶體裝置中完成。因此，記憶體裝置只有在資料當 自一外部裝置輸入、或當輸出至一外部裝置時方於上升緣 及下降緣輸入（輸出）資料，並在該記憶體裝置中時脈之一 緣實質上處理兩筆資料。 因此，爲將記憶體裝置接收到的資料傳送至一內部核 心、或將內部核心區之資料輸出至外部，新的資料存取技 術卻有其提出之必要性。 另一方面’同步記憶體裝置還使用了一些新槪念，該等 槪念不同於早期的不同步記憶體裝置，行位址選通潛伏期 (CL(CAS Latency))槪念即爲其 一。 CAS潛伏期代表一讀取命令輸入後至記憶體裝置輸出資 料期間經過的時脈數。舉例而言，C L = 3代表被資料係於讀 取動作輸入至記憶體裝置後3個時脈週期時才被真正讀 到。因此，一 CAS潛伏期模値決定資料輸出之時間，而記 憶體裝置則在起始動作期間感測經設定之C A S値而適時處 理將輸出之資料。 因此’ gH憶體裝置在延遲一因應讀取命令而產生的訊號 後產生一資料輸出致能訊號，且其中該訊號之延遲等於所 設之CL的對應時脈週期數。當資料輸出致能訊號致動時， 因應該讀取命令而受存取之資料可輸出至外部。 此時，所使用之操作時脈爲一延遲鎖定迴路（DLL)時 脈，其得在延遲一外部時脈訊號相當時間後再將其鎖住， 其中DLL時脈係由一 DLL產生。該記憶體裝置應完全與該 外部時脈的上升緣及下降緣同步輸出資料，然而，由於時 脈訊號因內部處理而不可避免有延遲之故，因此資料不能 1267870 完全與外部時脈之上升緣及下降緣完全同步輸出。 該DLL時脈係於記憶體裝置中的DLL產生，用以補償 該種延遲。當資料同步於DLL時脈輸出至外部時，資料可 同步於該外部時脈的上升緣及下降緣輸出。 第1圖一傳統同步記憶體裝置中一讀取命令相應之資料 輸出的相關方塊圖，並尤指一 DDR同步記憶體裝置。 請參閱第1圖，該記憶體裝置包含一輸入緩衝器10、一 命令解碼器20、一讀取動作時序/控制單元30、一記憶體核 心區塊80、一延遲鎖定迴路70、一資料輸出時脈控制單元 40及資料輸出緩衝器50,其中該輸入緩衝器10用以接收、 緩衝及輸出命令訊號/CS、/RAS、/CAS及/ WE;該命令解碼 器20用以對該等在輸入緩衝器10中緩衝之命令訊號/CS、 /RAS、/CAS及/WE加以解碼，以輸出一對應於目前命令狀 態之訊號，其中該目前命令狀態訊號爲一讀取訊號i:d等； 該讀取動作時序控制單元30用以產生一讀取命令執行訊 號 casp_rd，用以在一時脈訊號經過一外加潛伏期 (AL(Additive Latency))之時脈週期後執行對應該命令解碼 器20輸出之讀取訊號rd的讀取動作；該記憶體核心區塊 80用以因應該讀取執行訊號caspjd輸出對應資料至一資 料緩衝器50;該延遲鎖定迴路70用以輸出一延遲鎖定時脈 訊號fclk_dll及rclk_dll，其爲時脈訊號iclk經過延遲及鎖 定後之訊號，用以與外部時脈訊號的上升緣與下降緣同步 輸出訊號；一資料輸出時脈控制單元40用以產生資料輸出 致能訊號routen及fouteii，且係藉延遲該讀取命令執行訊 號casp_rd延遲之，其延遲時間爲該 CAS潛伏期對應的時 1267870 脈週期；該資料輸出緩衝器50用以輸出該記憶體核心區塊 80經由一資料輸出墊（DQ墊）傳送來之資料，且該資料係因 應該資料輸出致能訊號routen及fouten而傳送者。· 此處，AL是DDR2規格中所產生的一個槪念，其爲讀取 命令輸入至記憶體裝置之時與tRCD(R AS至C AS時脈）間經 過的時脈訊號iclk週期數，其中tRCD代表一列位址之輸 入時間與一行位址之輸入時間的時間差。記憶體裝置在該 列位址輸入時致動，其後讀取命令在行位址輸入之前輸 入，此時AL爲真正執行讀取命令時讀取命令輸入之時間與 行位址輸入之時間的時間差。 因此，讀取動作時序控制單元30對經接收得之讀取命 令rd延遲以時脈訊號iclk之週期數，以產生該讀取執行訊 號casp jd，其中該時脈訊號iclk之週期數對應於該AL値。 另一方面，在讀取執行訊號capird輸入後，該記憶體 核心區塊80輸出該經輸入位址之對應資料至緩衝器50。 此處，該DLL 70在延遲該時脈訊號iclk以一預定時間 後輸出該延遲鎖定訊號fclk_dll及rclk_dll，且該延遲鎖定 訊號fclk_dll及rclk_dll爲產生於DLL 70中的時脈訊號， 用以輸出資料至記憶體裝置之外部，且該輸出資料動作係 分別與外部時脈之上升緣及下降緣同步進行。 藉由利用讀取執行訊號caps_rd，資料輸出時脈控制單 元40產生一內部同步於時脈訊號iclk之訊號，並在延遲該 時脈訊號iclk以對應該CAS潛伏期之時脈週期數時間後輸 出資料輸出致能訊號routen及fouten至資料輸出緩衝器 50。該資料輸出致能訊號routen及fouten同步於DLL 70 1267870 輸出之延遲鎖定訊號fclk_dll及rclk_dll，且爲分別同步於 時脈訊號iclk之上升緣及下降緣而輸出資料的訊號。 該資料輸出緩衝器50因應該資料輸出致能訊號r〇uten 及fouten輸出記憶體核心區塊80輸出之資料，該經傳送之 資料經由資料輸出墊（DQ墊）輸出至外部。 第2圖顯示第1圖中資料輸出控制單元的方塊圖。 請參閱第2圖，該資料輸出時脈控制單元40包含一訊 號產生單元41、一 DLL輸出脈波調整單元42、一訊號傳送 單元43及一訊號輸出單元44，其中該訊號產生單元41用 以藉使該讀取執行訊號caps_rd與一內部時脈CK同步而產 生一內部訊號oeOO ;該DLL輸出脈波調整單元42用以輸 出DLL訊號之延遲訊號rclk_dll及fclk_dll，且該延遲時間 爲對應於CL(CL = 2、3、4及5)之時脈週期數；該訊號傳輸 環單元43用以同步於該DLL輸出脈波調整單元42輸出之 該等延遲再鎖定訊號 rclk_dll_oel0-rclk_dll_oe40、 fclk_dll —oel5-fclk_dll_oe45 而輸出該內部訊號 oe〇〇;該訊 號輸出單兀44用以輸出多個由該訊號傳輸單元43依CL値 輸出之多個訊號oe00_dll-oe40_dll之一者而成該資料輸出 致能訊號routen。 此處，訊號傳輸單元43及訊號輸出單元44用以在上升 緣時輸出資料；一輸出致能產生單元46用以在下降緣時輸 出資料，其與單元43,44有相當之架構及動作，在此不另 贅述以求簡潔，以下說明講解針對在上升緣輸出資料用之 輸出致能訊號routen。 訊號傳輸單元43以多個D形正反器組成，該等正反器 1267870 接收內部訊號oeOO，並立即傳輸該經接收之 一階電路。該等D型正反器之每一者接收一 輸出作爲其資料輸入D，並接收DLL輸出脈; 輸出之訊號 rclk_dll_oelO-rclk —dll_oe40 及 fclk_dll_oe45之一相對應者而作爲其時脈輸/ 從一正輸出端Q輸出訊號oelO + dll-oeAO^dll, 訊號輸出單元44包含多數個依該CL値決 通傳輸閘T1-T4，並輸出該訊號傳輸單元43 出訊號oe01_dll-oe40_dll的一者而作爲該資 號routen。此處，資料輸出致能訊號r〇uten 能資料之輸出。訊號輸出單元44爲一電壓開 所致能，而電壓開啓訊號pwriip則在該記憶 作期間一特定功率穩定輸入之時受致動。 第3圖之波形圖用以說明第2圖中資料輸 動作，該資料輸出時序控制單元40中之資料 routen的產生及輸出亦將說明如下。 首先，訊號產生單元41接收讀取執行訊號 生同步於內部時脈iclk的內部訊號ieOO。 另一方面，DLL輸出脈波調整單元42分 訊號 rclk__dlloel0-rclk_dlloe40 至訊號傳輸單 器，而原DLL輸出之延遲鎖定訊號rclk_dll 値。此處，DLL輸出脈波調整單元42依該等 延遲時間，用以針對個別C L値正確產生資 號。 接著，訊號傳輸單元43之每一 D型正反 內部訊號至下 前一階之一負 波調整單元42 fclk一dll 一 oel5-\，並依該CL 之一者。 定之選擇性導 輸出之該等輸 料輸出致能訊 在上升緣時致 啓訊號pwrup 體裝置起始動 出控制單元之 輸出致能訊號 i casp_rd 而產 別輸出再鎖定 元43D型正反 已延遲以CL CL値再調整 料輸出致能訊 器輸出連續同 -10- 1267870 步於DLL輸出脈波調整單元42之輸出訊號rclk_dl匕oelO-rclk —dll_oe40訊號的訊號oel0__dll-oe40_dll，且送往之目的 地爲訊號輸出單元44。 接著，訊號輸出單元44依目前的CL模式導通傳輸閘中 一者，以輸出輸入訊號oelO —dll-〇e40_dll之一者至一節點 rout處，該輸入訊號者在緩衝器16、17處緩衝並輸出爲該 資料輸出致能訊號routen。當電源供應器穩定後關閉一 NM0S電晶體NM1，起動訊號變成高位準，用以對訊號輸 出單元44致能。 第3圖顯示CL = 4之例，其中訊號輸出單元44之傳輸閘 T3爲一 CL4訊號導通，用以使一正反器F3之一輸出訊號 通過該傳輸閘T3，並因此產生資料輸出致能訊號routen。 當資料輸出致能訊號routen致動爲高位準時，資料即輸 出至外部。 不過，隨著記憶體裝置之操作頻率的增加，依CAS潛伏 期規格時間輸出資料變得困難。 資料輸出時序隨操作頻率而有變動，即便對同一 CAS潛 伏期値而言亦同，故以傳統結構在高頻範圍（例如超過 5 00Hz)穩定輸出資料變得更爲困難。 【發明內容】 鑑於上述，本發明之一主要目的即在於提供一種能感測 電流操作頻率範圍及控制資料時脈之半導體記憶體裝置。 在本發明中，提出者爲一種半導體記憶體裝置，其包含 一頻率感測單元、一輸出致能控制單元及一資料輸出緩衝 器，其中該頻率感測單元用以感測一操作頻率，且係藉感 1267870 測一延遲鎖定迴路中一延遲鎖定時脈領先一外部時脈訊號 之領先量感測之；該輸出致能控制單元用以因應一 CAS潛 伏期而輸出一輸出致能訊號，並依頻率感測單元感測得之 ， 頻率控制輸出致能訊號之輸出時序；該資料輸出緩衝器則 ·. 用以因應該輸出致能訊號而輸出一記憶體核心區塊傳送來 . 之資料。 【實施方式】 以下將配合圖式說明詳述本發明之一較佳實施例。 第4圖說明一種本發明提出之半導體記憶體裝置的方塊 泰 圖。 i
本發明之半導體記憶體裝置包含一頻率感測單元1 00、 一輸出致能控制單元200及一資料輸出緩衝器300,其中該 頻率感測單元1 〇〇用以感測一操作頻率，且係藉感測一延 遲鎖定迴路（DLL)中延遲鎖定時脈相對於一外部時脈訊號 CLK、/CLK之領先量感測之，用以輸出對應訊號fl-f5 ;該 輸出致能控制單元200用以因應CAS潛伏期CL4-CL7而輸 出輸出致能訊號routen及fouten，並係依頻率感測單元100 感測得之頻率控制輸出致能訊號routen及fouten之輸出時 序；該資料輸出緩衝器300則用以因應該等輸出致能訊號 routen及fouten而輸出一記憶體核心區塊500傳送來之資 料。 本半導體記憶體實施例更包含一 DLL輸出脈波調整單 元400，用以接收一資料輸出用之起始訊號oeOOi，以產生 多個利用延遲鎖定時脈rclk_dll及kclk_dll形成之特定延遲 時間延遲的內部延遲鎖定時脈訊號，並使該起始訊號oeOOi -12- 1267870 分別同步於該經產生之內部延遲鎖定訊號，以 延遲鎖定訊號 OE20DLL-OE60DLL A OE25DLL-且該等延遲鎖定訊號〇E20DLL-〇E60DLL及 〇E65DLL之延遲値有一預定差距。
因此，DLL輸出脈波調整單元400之輸出訊 鎖定時脈rclk_dll及fclk_dll而得，並傳送至輸 單元200，其中藉延遲以預定差距之延遲値而H 第5圖表示在第4圖中頻率感測裝置之方塊 請參閱第5圖，該頻率感測單元100包含一 元110、一計數器120及一雜訊阻隔電路130, 重置單元110用以輸出一重置訊號RESET，該 用以計數外部時脈訊號數至該重置訊號RESET 而該雜訊阻隔電路130則用以阻隔計數器120 數訊號01-05。 雜訊阻隔電路130包含多數個雜訊阻隔單元 擇電路，其中前者用以自該計數器120分別接 號01-05,而後者則用以藉分別使用雜訊阻隔單 號輸出頻率訊號fl-f5，其中頻率訊號fl-f5包 相關之操作資訊。 第6圖所示爲第5圖計數器之電路圖。 第6圖中，計數器電路在重置訊號/RESET輸 脈訊號之上升緣及下降緣，至其再次輸入而輸 且對應之輸出訊號01、02、03、04及05止。 第7圖顯示第5圖所示之雜訊阻隔區塊。 第7圖中，雜訊阻隔單元之一輸入單元13 1 輸出多數個 OE65DLL， OE25DLL- ^號係由延遲 出致能控制 卜 圖。 計數重置單 其中該計數 計數器120 輸入爲止， 中計數之計 及多數個選 收該計數訊 元之輸出訊 含目前頻率 入後計數時 出與計數數 1、一 D 型 1267870 正反器131一2、一 NAND閘ND1及一互斥OR閘EX-ORl， 其中該輸入單元131_1用以對計數器輸出之該等輸入訊號 之一者加以反相，該D型正反器131_2對輸入單元131_1 之輸出訊號同步至該反相重置訊號/RESET;該N AND閘ND1 接收輸入單元131_1及正反器131 _2之輸出，以輸出一第 一輸出訊號HH ;該EX0R1閘則接收輸入單元131_1及正 反器131—2之輸出，以輸出一第二輸出訊號HL。 第8圖所示爲第5圖之選擇電路。 由第8圖可知，該選擇單元包含一 NAND閘ND2及一 NOR閘N0R2，其中前者ND2用以接收一第二輸入IN2及 一第三輸入IN3，而後者N0R2接收該NAND閘ND2之輸 出及一第一輸入IN1，以輸出頻率訊號Π。因此，雜訊阻 隔電路130之四個選擇電路自該對應雜訊阻隔單元接收第 一輸入及第二輸入，並自該下一階雜訊阻隔單元接收第三 輸入。 第9a圖及第9b圖爲第4圖中輸出致能控制單元之電 路’該電路用以分別輸出上升資料輸出致能訊號routen及 下降資料輸出致能訊號fouten。 第9a圖中，第一輸出致能控制單元200a包含多數個傳 輸電路210a、220a及230a及一 CAS潛伏期選擇電路240a， 其中前者210a、220a及230a用以選擇性以頻率分組的方式 依頻率而傳送DLL輸出脈波調整單元400輸出之多數個延 遲鎖定時脈訊號OE20DLL-OE60DLL，而後者240a用以因 應C AS潛伏期而輸出多數個傳輸電路之輸出訊號。 第一傳輸電路 210a選擇性傳送延遲鎖定時脈訊號 -14- 1267870 t ϊ OE2 0DLL、OE3 0DLL 及 OE4 0DLL，且係依頻率訊號 fl、f2 及f3而爲。 第二傳輸電路220a選擇性依頻率訊號fl、f2、f3及f4 傳送延遲鎖定訊號 QE20DLL、OE30DLL、OE40DLL及 -OE50DLL。 _ 第三傳輸電路230a選擇性依頻率訊號fl、f2、f3、f4 及 f5傳送延遲鎖定時脈訊號 OE20DLL、OE30DLL、 OE40DLL ' OE50DLL R OE60DLL。 因此，若頻率Π爲其中主動者，則延遲鎖定時脈訊號 < OE4 0DLL自第一傳輸電路210a傳送出去，延遲鎖定時脈訊 號OE5 0DLL自第二傳輸電路220a傳送出去，而延遲鎖定 時脈訊號OE60DLL則自第三傳輸電路230a傳送出去。 若頻率f3爲其中主動者，則延遲鎖定時脈訊號OE20DLL 自第一傳輸電路 210a傳送出去，延遲鎖定時脈訊號 OE3 0DLL自第二傳輸電路220a傳送出去，而延遲鎖定時脈 訊號OE40DLL則自第三傳輸電路230a傳送出去。 一旦在第一至第三傳輸電路210a-230a處經選擇性延遲 鎖定之時脈訊號傳送至C AS潛伏選擇電路240a時，經傳送 之延遲鎖定時脈訊號輸出成爲該上升資料輸出致能訊號， 且該輸出係依記憶體裝置中目前設定之CAS潛伏期値而 得。 第9b圖中第二輸出致能控制單元200b之形成與第一輸 出致能控制單元200a類似。 第10圖爲產生一將輸入至第4圖中DLL輸出脈波調整 單元起始訊號oeOOi之電路，其包含於一同步記憶體中。 15· 1267870 起始訊號oeOOi在內部產生，用以產生資料輸出致能訊號 routen及 fouten，該等致能訊號routen及 fouten用以決 定記憶體裝置輸出資料之時間。多數個延遲訊號依該起始 訊號oeOOi而產生，且其中一者用以輸出作爲資料輸出致 能訊號 routen 及 fouten。 第1 1圖爲第4圖中DLL輸出脈波調整單元之電路圖。 請參閱第11圖，該DLL輸出脈波調整單元400產生多 數個經延遲之內部訊號 rclk_dll_oel-clk_dll_oe3 及 fclk —dll_oel5-fclk_dll_oe35，且係藉來自 DLL 之該等經延 遲之內部訊號rclk_dll及fclk_dll而產生之。 接著，多數個經延遲之鎖定訊號OE10DLL、OE20DLL、 OE30DLL 、 OE40DLL > OE50DLL 、 0E15DLL > OE25DLL 、 OE3 5DLL及〇E45DLL以將起始訊號oeOOi同步化至多數個 內部訊號 rclk_dll_oel-rclk_dlloe3 及 fclk_dll_oel5-fclk_dll_oe35之方式產生。此時，經延遲鎖定時脈訊號 OE10DLL ' OE20DLL > OE30DLL ' OE40DLL > OE50DLL ' OE15DLL' OE25DLL' OE35DLLS OE45DLL Η Μ CAS 潛伏 期而被選擇成爲資料輸出致能訊號。 第1 2圖爲第5圖中半導體記憶體裝置之操作波形圖。 本發明之半導體記憶體裝置中資料輸出致能訊號之產 生過程將配合第4圖至第12圖說明如下。 首先，頻率感測單元100檢查並計數DLL送出之延遲鎖 定時脈rclk_DLL及fclk_DLL領先外部時脈訊號CLK及 /CLK之領先量。 計數器120計數外部時脈訊號CLK、/CLK之上升或下 -16- 1267870 降次數，直至重置訊號輸入止，以依該計數値輸出輸出訊 號〇1-〇5 〇 計數器120輸出之輸出訊號0卜05代表延遲鎖定時脈 rclk_dll及fclk_dll相對於外部時脈訊號CLK及/CLK之相 對領先量。 領先量之檢查爲每四個時脈一次，檢查結果訊號則輸入 至雜訊阻隔單元中，其中雜訊阻隔單元禁止雜訊干擾及計 數器120之輸出訊號。 計數器之計數値可因外部雜訊而閃爍不定。舉例而言， 計數値可在1及2間來回跳動（雜訊可爲〇.5tCK之範圍 內）。爲使計數器較能抵抗雜訊，雜訊阻隔單元便加於其 中，以在計數値爲0或1時選擇第一頻率訊號Π，在計數 値爲1或2時選擇第二頻率訊號f2，並在計數値爲2或3 時選擇第三頻率訊號f3。 第五雜訊阻隔單元之每一者判定在四個時脈期間取樣 之檢查結果訊號是否相等，以在其相等時致動第一輸出訊 號HH，或不相等時致動第二輸出訊號HL而壓制外部雜訊 所產生的變動。 頻率訊號fl-f5輸出至輸出致能控制單元200，用以調 整資料輸出致能訊號之輸出時序。 在輸出致動控制單元200之動作中，第一輸出致能控制 單元200 a選擇性輸出多數個延遲鎖定時脈訊號OE10DLL、 OE20DLL、OE30DLL、OE40DLL 及 OE50DLL 至 CAS 潛伏選 擇單元200a，CAS潛伏選擇單元200a則依CAS潛伏期CL 選擇延遲鎖定時脈訊號之一者而輸出成爲資料輸出致能訊 -17- 1267870 傳統方式係傳送所有內部延遲鎖定訊號OE10DLL、 〇E20DLL·、OE30DLL、OE40DLL 及 OE50DLL 而不管操作頻 率爲何’本發明則係依CAS潛伏期而選擇對延遲鎖定時脈 OE10DLL ^ OE20DLL ^ OE30DLL ^ OE40DLL A OE50DLL 之 部份者加以傳送。 因此’高速操作時不對所有延遲鎖定時脈訊號 OE10DLL、OE20DLL，、OE30DLL，、OE40DLL 及 OE50DLL 加以傳送，而只針對其中適用者傳送之。因此，資料輸出 致能訊號即使在操作在高頻下亦能有穩定正確之時序。 如第1 2圖所示，頻率感測單元1 〇〇在延遲鎖定時脈領 先時脈訊號兩個時脈時致動頻率訊號f2，且在讀取命令發 出後經過CAS潛伏値爲5之延遲鎖定之時脈訊號OE30DLL 及OE35DLL輸出成爲資料輸出致能訊號routen及fouten。 最後，記憶體裝置因應上升資料輸出時序訊號Rclk_do及 Fclk_do而輸出資料，其中該資料輸出時序訊號Rclk_do及 Fclk_do係依該等資料輸出致能訊號routen及fouten產生 者。 本發明之記憶體裝置能依操作頻率控制資料輸出時 序，以使輸出爲對應操作頻率之最佳者。再者，記憶體裝 置在高頻操作時能可靠輸出資料，以利高頻記憶體裝置之 使用發展。 本申請案包含與申請日爲2004年5月10日之韓國申請 案2004-3 2 805內相關之標的（subject matter)，該申請案之 所有內容引入本案中作爲本案之參考內容。 1267870 本發明已以數特定實施例描述於上，熟習該項技術者得 在不脫本發明精神及範圍的條件下加以改變或修改，本發 明之精神及範圍定義如後附之申請專利範圍中。 【圖式簡單說明】 在詳閱過下述較佳實施例及圖式之配合說明後，本發明 之上述及其它目的與特徵較變得更爲凸顯易懂。 第1圖所示爲一傳統同步記憶體裝置中一讀取命令對應 資料之輸出的相關區塊； 第2圖所示爲第1圖中一資料輸出控制單元之方塊圖； 第3圖所示爲第2圖中資料輸出控制單元操作之波形 圖； 第4圖說明本發明之半導體記憶體裝置的區塊圖； 第5圖代表第4圖中的一頻率感測單元之方塊圖； 第6圖說明第5圖中計數電路之電路圖； 第7圖顯示第5圖中的一雜訊阻隔單元； 第8圖所示爲第5圖中的一選擇電路； 第9a圖和第9b圖爲第4圖中一輸出致能控制單元之電 路圖； 第10圖爲第4圖中~'產生一^起始訊號而輸入至弟4圖 中一 DLL輸出脈波調整單元的電路圖； 第11圖爲第4圖一 DLL輸出脈波調整單元之電路圖； 及 第12圖爲第5圖中一半導體記憶體裝置動作之波形 圖。 -19- 1267870 【主要元件符號說明】 10"· 輸入緩衝器 20… 命令解碼器 30"· 讀取動作時序控 制 單 元 40"· 資料輸出時脈控 制 單 元 41… 訊號產生單元 42··· 延遲鎖定迴路輸 出 脈 波調整單元 43… 訊號傳送單元 44··· 訊號輸出單元 4 6··· 輸出致能產生單 元 50··· 資料輸出緩衝器 70··· 延遲鎖定迴路 80"· 記憶體核心區塊 100.· •頻率感測單元 110·· •計數重置單元 120· ••計數器 130· ••雜訊阻隔電路 1 3 1_1···雜訊阻隔單元之一輸出單元 131_2··· D型正反器 200···輸出致能控制單元 200a…第一輸出致能控制單元 20 0b…第二輸出致能控制單元 210a、220a、230a···傳輸電路 240a…行位址選通潛伏期選擇電路 300···資料輸出緩衝器 400···延遲鎖定迴路輸出脈波調整單元 500···記憶體核心區塊 -20-

Claims (1)

  1. 第93 1 1 8430號「用於依據頻率變化來控制資料輸出時序之半 導體記憶體裝置」專利案 (2006年4月修正） 十、申請專利範圍： 1. 一種半導體記憶體裝置，其包含： 頻率感測裝置，用以藉感測一延遲鎖定時脈領先一外 部時脈訊號之一領先量而感測一操作頻率，其中從一延 遲鎖定迴路輸出該延遲鎖定時脈； DLL輸出脈波調整裝置，用以接收該延遲鎖定時脈並 輸出多數內部時脈訊號，其每個具有不同的預定延遲； 輸出致能控制裝置，用以因應一 CAS潛伏期及該多 數內部時脈訊號而輸出一輸出致能訊號，且能依該頻率 感測裝置感測及之頻率控制該輸出致能訊號之輸出時 序；及 一資料輸出緩衝器，用以因應該輸出致能訊號而輸出 一記憶體核心區塊傳送出之資料。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中 該頻率感測裝置包含·· 一計數器，用以計數一時脈訊號； 計數重置控制裝置，用以因應一致能訊號以一預定時 間區間重置該計數器；及 雜訊偵檢裝置，用以偵檢該計數値中的雜訊。 3 ·如申請專利範圍第2項所述之半導體記憶體裝置，其中 該計數重置控制裝置因應該致能訊號而被致能，以因應 一延遲鎖定迴路之一延遲模型所延遲之一時間延遲區間
    而重置該計數器。 4 ·如申請專利範圍第3項所述之半導體記億體裝置，其中 該多數內部時脈訊號係同步於被輸入至該DLL輸出脈波 調整裝置的一開始訊號。 5 .如申請專利範圍第4項所述之半導體記憶體裝置，其中 該多數內部時脈訊號中的每兩個之間的每個延遲差距係 彼此相同。 6 ·如申請專利範圍第5項所述之半導體記憶體裝置，其中 S亥輸出致能控制裝置係包含： 多數第1傳送電路，用於因應該頻率感測裝置所感 測到該頻率來選擇性地傳送該多數內部時脈訊號；以及 多數第2傳送電路，用於因應該CAS潛伏期來選擇 性地傳送該多數第1傳送電路的輸出。
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