KR20110040538A - 레이턴시 회로 및 이를 포함하는 반도체 장치 - Google Patents

레이턴시 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

PVT(Process Voltage Temperature) 변동에 강건한 레이턴시(latency) 회로가 개시된다. 상기 레이턴시 회로는 외부 클락에 기초하여 발생된 지연 동기 신호를 지연시킴으로써 다수의 제1 제어 클락들을 발생하며, 상기 지연 동기 신호에 기초하여 디코딩된 독출 명령에 대하여 일정한 마진을 갖는 제2 제어 클락을 발생하는 레이턴시 제어 블락, 상기 디코딩된 독출 명령을 이용하여 상기 제2 제어 클락을 샘플링하고, 상기 샘플링된 제2 제어 클락에 기초하여 내부 독출 명령을 발생하는 내부 독출 명령 발생기, 및 상기 제1 제어 클락들을 이용한 상기 내부 독출 명령에 대한 쉬프팅 동작에 기초하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 포함한다.
레이턴시, 반도체, 독출 명령, PVT

Description

레이턴시 회로 및 이를 포함하는 반도체 장치{LATENCY CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 레이턴시 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 보다 상세하게는 PVT(Process, Voltage, Temperature)에 강건한 레이턴시 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클락에 동기되어 데이터를 입출력한다. 반도체 장치의 외부 인터페이스가 외부 클락에 동기되어 이루어지므로, 컨트롤러(controller)로부터 독출 명령이 제공된 이후 몇 번째 클락 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다. 레이턴시(Latency)는 독출 명령 또는 칼럼 어드레스가 메모리 장치에 인가된 시점으로부터 메모리 장
치의 외부로 데이터가 출력되기까지의 시간을 외부 클락 싸이클의 배수로 표현한 것이다. 즉, 데이터는 독출 명령의 수신 후 레이턴시 만큼의 클락 싸이클 후에 메모리 장치로부터 출력된다.
레이턴시 신호는 내부 독출 명령을 제어 신호를 이용하여 래칭함으로써 발생될 수 있다. 안정적으로 레이턴시 신호를 출력하기 위해서는, 내부 독출 명령이 안 정적으로 제어 신호에 의하여 래칭되어야 하는데, 외부 클락의 주파수가 증가하게 되면, 내부 독출 명령 신호와 제어 신호 사이의 마진(margin) 감소 및 PVT 변동에 민감한 내부 독출 명령(외부 클락 도메인의 신호)과 제어 신호(지연된 클락 도메인의 신호) 사이의 도메인 스큐(skew) 등은 안정적인 레이턴시 신호 출력을 방해하는 원인이 된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 고주파 동작 및 PVT 변동에도 안정적으로 레이턴시 신호를 발생할 수 있는 레이턴시 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 레이턴시 회로는 레이턴시 제어 블락, 내부 독출 명령 발생기, 및 레이턴시 신호 발생부를 포함한다. 상기 레이턴시 제어 블락은 외부 클락에 기초하여 발생된 지연 동기 신호를 지연시킴으로써 다수의 제1 제어 클락들을 발생하며, 상기 지연 동기 신호에 기초하여 디코딩된 독출 명령에 대하여 일정한 마진을 갖는 제2 제어 클락을 발생할 수 있다.
상기 내부 독출 명령 발생기는 상기 디코딩된 독출 명령을 이용하여 상기 제2 제어 클락을 샘플링하고, 상기 샘플링된 제2 제어 클락에 기초하여 내부 독출 명령을 발생할 수 있다. 상기 레이턴시 신호 발생부는 상기 제1 제어 클락들을 이용한 상기 내부 독출 명령에 대한 쉬프팅 동작에 기초하여 레이턴시 신호를 발생할 수 있다.
상기 레이턴시 제어 블락은 데이터 출력 경로 및 상기 디코딩된 독출 명령의 발생 경로에 각각에 대한 리플리카를 이용하여 상기 지연 동기 신호를 지연시킴으로써 상기 제2 제어 클락을 발생할 수 있다. 상기 레이턴시 제어 블락은 제1 리플리카, 제2 리플리카, 및 클락 지연 블락을 포함할 수 있다.
상기 제1 리플리카는 상기 지연 동기 신호를 수신하고, 상기 지연 동기 신호를 상기 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락에 동기된 제3 클락을 발생할 수 있다. 상기 제2 리플리카는 상기 제3 클락을 수신하고, 상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이에 기초하여 지연시킴으로써 상기 제2 제어 클락을 발생할 수 있다. 상기 클락 지연 블락은 상기 지연 동기 신호를 수신하고, 상기 지연 동기 신호를 지연하여 상기 다수의 제1 제어 클락들을 발생할 수 있다.
상기 제2 리플리카는 상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이에서 상기 내부 독출 명령 발생기의 상기 제2 제어 클락의 샘플링 셋업 타임을 뺀 값만큼 지연시킬 수 있다.
상기 내부 독출 명령 발생기는 샘플링 블락, 명령 지연 블락, 및 논리 연산 블락을 포함할 수 있다. 상기 샘플링 블락은 상기 디코딩된 독출 명령에 기초하여 상기 제2 제어 클락을 샘플링할 수 있다. 상기 명령 지연 블락은 상기 디코딩된 독출 명령을 지연시킴으로써 다수의 지연된 독출 명령들을 발생할 수 있다. 상기 논리 연산 블락은 상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 내부 독출 명령을 발생할 수 있다.
상기 레이턴시 신호 발생 회로는 쉬프트 레지스터부, 및 레이턴시 조절부를 포함할 수 있다. 상기 쉬프트 레지스터부는 상기 제1 제어 클락들에 기초하여 상기 내부 독출 명령에 대한 쉬프팅 동작을 수행할 수 있다. 상기 레이턴시 조절부는 레이턴시 설정 값에 기초하여 상기 쉬프트 레지스터부로부터 출력되는 신호에 대한 추가적인 쉬프팅 동작을 선택적으로 수행할 수 있다.
상기 기술적 과제를 하기 위한 레이턴시 회로는 레이턴시 제어 블락, 내부 독출 명령 발생기, 및 레이턴시 신호 발생부를 포함할 수 있다. 상기 레이턴시 제어 블락은 외부 클락의 두 배의 주기를 갖는 분주 신호들을 이용하여 이븐(even)용 제1 제어 클락들, 오드(odd)용 제1 제어 클락들, 및 제2 제어 클락을 발생할 수 있다.
상기 내부 독출 명령 발생기는 디코딩된 독출 명령을 이용한 상기 제2 제어 클락에 대한 샘플링 동작에 기초하여 이븐용 내부 독출 명령 및 오드용 내부 독출 명령을 발생할 수 있다. 상기 레이턴시 신호 발생부는 상기 이븐용 제1 제어 클락들 및 상기 오드용 제1 제어 클락들을 이용한 상기 이븐용 내부 독출 명령 및 오드용 내부 독출 명령에 대한 쉬프팅 동작에 기초하여 레이턴시 신호를 발생할 수 있다.
상기 레이턴시 제어 블락은 클락 분주기, 제1 리플리카, 제2 리플리카, 및 클락 지연 블락을 포함할 수 있다. 상기 클락 분주기는 상기 외부 클락에 기초하여 발생된 지연 동기 신호를 분주하여 이븐용 분주 신호 및 오드용 분주 신호를 발생 할 수 있다. 상기 제1 리플리카는 상기 이븐용 분주 신호 또는 상기 오드용 분주 신호를 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락에 동기된 제3 클락을 발생할 수 있다.
상기 제2 리플리카는 상기 제3 클락을 수신하고, 상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이 및 상기 내부 독출 명령 발생기의 샘플링 셋업 타임에 기초하여 지연시킴으로써 상기 제2 제어 클락을 발생할 수 있다. 상기 클락 지연 블락은 상기 이븐용 분주 신호 및 상기 오드용 분주 신호를 수신하고, 상기 이븐용 분주 신호 및 오드용 분주 신호를 지연하여 상기 이븐용 제1 제어 클락들 및 상기 오드용 제1 제어 클락들을 발생할 수 있다.
상기 내부 독출 명령 발생기는 샘플링 블락, 명령 지연 블락, 및 논리 연산 불락을 포함할 수 있다. 상기 샘플링 블락은 상기 디코딩된 독출 명령에 기초하여 상기 제2 제어 클락 및 반전된 제2 제어 클락을 샘플링할 수 있다. 상기 명령 지연 블락은 상기 디코딩된 독출 명령을 지연시킴으로써 다수의 지연된 독출 명령들을 발생할 수 있다. 상기 논리 연산 블락은 상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 이븐용 내부 독출 명령 및 오드용 내부 독출 명령을 발생할 수 있다.
상기 레이턴시 신호 발생 회로는 쉬프트 레지스터부, 레이턴시 조절부, 및 논리 소자를 포함할 수 있다. 상기 쉬프트 레지스터부는 상기 이븐용 제1 제어 클락들을 이용하여 상기 이븐용 내부 독출 명령을 쉬프팅하며, 상기 오드용 제1 제어 클락들 이용하여 상기 오드용 내부 독출 명령을 쉬프팅할 수 있다. 상기 레이턴시 조절부는 레이턴시 설정 값에 기초하여 상기 쉬프트 레지스터부로부터 출력되는 신호들에 대한 추가적인 쉬프팅 동작을 선택적으로 수행할 수 있다. 상기 논리 소자는 쉬프팅된 이븐용 내부 독출 명령 및 쉬프팅된 오드용 내부 독출 명령 중 하나를 상기 레이턴시 신호로써 출력할 수 있다.
상술한 본 발명의 실시예에 따른 레이턴시 회로는 반도체 메모리 장치에 이용될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 레이턴시 회로 및 이를 포함하는 반도체 메모리 장치는 외부 클락의 주파수가 높아지더라도 안정적으로 레이턴시 신호를 발생할 수 있다. 또한, 본 발명의 실시예에 따른 레이턴시 회로 및 이를 포함하는 반도체 장치는 PVT 변동에도 안정적으로 레이턴시 신호를 발생할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바림직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 레이턴시 회로의 블락도이다. 도 1을 참조하면, 상기 레이턴시 회로(100)는 레이턴시 제어 블락(110), 내부 독출 명령 발생부(120), 및 레이턴시 신호 발생부(130)를 포함할 수 있다.
상기 레이턴시 제어 블락(110)은 외부 클락(CLK)에 기초하여 발생된 지연 동기 신호(PDLLO)를 지연시킴으로써 다수의 제1 제어 클락들(PLATCLK[1:n])을 발생하며, 상기 지연 동기 신호(PDLLO)에 기초하여 디코딩된 독출 명령(ALI_RDB)에 대하여 일정한 마진을 갖는 제2 제어 클락(DQ2RDB_R)을 발생할 수 있다. 예컨대, 상기 레이턴시 제어 블락(110)은 외부 클락(CLK)의 두 배의 주기를 갖는 분주 신호들(DIVCLK_E, DIVCLK_O)을 이용하여 이븐(even)용 제1 제어 클락들(PLATCLK[1:n]_E), 오드(odd)용 제1 제어 클락들(PLATCLK[1:n]_O), 및 제2 제어 클락(DQ2RDB)을 발생할 수 있다.
상기 레이턴시 제어 블락(110)은 지연 동기 루프(111), 클락 분주기(112), 제1 리플리카(113), 제2 리플리카(114), 및 클락 지연 블락(115)을 포함할 수 있다. 상기 지연 동기 루프(111)는 외부 클락(CLK)을 입력받아 지연 지연 동기 신호(PDLLO)을 출력한다. 상기 지연 동기 신호(PDLL0)는 클록 분주기(112)로 제공되며, 클록 분주기(112)는 상기 지연 동기 신호(PDLL0)를 분주하여 출력한다. 예컨대, 상기 클락 분주기(112)는 상기 지연 동기 신호(PDLLO)을 2분주하여 서로 반대 의 위상을 갖는 이븐용 분주 신호(DIVCLK_E)와 오드용 분주 신호(DIVCLK_O)를 발생할 수 있다.
상기 레이턴시 제어 블락(110)은 데이터 출력 경로 및 디코딩된 독출 명령(ALI_RDB)의 발생 경로에 각각에 대한 리플리카를 이용하여 지연 동기 신호(PDLLO)를 지연시킴으로써 제2 제어 클락(DQ2RDB_R)을 발생할 수 있다. 상기 제1 리플리카(113)는 데이터 출력 경로에 대한 리플리카이며 상기 제2 리플리카(114)는 디코딩된 독출 명령(ALI_RDB)의 발생 경로에 대한 리플리카이다.
상기 제1 리플리카(113)는 상기 지연 동기 신호(PDLLO)를 수신하고, 상기 지연 동기 신호(PDLLO)를 상기 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락(CLK)에 동기된 제3 클락(DOUT_REP)을 발생할 수 있다. 또한, 상기 제1 리플리카(113)는 상기 이븐용 분주 신호(DIVCLK_E) 또는 상기 오드용 분주 신호(DIVCLK_O)를 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락(CLK)에 동기된 제3 클락(DOUT_REP)을 발생할 수 있다. 도 1에 도시된 제1 리플리카(113)는 이븐용 분주 신호(DIVCLK_E)에 기초하여 제3 클락(DOUT_REP)을 발생할 수 있다.
상기 제2 리플리카(114)는 상기 제3 클락(DOUT_REP)을 수신하고, 상기 제3 클락(DOUT_REP)을 상기 외부 클락(CLK)과 상기 디코딩된 독출 명령(ALI_RDB) 사이의 위상 차이에 기초하여 지연시킴으로써 상기 제2 제어 클락(DQ2RDB_R)을 발생할 수 있다. 예컨대, 상기 제2 리플리카(114)는 상기 제3 클락(DOUT_REP)을 상기 외부 클락(CLK)과 상기 디코딩된 독출 명령(ALI_RDB) 사이의 위상 차이에서 상기 내 부 독출 명령 발생기(122)의 상기 제2 제어 클락(DQ2RDB_R)에 대한 샘플링 셋업 타임(setup time)을 뺀 값만큼 지연시킬 수 있다. 이는 상기 내부 독출 명령 발생기(122)에서는 상기 제2 제어 클락(DQ2RDB_R)을 상기 디코딩된 독출 명령(ALI_RDB)을 이용하여 샘플링하기 때문에 상기 내부 독출 명령 발생기(122)에서의 샘플링 셋업 타임을 고려한 것이다.
상기 클락 지연 블락(115)은 상기 지연 동기 신호(PDLLO)를 수신하고, 상기 지연 동기 신호(PDLLO)를 지연하여 상기 다수의 제1 제어 클락들(PLATCLK[1:n])을 발생할 수 있다. 또한, 상기 클락 지연 블락(115)은 도 1에 도시된 바와 같이 상기 이븐용 분주 신호(DIVCLK_E) 및 상기 오드용 분주 신호(DIVCLK_O)를 수신하고, 상기 이븐용 분주 신호(DIVCLK_E) 및 오드용 분주 신호(DIVCLK_O)를 지연하여 상기 다수의 제1 제어 클락들(PLATCLK[1:n])을 발생할 수도 있다.
예컨대, 상기 클락 지연 블락(115)은 상기 이븐용 분주 신호(DIVCLK_E) 및 상기 오드용 분주 신호(DIVCLK_O)를 수신하고, 상기 이븐용 분주 신호(DIVCLK_E) 및 오드용 분주 신호(DIVCLK_O)를 지연하여 상기 다수의 제1 제어 클락들(PLATCLK[1:n])을 발생할 수도 있다. 이때, 상기 다수의 제1 제어 클락들(PLATCLK[1:n])은 이븐용 제1 제어 클락들 및 오드용 제1 제어 클락들(미도시)이 포함할 수 있다.
상기 내부 독출 명령 발생부(120)는 독출 명령(RD) 및 상기 제2 제어 클락(DQ2RDB_R)에 기초하여 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 발생할 수 있다. 상기 내부 독출 명령 발생부(120)는 명령어
명령어 디코더(121) 및 내부 독출 명령 발생기(122)를 포함할 수 있다. 상기 명령어 디코더(121)는 독출 명령(RD)을 수신하고, 수신된 독출 명령(RD)를 디코딩하여 디코딩된 독출 명령(ALI_RDB)을 발생한다.
상기 내부 독출 명령 발생기(122)는 상기 디코딩된 독출 명령(ALI_RDB)을 이용하여 상기 제2 제어 클락(DQ2RDB_R)을 샘플링하고, 상기 샘플링된 제2 제어 클락에 기초하여 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 발생할 수 있다. 예컨대, 상기 내부 독출 명령 발생기(122)는 디코딩된 독출 명령(ALI_RDB)을 이용한 상기 제2 제어 클락(DQ2RDB_R)에 대한 샘플링 동작에 기초하여 이븐용 내부 독출 명령(PREAD_EVEN) 및 오드용 내부 독출 명령(PREAD_ODD)을 발생할 수 있다.
도 2는 본 발명의 실시예에 따른 레이턴시 회로(100)의 내부 독출 명령 발생기(122)를 나타낸다. 도 2를 참조하면, 상기 내부 독출 명령 발생기(122)는 샘플링 블락(123, 124), 명령 지연 블락(125), 및 논리 연산 블락(126)을 포함한다.
상기 샘플링 블락(123, 124)은 상기 디코딩된 독출 명령(ALI_RDB)에 기초하여 상기 제2 제어 클락(DQ2RDB_R)을 샘플링할 수 있다. 예컨대, 상기 샘플링 블락(123, 124)은 상기 디코딩된 독출 명령(ALI_RDB)에 기초하여 상기 제2 제어 클락(DQ2RDB_R) 및 인버터(122a)를 통하여 반전된 제2 제어 클락(DQ2RDB_Rb)을 샘플링할 수 있다. 상기 명령 지연 블락(125)은 상기 디코딩된 독출 명령(ALI_RDB)을 지연시킴으로써 다수의 지연된 독출 명령들을 발생할 수 있다.
상기 논리 연산 블락(126)은 상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 발생할 수 있다. 예컨대, 상기 논리 연산 블락(126)은 상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 이븐용 내부 독출 명령(PREAD_EVEN) 및 오드용 내부 독출 명령(PREAD_ODD)을 발생할 수 있다.
상기 레이턴시 신호 발생부(130)는 상기 제1 제어 클락들(PLATCLK[1:n])을 이용한 상기 내부 독출 명령(PREAD_EVEN, PREAD_ODD)에 대한 쉬프팅 동작에 기초하여 레이턴시 신호(LATENCY)를 발생할 수 있다.
도 3은 본 발명의 실시예에 따른 레이턴시 회로(100)의 클락 지연 불락(115a, 115b) 및 레이턴시 신호 발생부(131 내지 135)를 나타낸다. 상기 클락 지연 블락(115a, 115b)은 지연 동기 신호(PDLLO) 또는 분주 신호들(DIVCLK_E, DIVCLK_O)를 수신하고, 상기 지연 동기 신호(PDLLO) 또는 분주 신호들(DIVCLK_E, DIVCLK_O)을 지연하여 상기 다수의 제1 제어 클락들(PLATCLK[1:n])을 발생할 수 있다. 예컨대, 제1 지연 블락(115a)은 이븐용 분주 신호(DIVCLK_E)를 지연시켜 다수의 이븐용 제1 제어 클락들(PLATCLK[1:n]_E)을 발생할 수 있으며, 제2 지연 블락(115b)은 오드용 분주 신호(DIVCLK_O)를 지연시켜 다수의 오드용 제1 제어 클락들(PLATCLK[1:n]_O)을 발생할 수 있다.
상기 쉬프트 레지스터부(131, 132)는 제1 제어 클락들(PLATCLK[1:n])에 기초하여 내부 독출 명령(PREAD_EVEN, PREAD_ODD)에 대한 쉬프팅 동작을 수행할 수 있다. 제1 쉬프트 레지스터부(131)는 이븐용 제1 제어 클락들(PLATCLK[1:n]_E)을 이용하여 상기 이븐용 내부 독출 명령(PREAD_EVEN)을 쉬프팅하며, 제2 쉬프트 레지스 터부(132)는 오드용 제1 제어 클락들(PLATCLK[1:n]_O) 이용하여 상기 오드용 내부 독출 명령(PREAD_ODD)을 쉬프팅하여 출력할 수 있다.
상기 레이턴시 조절부(133, 134)는 레이턴시 설정 값에 기초하여 상기 쉬프트 레지스터부(131, 132)부로부터 출력되는 신호에 대한 추가적인 쉬프팅 동작을 선택적으로 수행할 수 있다. 제1 레이턴시 조절부(133)는 오드용 분주 신호(DIVCLK_E)에 응답하여 제1 쉬프트 레지스터부(131)로부터 출력되는 신호에 대한 추가적인 쉬프팅 동작을 선택적으로 수행할 수 있다. 제2 레이턴시 조절부(134)는 이븐용 분주 신호(DIVCLK_O)에 응답하여 제2 쉬프트 레지스터부(132)로부터 출력되는 신호들에 대한 추가적인 쉬프팅 동작을 선택적으로 수행할 수 있다.
상기 논리 소자(135)는 쉬프팅된 이븐용 내부 독출 명령 및 쉬프팅된 오드용 내부 독출 명령 중 하나를 상기 레이턴시 신호(LATENCY)로써 출력할 수 있다. 상기 논리 소자(135)는 논리합 게이트로 구현될 수 있다.
도 4는 본 발명의 실시예에 따른 레이턴시 회로의 클락 지연 블락(115a) 및 레이턴시 신호 발생부(131, 133)의 상세 구성도이다. 참고로 도 4에는 제1 클락 지연 블락(115a)와 이븐용 내부 독출 명령(PREAD_EVEN)을 쉬프팅하기 위한 제1 레지스터부(131)과 제1 조절부(133)만 도시되었다.
상기 제1 클락 지연 블락(115a)는 이븐용 분주 신호(DIVCLK_E)를 수신하여 지연시키기 위한 다수의 지연 소자들(DELAY)을 포함한다. 상기 제1 쉬프트 레지스터부(131)는 제1 선택 회로(136) 및 다수의 쉬프트 레지스터들(137a 내지 137e)을 포함할 수 있다. 상기 제1 선택 회로(136)는 이븐용 내부 독출 명령(PREAD_EVEN)을 수신하며, 수신된 이븐용 내부 독출 명령(PREAD_EVEN)을 상기 다수의 쉬프트 레지스터들(137a 내지 137e) 중 상응하는 쉬프트 레지스터로 출력할 수 있다.
상기 다수의 쉬프트 레지스터들(137a 내지 137e) 각각은 제1 제어 클락들(PLATCLK[1:n])들 중에서 상응하는 제1 제어 클락에 응답하여 이븐용 내부 독출 명령(PREAD_EVEN) 또는 전단의 쉬프트 레지스터의 출력 신호를 쉬프팅시킨다. 상기 제1 조절부(133)는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 수신하고, 소정의 조건을 만족하는 경우 상기 입력된 신호를 외부 클락(CLK)의 한 클락만큼 지연시켜 출력할 수 있다. 예컨대, 상기 제1 조절부(133)는 레이턴시 설정 값이 외부 클락(CLK)의 홀수 배인 경우에는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 외부 클락(CLK)의 한 클락만큼 지연시켜 출력할 수 있고, 레이턴시 설정 값이 외부 클락(CLK)의 짝수 배인 경우에는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 그대로 출력할 수 있다. 왜냐하면 상기 제1 쉬프트 레지스터부(131)는 외부 클락(CLK)의 두 배의 주기를 갖는 제1 제어 클락들(PLATCLK[1:n])에 기초하여 쉬프팅 동작을 수행하기 때문이다.
상기 제1 조절부(133)는 제2 선택 회로(133a), 쉬프트 레지스터(133b), 및 논리 소자(133c)를 포함할 수 있다. 상기 제2 선택 회로(133a)는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 제1 쉬프트 레지스터부(131)의 출력 신호를 외부 클락(CLK)의 한 클락만큼 지연시킬지 여부를 결정할 수 있다. 상기 제2 선택 회로(133a)는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 상기 쉬프트 레지스터(133b) 또는 상기 논리 소자(133c)로 선택적으로 출력하기 위한 스위치로 구현될 수 있다.
상기 쉬프트 레지스터(133b)는 상기 제1 쉬프트 레지스터부(131)의 출력 신호를 외부 클락(CLK)의 한 클락만큼 지연시켜 출력할 수 있다. 상기 논리 소자(133c)는 상기 제2 선택 회로(133a)로부터 출력되는 제1 쉬프트 레지스터부(131)의 출력 신호 또는 상기 쉬프트 레지스터(133b)의 출력 신호를 레이턴시 신호(LATENCY)로 선택적으로 출력할 수 있다. 상기 논리 소자(133c)는 제1 쉬프트 레지스터부(131)의 출력 신호 또는 상기 쉬프트 레지스터(133b)의 출력 신호를 선택적으로 출력하기 위한 논리합 게이트로 구현될 수 있다.
도 5는 본 발명의 실시예에 따른 레이턴시 회로(100)와는 다른 방법으로 레이턴시 신호(LATENCY)를 발생하는 본 발명의 비교예에 따른 레이턴시 회로(100')의 블락도이다. 도 6은 도 1에 도시된 레이턴시 회로(100)의 동작을 설명하기 위한 타이밍도이다. 도 7은 도 5에 도시된 레이턴시 회로(100')의 동작을 설명하기 위한 타이밍도이다.
도 1의 레이턴시 회로(100)와 도 5의 레이턴시 회로(100')는 도메인 변경 방식에서 차이점을 가진다. 도 1의 레이턴시 회로(100)의 도메인 변경은 내부 독출 명령 발생기(122)에서 외부 클락(CLK) 도메인의 신호인 디코딩된 독출 명령(ALI_RDB)을 이용하여 지연 동기 신호(PDLLO) 도메인의 신호인 제2 제어 클락(DQ2RDB_R)을 래칭함으로써 이루어지나, 도 5의 레이턴시 회로(100')의 도메인 변경은 레이턴시 신호 발생부(130')에서 지연 동기 신호(PDLLO) 도메인의 신호인 제어 클락(PLATCLK1, PLATCLK[2:n])을 이용하여 외부 클락(CLK) 도메인의 내부 독 출 명령(PREAD)을 래칭함으로써 이루어진다.
도 5의 레이턴시 회로(100')의 구성 요소 중 제2 리플리카(114'), 스플리터(splitter, 116), 내부 독출 명령 발생부(120'), 및 레이턴시 신호 발생부(130')를 제외한 나머지 구성 요소들은 도 1의 레이턴시 회로(100)와 동일 또는 유사하다. 그러므로 이하에서는 도 1 내지 도 6을 참조하여 도 5의 레이턴시 회로(100')와 도 1의 레이턴시 회로(100)의 차이점을 중점적으로 살펴본다.
도 1의 제2 리플리카(114)는 제1 리플리카(113)로부터 출력되는 클락(DOUT_REP)을 수신하고, 상기 클락(DOUT_REP)을 상기 외부 클락(CLK)과 상기 디코딩된 독출 명령(ALI_RDB) 사이의 위상 차이에 기초하여 지연시킴으로써 제2 제어 클락(DQ2RDB_R)을 발생한다. 그러나 도 5의 제2 리플리카(114')는 제1 리플리카(113')로 부터 출력되는 클락(DOUT_REP)을 수신하고, 상기 클락(DOUT_REP)을 상기 외부 클락(CLK)과 내부 독출 명령(PREAD) 사이의 위상 차이에 기초하여 지연시킴으로써 이븐용 제어 클락(PLATCLK1_E)을 발생한다.
도 5의 스플리터(116)는 제2 리플리카(114')로부터 출력되는 이븐용 제어 클락(PLATCLK_E)에 기초하여 오드용 제어 클락(PLATCLK_O)을 발생하며, 이븐용 제어 클락(PLATCLK_E)과 오드용 제어 클락(PLATCLK_O)을 레이턴시 신호 발생부(130')로 출력한다. 도 1의 레이턴시 회로(100)는 도 5의 레이턴시 회로(100')의 구성요소인 스플리터(116)를 포함하지 않는다.
도 1의 내부 독출 명령 발생기(122)는 디코딩된 독출 명령(ALI_RDB) 및 제2 제어 클락(DQ2RDB_R)을 수신하고, 디코딩된 독출 명령(ALI_RDB)을 이용하여 상기 제2 제어 클락(DQ2RDB_R)을 샘플링함으로써 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 발생한다. 즉, 도 1의 내부 독출 명령 발생기(122)에서는 도메인 변경이 발생하나 도 5의 내부 독출 명령 발생기(122')에서는 도메인 변경이 발생하지 않는다.
도 1의 레이턴시 신호 발생부(130)는 클락 지연 블락(115)으로부터 출력되는 제1 제어 클락들(PLATCLK[1:n])을 이용하여 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 래칭함으로써 레이턴시 신호(LATENCY)를 발생한다. 그러나 도 5의 레이턴시 신호 발생부(130')는 스플리터(116)로부터 출력되는 제어 클락(PLATCLK_E, PLATCLK_O) 및 클락 지연 블락(115)으로부터 출력되는 제어 클락(PLATCLK[2:n]_E(O))에 기초하여 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 래칭함으로서 레이턴시 신호(LATENCY)를 발생한다. 즉, 도 5의 레이턴시 신호 발생부(130)에서는 도메인 변경이 발생하나 도 1의 레이턴시 신호 발생부(130)에서는 도메인 변경이 발생하지 않는다.
도 1의 레이턴시 회로(100)와 도 5의 레이턴시 회로(100')의 차이점 및 그에 기초한 효과를 요약하면 아래와 같다.
첫째, 도 1의 레이턴시 회로(100)의 도메인 변경은 내부 독출 명령(PREAD_EVEN, PREAD_ODD)을 이용하여 제2 제어 클락(DQ2RDB_R)을 래칭하는 방식이므로 도 5의 레이턴시 회로(100')에 비하여 제2 리플리카(114)에서의 지연량이 감소될 수 있다. 도 6 및 도 7을 참조하면, 도 5의 레이턴시 신호 발생부(130')로 입력되는 제어 클락(PLATCLK1_E)의 지연량은 내부 독출 명령(PREAD_EVEN, PREAD_ODD)의 발생 시간(tREAD)에 레이턴시 신호 발생부(130')에서의 셋업 타임(ST2)을 합한 양이나, 도 1의 레이턴시 신호 발생부(130)로 입력되는 제어 클락(DQ2RDB_R)은 내부 독출 명령(PREAD) 발생 전 단계의 신호인 디코딩된 독출 명령(ALI_RDB)의 발생 시간(tALI_RDB)에서 내부 독출 명령 발생기(122)에서의 셋업 타임(ST1)을 뺀 양임을 알 수 있다. 이는 도 1의 레이턴시 회로(100)의 내부 독출 명령 발생기(122)에서의 래칭 동작 시에 디코딩된 독출 명령(ALI_RDB)가 클락 역할을 하고 제어 클락(DQ2RDB_R)이 래칭되는 데이터 역할을 하기 때문이다.
그러므로 도 1의 레이턴시 회로(100)에서는 제2 리플리카(114)에서의 지연량 감소에 기초하여 제2 리플리카(114)에서 토글링을 위한 게이트가 감소될 수 있어 그 전류 소모량이 감소될 수 있다. 또한, 제2 리플리카(114)에서의 지연량 감소에 기초하여 PVT 변화에 강건한 레이턴시 회로 설계가 가능하다. 왜냐하면 제2 리플리카(114)에서의 지연량이 감소하므로 제2 리플리카(114)에서의 PVT 변화에 따른 지연량의 변화량이 감소하여 제2 리플리카(114)에서의 PVT 변화에 따른 감소절대 마진(M_ABS1)의 변화량이 도 5의 제2 리플리카(114')의 PVT 변화에 따른 절대 마진(M_ABS2)의 변화량보다 적기 때문이다. 이는 도 1의 레이턴시 회로(100)가 도 5의 레이턴시 회로(100')보다 PVT 변화에 대하여 보다 안정적으로 레이턴시 신호를 발생할 수 있음을 의미한다.
둘째, 도 1의 레이턴시 회로(100)에서 도메인 변경은 내부 독출 명령 발생기(122)에서 이루어지므로 도 5의 레이턴시 회로(100')와 같이 레이턴시 신호 발생부(130')로 입력되는 클락(PLATCLK1_O)을 발생하기 위한 스플리터(116)을 필요로 하지 않는다. 그러므로 도 1의 레이턴시 회로(100)의 전류 소모가 감소될 수 있다.
셋째, 도 1의 레이턴시 회로(100)은 도 5의 레이턴시 회로(100')와 달리 내부 독출 명령 발생기(122)로부터 발생되는 제어 클락(PLATCLK1_E(O))을 필요로 하지 않기 때문에 제어 클락의 주파수 마진이 개선될 수 있다. 도 6 및 도 7을 참조하면, 도 1의 레이턴시 회로(100)의 제어 클락의 주파수 마진(M_FRE1)이 도 5의 레이턴시 회로(100')의 제어 클락의 마진(M_FRE2)에 비하여 개선되었음을 알 수 있다. 도 1의 레이턴시 회로(100)에서의 제어 클락의 주파수 마진(M_FRE1)은 이븐용 내부 독출 명령(PREAD_EVEN)에 대한 제어 클락(PLATCLK1_E)의 래칭 시점에 기초하여 알 수 있고, 도 5의 레이턴시 회로(100')에서의 내부 독출 명령(PREAD)에 대한 제어 클락들(PLATCLK1_E, PLATCLK2_E) 사이의 래칭 시점의 차이에 기초하여 알 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 레이턴시 회로(100)는 도메인 변경의 위치를 내부 독출 명령 발생기(122)로 변경하고 제2 리플리카(114)에서의 지연량을 감소시킴으로써 도메인 변경 시의 절대 마진을 개선시키고, 제어 클락의 주파수 마진을 개선시킴으로써 PVT 변동에도 안정적으로 레이턴시 신호(LATENCY)를 발생할 수 있으며, 나아가 그 구조가 간단하고 소모 전류 역시 감소시킬 수 있다.
표 1은 도 1의 레이턴시 회로(100)와 도 5의 레이턴시 회로(100') 각각의 소정의 PVT 변동에 따른 리플리카의 지연량 변화, 도메인 변경 시의 절대 마진의 변화, 및 제어 클락의 주파수 마진의 변화를 나타낸다.
Figure 112009063024693-PAT00001
표 1을 참조하면, 도 1의 레이턴시 회로(100)는 도 5의 레이턴시 회로(100')에 비하여 리플리카에서의 지연량의 변화량은 더 적고, 도메인 변경 시의 절대 마진 및 제어 클락의 주파수 마진이 개선됨을 알 수 있다.
표 2는 도 1의 레이턴시 회로(100)와 도 5의 레이턴시 회로(100') 각각의 주파수에 따른 전류 소모량을 나타낸다.
Figure 112009063024693-PAT00002
표 2를 참조하면, 제1 주파수에서 도 1의 레이턴시 회로(100)의 전류 소모량의 도 5의 레이턴시 회로(100')의 전류 소모량에 대한 감소량은 420uA이고, 제1 주파수보다 더 높은 제2 주파수에서 도 1의 레이턴시 회로(100)의 전류 소모량의 도 5의 레이턴시 회로(100')의 전류 소모량에 대한 감소량은 610uA임을 알 수 있다.
본 발명의 실시예에 따른 레이턴시 회로(100)는 RAM(Random Access Memory)와 같은 반도체 장치에서 레이턴시 신호를 발생하는데 이용될 수 있다. 즉, 상기 레이턴시 회로는 동기식 반도체 메모리 장치에서 메모리 컨트롤러(memory controller)가 독출 명령을 인가하고 몇 클럭 싸이클 후에 유효한 데이터가 출력되어야 하는지를 미리 설정하는데 이용될 수 있다.
도 8은 본 발명의 실시예에 따른 레이턴시 회로(100)의 레이턴시 신호 발생 부(130)의 일실시예를 나타낸다. 그러나 본 발명의 실시예가 이에 한정되는 것은 아니다. 도 9는 도 8에 도시된 레이턴시 신호 발생부(130)의 레이턴시 신호(LATENCY) 발생 동작을 설명하기 위한 타이밍도이다. 이하, 도 1, 도 8, 및 도 9를 참조하여 레이턴시가 6으로 설정된 경우(CL=6)에서의 레이턴시 신호 발생부(130)에서 레이턴시 신호(LATENCY)가 발생하는 과정을 순차적으로 살펴본다.
지연 동기 루프(111)는 외부 클락(CLK)를 수신하여 상기 외부 클락(CLK)보다 소정의 시간(tSAC)만큼 위상이 앞서는 지연 동기 신호(PDLL0)를 발생하며, 클락 분주기(112)는 지연 동기 신호(PDLL0)를 수신하고 수신된 지연 동기 신호(PDLL0)를 이분주하여 이븐용 분주 신호(DIVCLK_E)를 발생한다. 그리고 명령어 디코더(121)는 독출 명령(RD)을 수신하고 디코딩하여 디코딩된 독출 명령(ALI_RDB)을 발생하며, 내부 독출 명령 발생기(122)는 디코딩된 독출 명령(ALI_RDB)에 기초하여 이븐용 독출 명령(PREAD_EVEN)을 발생한다.
그러면 레이턴시 신호 발생부(130)의 쉬프트 레지스터(137b)는 클락 지연 블락(115)으로부터 출력되는 이븐용 제어 클락(PLATCLK2_E) 및 이븐용 독출 명령(PREAD_EVEN)을 수신하며, 이븐용 제어 클락(PLATCLK2_E)에 응답하여 이븐용 독출 명령(PREAD_EVEN)을 쉬프팅하여 그 결과(도 8의 신호 #a)를 출력한다. 레이턴시 신호 발생부(130)의 다른 쉬프트 레지스터(137a)는 클락 지연 블락(115)으로부터 출력되는 이븐용 분주 신호(DIVCLK_E) 및 상기 쉬프트 레지스터(137b)의 출력 신호(#a)를 수신하며, 이븐용 분주 신호(DIVCLK_E)에 응답하여 상기 쉬프트 레지스터(137b)의 출력 신호(#a)를 쉬프팅하여 그 결과(도 8의 신호 #b)를 출력한다.
상기 레이턴시 신호 발생부(130)의 논리 소자(135')는 상기 다른 쉬프트 레지스터(137a)의 출력 신호(#b)와 이븐용 분주 신호(DIVCLK_E)의 논리 합 연산을 수행하여 레이턴시 신호(LATENCY)를 발생한다. 레이턴시 신호(LATENCY)는 독출 명령(RD)의 입력 시점(T0)으로부터 4 클락 사이클이 지난 시점(T1)에서 활성화 된다. 그러면 유효 데이터를 출력하기 위한 블락(미도시)에서 레이턴시 신호(LATENCY)신호를 제어하여 독출 명령(RD)의 입력 시점으로부터 6 클락 사이클이 경과된 시점(T2)에 유효 데이터를 출력하게 되는 것이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 블락도이다. 상기 반도체 메모리 장치(200)는 외부 클락(CLK)과 독출 명령(RD)에 기초하여 레이턴시 신호(LATENCY)를 발생하는 레이턴시 회로(100), 어드레스(ADDRESS)를 입력받아 로우 어드레스 신호(Add_R)와 컬럼 어드레스 신호(Add_C)를 출력하는 어드레스 버퍼(210), 로우 디코더(220), 컬럼 디코더(230), 저장된 데이터(DATA)를 출력하는 메모리 셀 어레이(240), 및 데이터 출력 버퍼(250)를 포함한다. 상기 데이터 출력 버퍼(250)의 유효 데이터(DOUT) 출력 시점은 상기 레이턴시 신호(LATENCY)에 기초하여 결정될 수 있다.
본 발명의 실시예에 따른 레이턴시 회로(100) 및 이를 포함하는 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 레이턴시 회로(100) 및 이를 포함하는 반도체 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 레이턴시 회로의 블락도이다.
도 2는 본 발명의 실시예에 따른 레이턴시 회로의 내부 독출 명령 발생기를 나타낸다.
도 3은 본 발명의 실시예에 따른 레이턴시 회로의 클락 지연 불락 및 레이턴시 신호 발생부를 나타낸다.
도 4는 본 발명의 실시예에 따른 레이턴시 회로의 클락 지연 불락 및 레이턴시 신호 발생부의 상세 구성도이다.
도 5는 본 발명의 실시예에 따른 레이턴시 회로와는 다른 방법으로 레이턴시 신호를 발생하는 본 발명의 비교예에 따른 레이턴시 회로의 블락도이다.
도 6은 도 1에 도시된 레이턴시 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 3에 도시된 레이턴시 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예에 따른 레이턴시 회로의 레이턴시 신호 발생부의 일실시예를 나타낸다.
도 9는 도 8에 도시된 레이턴시 신호 발생부의 레이턴시 신호 발생 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치의 블락도이다.

Claims (11)

  1. 외부 클락에 기초하여 발생된 지연 동기 신호를 지연시킴으로써 다수의 제1 제어 클락들을 발생하며, 상기 지연 동기 신호에 기초하여 디코딩된 독출 명령에 대하여 일정한 마진을 갖는 제2 제어 클락을 발생하는 레이턴시 제어 블락;
    상기 디코딩된 독출 명령을 이용하여 상기 제2 제어 클락을 샘플링하고, 상기 샘플링된 제2 제어 클락에 기초하여 내부 독출 명령을 발생하는 내부 독출 명령 발생기; 및
    상기 제1 제어 클락들을 이용한 상기 내부 독출 명령에 대한 쉬프팅 동작에 기초하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 포함하는 레이턴시 회로.
  2. 제1항에 있어서, 상기 레이턴시 제어 블락은
    데이터 출력 경로 및 상기 디코딩된 독출 명령의 발생 경로에 각각에 대한 리플리카를 이용하여 상기 지연 동기 신호를 지연시킴으로써 상기 제2 제어 클락을 발생하는 레이턴시 회로.
  3. 제1항에 있어서, 상기 레이턴시 제어 블락은
    상기 지연 동기 신호를 수신하고, 상기 지연 동기 신호를 상기 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락에 동기된 제3 클락을 발생하는 제 1 리플리카;
    상기 제3 클락을 수신하고, 상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이에 기초하여 지연시킴으로써 상기 제2 제어 클락을 발생하는 제2 리플리카; 및
    상기 지연 동기 신호를 수신하고, 상기 지연 동기 신호를 지연하여 상기 다수의 제1 제어 클락들을 발생하는 클락 지연 블락을 포함하는 레이턴시 회로.
  4. 제3항에 있어서, 상기 제2 리플리카는
    상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이에서 상기 내부 독출 명령 발생기의 상기 제2 제어 클락의 샘플링 셋업 타임을 뺀 값만큼 지연시키는 레이턴시 회로.
  5. 제1항에 있어서, 상기 내부 독출 명령 발생기는
    상기 디코딩된 독출 명령에 기초하여 상기 제2 제어 클락을 샘플링하는 샘플링 블락;
    상기 디코딩된 독출 명령을 지연시킴으로써 다수의 지연된 독출 명령들을 발생하는 명령 지연 블락; 및
    상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 내부 독출 명령을 발생하는 논리 연산 불락을 포함하는 레이턴시 회로.
  6. 제1항에 있어서, 상기 레이턴시 신호 발생 회로는
    상기 제1 제어 클락들에 기초하여 상기 내부 독출 명령에 대한 쉬프팅 동작을 수행하는 쉬프트 레지스터부; 및
    레이턴시 설정 값에 기초하여 상기 쉬프트 레지스터부로부터 출력되는 신호에 대한 추가적인 쉬프팅 동작을 선택적으로 수행하기 위한 레이턴시 조절부를 포함하는 레이턴시 회로.
  7. 외부 클락의 두 배의 주기를 갖는 분주 신호들을 이용하여 이븐(even)용 제1 제어 클락들, 오드(odd)용 제1 제어 클락들, 및 제2 제어 클락을 발생하는 레이턴시 제어 블락;
    디코딩된 독출 명령을 이용한 상기 제2 제어 클락에 대한 샘플링 동작에 기초하여 이븐용 내부 독출 명령 및 오드용 내부 독출 명령을 발생하는 내부 독출 명령 발생기; 및
    상기 이븐용 제1 제어 클락들 및 상기 오드용 제1 제어 클락들을 이용한 상기 이븐용 내부 독출 명령 및 오드용 내부 독출 명령에 대한 쉬프팅 동작에 기초하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 포함하는 레이턴시 회로.
  8. 제7항에 있어서, 상기 레이턴시 제어 블락은
    상기 외부 클락에 기초하여 발생된 지연 동기 신호를 분주하여 이븐용 분주 신호 및 오드용 분주 신호를 발생하는 클락 분주기;
    상기 이븐용 분주 신호 또는 상기 오드용 분주 신호를 데이터 출력 경로의 지연만큼 지연시킴으로써 상기 외부 클락에 동기된 제3 클락을 발생하는 제1 리플리카;
    상기 제3 클락을 수신하고, 상기 제3 클락을 상기 외부 클락과 상기 디코딩된 독출 명령 사이의 위상 차이 및 상기 내부 독출 명령 발생기의 샘플링 셋업 타임에 기초하여 지연시킴으로써 상기 제2 제어 클락을 발생하는 제2 리플리카; 및
    상기 이븐용 분주 신호 및 상기 오드용 분주 신호를 수신하고, 상기 이븐용 분주 신호 및 오드용 분주 신호를 지연하여 상기 이븐용 제1 제어 클락들 및 상기 오드용 제1 제어 클락들을 발생하는 클락 지연 블락을 포함하는 레이턴시 회로.
  9. 제7항에 있어서, 상기 내부 독출 명령 발생기는
    상기 디코딩된 독출 명령에 기초하여 상기 제2 제어 클락 및 반전된 제2 제어 클락을 샘플링하는 샘플링 블락;
    상기 디코딩된 독출 명령을 지연시킴으로써 다수의 지연된 독출 명령들을 발생하는 명령 지연 블락; 및
    상기 샘플링된 제2 제어 클락 및 상기 다수의 지연된 독출 명령에 대한 논리 연산을 수행하여 상기 이븐용 내부 독출 명령 및 오드용 내부 독출 명령을 발생하는 논리 연산 불락을 포함하는 레이턴시 회로.
  10. 제7항에 있어서, 상기 레이턴시 신호 발생 회로는
    상기 이븐용 제1 제어 클락들을 이용하여 상기 이븐용 내부 독출 명령을 쉬프팅하며, 상기 오드용 제1 제어 클락들 이용하여 상기 오드용 내부 독출 명령을 쉬프팅하는 쉬프트 레지스터부;
    레이턴시 설정 값에 기초하여 상기 쉬프트 레지스터부로부터 출력되는 신호들에 대한 추가적인 쉬프팅 동작을 선택적으로 수행하기 위한 레이턴시 조절부; 및
    쉬프팅된 이븐용 내부 독출 명령 및 쉬프팅된 오드용 내부 독출 명령 중 하나를 상기 레이턴시 신호로써 출력하는 논리 소자를 포함하는 레이턴시 회로.
  11. 제1항 내지 제10항에 기재된 레이턴시 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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