JP4212159B2 - 同期型半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して動作する同期型半導体記憶装置に関する。
【0002】
【従来の技術】
図22は、従来のシンクロナス・ランダム・アクセス・メモリ(以下、SDRAMと称す)70の構成を示すブロック図である。図22を参照して、このSDRAM70は、クロックバッファ71、制御信号入力回路72、アドレス入力回路73、モードレジスタ74、および制御回路75を備える。
【0003】
クロックバッファ71は、信号CKEによって活性化され、外部クロック信号CLKを制御信号入力回路72、アドレス入力回路73、および制御回路75に伝達させる。制御信号入力回路72は、クロックバッファ71からの外部クロック信号CLKに同期して、外部制御信号/CS,/RAS,/CAS,/WE,DQMをラッチし制御回路75に与える。アドレス入力回路73は、クロックバッファ71からの外部クロック信号CLKに同期して、外部アドレス信号A0〜Am(mは0以上の整数である)およびバンク選択信号BAをラッチし制御回路75に与える。モードレジスタ74は、外部アドレス信号A0〜Amなどによって指示されたモードを記憶する。制御回路75は、クロックバッファ71、入力回路72,73およびモードレジスタ74からの信号に従って種々の内部信号を生成し、SDRAM70全体を制御する。
【0004】
また、このSDRAM70は、メモリアレイ76a(バンク♯0)、メモリアレイ76b(バンク♯1)、行デコーダ77a,77b、列デコーダ78a,78b、センスアンプ+入出力制御回路79a,79b、データ転送回路80およびデータ入出力回路81を備える。
【0005】
メモリアレイ76aは、行列状に配置され、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0006】
行デコーダ77aは、制御回路75から与えられた行アドレス信号RA0〜RAmに応答して、メモリアレイ76aの行アドレスを指定する。列デコーダ78aは、制御回路75から与えられた列アドレス信号CA0〜CAmに応答して、メモリアレイ76aの列アドレスを指定する。
【0007】
センスアンプ+入出力制御回路79aは、行デコーダ77aおよび列デコーダ78aによって指定されたアドレスのメモリセルをデータバスDBの一端に接続する。メモリアレイ76aと76b、行デコーダ77aと77b、列デコーダ78aと78b、センスアンプ+入出力制御回路79aと79bは、それぞれ同じ構成である。
【0008】
データバスDBの他端は、データ転送回路80に接続される。データ転送回路80は、制御回路75から与えられる制御信号φ1,φ2,…によって制御され、データバスDBとデータ入出力回路81との間でデータ転送を行なう。データ入出力回路81は、制御回路75から与えられる制御信号φ3,…によって制御され、書込モード時は外部から入力されたデータをデータ転送回路80およびデータバスDBを介して選択されたメモリセルに与え、読出モード時は選択されたメモリセルから読出されデータバスDBおよびデータ転送回路80を介して与えられた読出データを外部に出力する。
【0009】
図23は、図22に示したSDRAM70のうちの読出データDOの転送および出力に関連する部分を示す回路ブロック図である。図23を参照して、このSDRAM70には、DLL回路82、メモリ制御回路83、転送制御回路84、プリアンプ85、ラッチ回路LA1〜LA3および出力バッファ86が設けられている。
【0010】
DLL回路82、メモリ制御回路83および転送制御回路84は、図22の制御回路75に含まれる。DLL回路82は、クロックバッファ71を介して外部から与えられた外部クロック信号CLKに同期して内部クロック信号CLK′を生成する。メモリ制御回路83は、外部クロック信号CLKに同期してプリアンプ活性化信号PAEを生成し、その信号PAEをプリアンプ85に与える。転送制御回路84は、DLL回路82で生成された内部クロック信号CLK′に同期して転送制御信号φ1〜φ3を生成し、それらの信号φ1〜φ3をそれぞれラッチ回路LA1〜LA3に与える。
【0011】
プリアンプ85は、図22のセンスアンプ+入出力制御回路79a,79bの各々の最終段に設けられる。プリアンプ85は、メモリ制御回路83から与えられる信号PAEによって活性化され、メモリセルから読出されたデータDOを増幅してデータバスDB1の一方端に与える。
【0012】
データバスDB1の他方端は、ラッチ回路LA1、データバスDB2、ラッチ回路LA2、データバスDB3、ラッチ回路LA3および出力バッファ86を介してデータ入出力ピンDQPに接続される。ラッチ回路LA1,LA2は図22のデータ転送回路80に含まれ、ラッチ回路LA3および出力バッファ86は図22のデータ入出力回路81に含まれる。
【0013】
ラッチ回路LA1は、クロックトインバータ91,92およびインバータ93,94を含む。クロックトインバータ91およびインバータ93はデータバスDB1とDB2の間に直列接続され、クロックトインバータ92はインバータ93に逆並列に接続される。転送制御信号φ1は、クロックトインバータ91の制御ノードに直接入力されるとともに、インバータ94を介してクロックトインバータ92の制御ノードに入力される。
【0014】
クロックトインバータ91は、図24に示すように、入力ノード91a、出力ノード91b、制御ノード91c、PチャネルMOSトランジスタ95,96、NチャネルMOSトランジスタ97,98およびインバータ99を含む。PチャネルMOSトランジスタ95,96は電源電位VDDのラインと出力ノード91bとの間に直接接続され、NチャネルMOSトランジスタ97,98は出力ノード91bと接地電位GNDのラインとの間に直列接続される。MOSトランジスタ96,97のゲートは入力ノード91aに接続され、NチャネルMOSトランジスタ98のゲートは制御ノード91cに接続される。インバータ99は、NチャネルMOSトランジスタ98のゲートとPチャネルMOSトランジスタ95のゲートとの間に接続される。制御ノード91cが活性化レベルの「H」レベルになるとMOSトランジスタ95,98が導通し、クロックトインバータ91は、MOSトランジスタ96,97で構成されるインバータとして動作する。クロックトインバータ92も同様である。
【0015】
したがって、ラッチ回路LA1では、信号φ1が「H」レベルの期間はクロックトインバータ91が活性化されるとともにクロックトインバータ92が非活性化され、データバスDB1のデータ信号がクロックトインバータ91およびインバータ93を介してデータバスDB2に伝達される。また信号φ1が「L」レベルの期間はクロックトインバータ91が非活性化されるとともにクロックトインバータ92が活性化され、データバスDB1とDB2の間が遮断されるとともにデータバスDB2のデータ信号はインバータ93およびクロックトインバータ92によってラッチされる。
【0016】
ラッチ回路LA2,LA3もラッチ回路LA1と同様である。すなわち、信号φ2が「H」レベルの期間はデータバスDB2のデータ信号がラッチ回路LA2を介してデータバスDB3に伝達され、信号φ2が「L」レベルの期間はデータバスDB2とDB3の間が遮断されるとともにデータバスDB3のデータ信号がラッチ回路LA2によってラッチされる。また、信号φ3が「H」レベルの期間はデータバスDB3のデータ信号がラッチ回路LA3を介して出力バッファ86に伝達され、信号φ3が「L」レベルの期間はデータバスDB3と出力バッファ86の間が遮断されるとともに出力バッファ86の入力信号がラッチ回路LA3によってラッチされる。
【0017】
出力バッファ86は、ラッチ回路LA3から与えられたデータ信号をデータ入出力ピンDQPを介して外部に出力する。
【0018】
図25は、図23および図24で示した回路の動作を示すタイムチャートである。図25を参照して、DLL回路82によって、外部クロック信号CLKと同じ周波数で予め定められた時間だけ立上がり/立下がりタイミングを早めた内部クロック信号CLK′が生成される。
【0019】
外部クロック信号CLKのあるサイクル0の立上がりエッジから読出時間Tout経過後にデータバスDB1に読出データDOが出力される。また、外部クロック信号CLKのサイクル1の立上がりエッジに対応する内部クロック信号CLK′のサイクル1′の立上がりエッジに応答して転送制御信号φ1がパルス的に「H」レベルになり、これによりデータバスDB1のデータDOがラッチ回路LA1を介してデータバスDB2に伝達される。
【0020】
以下同様に内部クロック信号CLK′のサイクル2′,3′の立上がりエッジに応答して転送制御信号φ2,φ3がそれぞれパルス的に「H」レベルとなり、内部クロック信号CLK′のサイクル3′の立上がりエッジから所定時間経過後に読出データDOがデータ入出力ピンDQPに出力される。SDRAM70のユーザは、このタイミングでデータDQを取出す。
【0021】
【発明が解決しようとする課題】
このようなSDRAM70では、外部クロック信号CLKの周波数の許容範囲が各チップについて予め定められているが、ユーザによっては読出時間の短縮化を図るため、許容範囲よりも高い周波数の外部クロック信号CLKを使用する場合がある。
【0022】
この場合は図26に示すように、データバスDB1にデータDOが出力される前に転送制御信号φ1がパルス的に「H」レベルとなってしまい、読出データDOをラッチ回路LA1に正しく取込むことができず、誤動作が生じる。
【0023】
また、外部クロック信号CLKの周波数が許容範囲内であっても、チップの使用条件、経時変化などにより読出時間Toutが長くなった場合は、読出データDOをラッチ回路LA1に正しく取込むことができず、誤動作が生じる。
【0024】
それゆえ、この発明の主たる目的は、動作周波数範囲が広い同期型半導体記憶装置を提供することである。
【0025】
【課題を解決するための手段】
請求項1に係る発明は、外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、選択手段、読出手段、内部クロック発生手段、転送手段、出力手段、およびクロック周期検出手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。読出手段は、外部クロック信号に同期して、選択手段によって選択されたメモリセルのデータを読出す。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。転送手段は、内部クロック信号に同期して活性化され、読出手段によって読出されたデータを取込んで転送する。出力手段は、転送手段によって転送されたデータを外部に出力する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短いか否かを検出し、短い場合は転送手段を内部クロック信号に関係なく活性化させる。
【0026】
請求項2に係る発明では、請求項1に係る発明のクロック周期検出手段は、遅延回路、論理回路、平滑回路、および電位検出回路を含む。遅延回路は、外部クロック信号または内部クロック信号を予め定められた時間だけ遅延させる。論理回路は、外部クロック信号または内部クロック信号と遅延回路の出力信号との論理和信号を生成する。平滑回路は、論理回路の出力信号の電位を平滑化する。電位検出回路は、平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第1のレベルの信号を出力し、低い場合は第2のレベルの信号を出力する。転送手段は、電位検出回路から第1のレベルの信号が出力されている期間は内部クロック信号に関係なく活性化され、第2のレベルの信号が出力されている期間は内部クロック信号に同期して活性化される。
【0027】
請求項3に係る発明では、請求項1に係る発明のクロック周期検出手段は、パルス発生回路、第1の遅延回路、第2の遅延回路、消去回路、フリップフロップ、およびラッチ回路を含む。パルス発生回路は、外部クロック信号または内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成する。第1の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第1の時間だけ遅延させる。第2の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第1の時間よりも長い予め定められた第2の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、第2の遅延回路内を進行しているパルス信号を消去する。フリップフロップは、第1の遅延回路の出力パルス信号によってリセットされて第1のレベルの信号を出力し、第2の遅延回路の出力パルス信号によってセットされて第2のレベルの信号を出力する。ラッチ回路は、パルス発生回路で生成されたパルス信号に応答してフリップフロップの出力信号をラッチする。転送手段は、ラッチ回路に第1のレベルの信号がラッチされている期間は内部クロック信号に関係なく活性化され、第2のレベルの信号がラッチされている期間は内部クロック信号に同期して活性化される。
【0028】
請求項4に係る発明では、請求項1から3のいずれかに係る発明に、転送手段に並列接続されたスイッチ手段がさらに設けられる。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短い場合は、スイッチ手段を導通させる。
【0029】
請求項5に係る発明では、請求項1に係る発明に、外部クロック信号よりも予め定められた第1の時間だけ遅延し、予め定められた第1のパルス幅を有する活性化信号を生成する信号発生手段がさらに設けられる。読出手段は、外部クロック信号に同期して読出したデータを信号発生手段で生成された活性化信号に応答して出力する。クロック周期検出手段は、パルス発生回路、遅延回路、消去回路、およびフリップフロップを含む。パルス発生回路は、内部クロック信号に同期して予め定められた第2のパルス幅のパルス信号を生成する。遅延回路は、信号発生手段で生成された活性化信号を予め定められた第2の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、遅延回路内を進行している活性化信号を消去する。フリップフロップは、パルス発生回路で生成されたパルス信号によってセットされて第2のレベルの信号を出力し、遅延回路から出力された活性化信号によってリセットされて第1のレベルの信号を出力する。転送手段は、フリップフロップからの第2のレベルの信号によって活性化され、第1のレベルの信号によって非活性化される。
【0030】
請求項6に係る発明は外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、選択手段、読出手段、内部クロック発生手段、第1〜第Nの転送手段、出力手段、およびクロック周期検出手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。読出手段は、外部クロック信号に同期して、選択手段によって選択されたメモリセルのデータを読出す。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。第1〜第Nの転送手段は、直列接続され、内部クロック信号に同期して順次活性化され、初段が読出手段によって読出されたデータを受け、それぞれが前段の出力データを取込んで後段に転送する。ただし、Nは2以上の整数である。出力手段は、第Nの転送手段から転送されたデータを外部に出力する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた第1〜第Nの周期の各々よりも短いか否かを検出し、予め定められた第nの周期よりも短い場合は第1〜第N−n+1の転送手段を内部クロック信号に関係なく活性化させる。ただし、nは1〜Nの整数であり、第nの周期は第n+1の周期よりも短い。
【0032】
請求項7に係る発明では、請求項6に係る発明に、第1〜第Nのスイッチ手段がさらに設けられる。第1〜第Nのスイッチ手段は、それぞれ、第1〜第Nの転送手段に並列接続される。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた第nの周期よりも短い場合は、第1〜第N−n+1のスイッチ手段を導通させる。
【0033】
請求項8に係る発明は、外部クロック信号に同期して動作する同期型半導体記憶装置であって、メモリアレイ、メモリセル選択手段、第1の信号発生手段、読出手段、内部クロック発生手段、第2の信号発生手段、クロック周期検出手段、信号選択手段、転送手段、および出力手段を備える。メモリアレイは、行列状に配列された複数のメモリセルを含む。メモリセル選択手段は、アドレス信号に従って、メモリアレイのうちのいずれかのメモリセルを選択する。第1の信号発生手段は、外部クロック信号よりも予め定められた時間だけ遅延し、予め定められた第1のパルス幅の第1の活性化信号を生成する。読出手段は、外部クロック信号に同期してメモリセル選択手段によって選択されたメモリセルのデータを読出し、第1の活性化信号に応答してそのデータを出力する。内部クロック発生手段は、外部クロック信号に同期して内部クロック信号を生成する。第2の信号発生手段は、内部クロック信号に同期して予め定められた第2のパルス幅の第2の活性化信号を生成する。クロック周期検出手段は、外部クロック信号または内部クロック信号の周期が予め定められた周期よりも短いか長いかを検出し、短い場合は第1のレベルの信号を出力し、長い場合は第2のレベルの信号を出力する。信号選択手段は、第1のレベルの信号に応答して第1の活性化信号を選択し、第2のレベルの信号に応答して第2の活性化信号を選択する。転送手段は、信号選択手段によって選択された第1または第2の活性化信号によって活性化され、読出手段によって読出されたデータを取込んで転送する。出力手段は、転送手段から転送されたデータを外部に出力する。
【0034】
請求項9に係る発明では、請求項8に係る発明のクロック周期検出手段は、遅延回路、論理回路、平滑回路、および電位検出回路を含む。遅延回路は、外部クロック信号または内部クロック信号を予め定められた時間だけ遅延させる。論理回路は、外部クロック信号または内部クロック信号と遅延回路の出力信号との論理和信号を生成する。平滑回路は、論理回路の出力信号の電位を平滑化する。電位検出回路は、平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第1のレベルの信号を出力し、低い場合は第2のレベルの信号を出力する。
【0035】
請求項10に係る発明では、請求項8に係る発明のクロック周期検出手段は、パルス発生回路、第1の遅延回路、第2の遅延回路、消去回路、フリップフロップ、およびラッチ回路を含む。パルス発生回路は、外部クロック信号または内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成する。第1の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第1の時間だけ遅延させる。第2の遅延回路は、パルス発生回路で生成されたパルス信号を予め定められた第1の時間よりも長い予め定められた第2の時間だけ遅延させる。消去回路は、パルス発生回路で生成されたパルス信号に応答して、第2の遅延回路内を進行しているパルス信号を消去する。フリップフロップは、第1の遅延回路の出力パルス信号によってリセットされて第1のレベルの信号を出力し、第2の遅延回路の出力パルス信号によってセットされて第2のレベルの信号を出力する。ラッチ回路は、パルス発生回路で生成されたパルス信号に応答してフリップフロップの出力信号をラッチし、ラッチした信号を出力する。
【0036】
【発明の実施の形態】
[実施の形態1]
この実施の形態では、外部クロック信号CLKの周波数を検出し、検出した周波数が予め定められた周波数よりも高い場合はラッチ回路LA1用の転送制御回路φ1′を「H」レベルに固定する。したがって、従来のようにデータバスDB1に読出データDOが出力されるよりも先に転送制御信号φ1がパルス的に「H」レベルになって誤動作が生じることはない。転送制御信号φ2がパルス的に「H」レベルになる時刻に読出データDOがデータバスDB1,DB2に出力されている限り、読出データは正規のタイミングでデータ入出力ピンDQPに出力される。以下、図面に基づいて詳細に説明する。
【0037】
図1は、この発明の実施の形態1によるSDRAMのクロック周波数検出回路1の構成を示す回路ブロック図である。図1を参照して、このクロック周波数検出回路1は、遅延回路2、ORゲート3、キャパシタ4、抵抗素子5〜7およびコンパレータ8を含む。
【0038】
外部クロック信号CLKは、ORゲート3の一方入力ノードに入力されるとともに、遅延回路2を介してORゲート3の他方入力ノードに入力される。遅延回路2の出力信号CLKDは、図2に示すように、クロック信号CLKを所定の遅延時間だけ遅延させた信号となる。したがって、クロック信号CLKとCLKDの論理和信号であるORゲート3の出力信号LEVのデューティ比は、クロック信号CLKの周波数が高いほど高くなる。
【0039】
キャパシタ4は、ORゲート3の出力ノードと接地電位GNDのラインとの間に接続され、抵抗素子5はORゲート3の出力ノードとコンパレータ8の反転入力端子との間に接続される。キャパシタ4および抵抗素子5は、平滑回路を構成する。この平滑回路の出力電位LEVD(コンパレータ8の反転入力端子の電位)は、ORゲート3の出力信号LEVを平滑化したものとなる。
【0040】
抵抗素子6,7は電源電位VDDのラインと接地電位GNDのラインとの間に直列接続され、抵抗素子6と7の間のノードN6はコンパレータ8の非反転入力端子に接続される。ノードN6の電位は、予め定められた周波数に対応する基準電位Vrefとなる。
【0041】
外部クロック信号CLKの周波数が予め定められた周波数よりも低い場合は、図3に示すように、平滑回路の出力電位LEVDは基準電位Vrefよりも低くなり、コンパレータ8の出力信号LNGは「H」レベルとなる。逆に、外部クロック信号CLKの周波数が予め定められた周波数よりも高い場合は、平滑回路の出力電位LEVDは基準電位Vrefよりも高くなり、コンパレータ8の出力信号LNGは「L」レベルとなる。
【0042】
図4は、このSDRAMの読出データDOの転送および出力に関連する部分の構成を示す回路ブロック図であって、図23と対比される図である。
【0043】
図4を参照して、この回路が図23の回路と異なる点は、転送制御回路84とラッチ回路LA1との間にゲート回路10が新たに設けられた点である。ゲート回路10は、インバータ11およびNANDゲート12を含む。転送制御信号φ1は、インバータ11を介してNANDゲート12の一方入力ノードに入力される。図1の回路1で生成された信号LNGは、NANDゲート12の他方入力ノードに入力される。NANDゲート12の出力信号φ1′が転送制御信号としてラッチ回路LA1に入力される。
【0044】
外部クロック信号CLKの周波数が予め定められた周波数よりも低く、信号LNGが「H」レベルの場合は、NANDゲート12はインバータ11の出力に対してインバータとして動作する。したがって、信号φ1′は信号φ1と同じになり、図4の回路は図23の回路と同様に動作する。
【0045】
逆に、外部クロック信号CLKの周波数が予め定められた周波数よりも高く、信号LNGが「L」レベルの場合は、NANDゲート12の出力信号φ1′は「H」レベルに固定される。これにより、ラッチ回路LA1のクロックトインバータ91が活性化されるとともにクロックトインバータ92が非活性化され、データバスDB1とDB2が結合される。
【0046】
したがって、この実施の形態では、外部クロック信号CLKの周波数が許容範囲よりも高くなった場合でも、データバスDB1に出力されたデータDOがそのままデータバスDB2に伝達されるので、データバスDB2にデータDOが転送された後に信号φ2が「H」レベルになる限り、誤動作が生じることはない。したがって、動作周波数の許容範囲が拡張される。
【0047】
なお、図5に示すように、さらにトランスファーゲート13およびインバータ14を設けてもよい。トランスファーゲート13は、ラッチ回路LA1と並列に接続される。信号LNGは、トランスファーゲート13のPチャネルMOSトランジスタ側のゲートに直接入力されるとともに、インバータ14を介してトランスファーゲート13のNチャネルMOSトランジスタ側のゲートに入力される。
【0048】
外部クロック信号CLKの周波数が予め定められた周波数よりも低く、信号LNGが「H」レベルの場合は、トランスファーゲート13が非導通となり、図5の回路は図4および図21の回路と同様に動作する。
【0049】
逆に、外部クロック信号CLKの周波数が予め定められた周波数よりも高く、信号LNGが「L」レベルの場合は、トランスファーゲート13が導通し、データバスDB1とDB2がトランスファーゲート13を介して結合される。この場合は、データバスDB1に出力されたデータDOがトランスファーゲート13を介してデータバスDB2に伝達されるので、データDOの伝達時間がクロックトインバータ91およびインバータ93の遅延時間分だけ図4の回路よりも短縮化される。
【0050】
なお、この実施の形態では、クロック周波数検出回路1によって外部クロック信号CLKの周波数を検出したが、クロック周波数検出回路1によって内部クロックCLK′の周波数を検出しても同様の効果が得られることは言うまでもない。
【0051】
[実施の形態2]
図6は、この発明の実施の形態2によるSDRAMのクロック周期検出回路20の構成を示す回路図である。
図6を参照して、このクロック周期検出回路20は、パルス発生回路21、遅延回路26、ゲート回路28、フリップフロップ33およびラッチ回路LAを含む。パルス発生回路21は、遅延回路22およびNANDゲート25を備え、遅延回路22は直列接続された複数(図では2つ)のバッファ23およびインバータ24を含む。外部クロック信号CLKは、ANDゲート25の一方入力ノードに直接入力されるとともに、遅延回路22を介してANDゲート25の他方入力ノードに入力される。ANDゲート25の出力信号すなわちパルス発生回路21の出力信号CLKDは、外部クロック信号CLKの立上がりと同時に立上がり、遅延回路22の遅延時間だけ経過した後に立下がるパルス信号となる。
【0052】
遅延回路26は、直列接続された複数(図では2つ)のバッファ27を含み、信号CLKDを遅延させてフリップフロップ33のリセット信号RSTを生成する。
【0053】
ゲート回路28は、インバータ29、遅延回路30および直列接続された複数(図では4つ)のANDゲート32を備え、遅延回路30は、直列接続された複数(図では4つ)のバッファ31を含む。信号CLKDは、インバータ29を介して各ANDゲート32の一方ノードに入力されるとともに、遅延回路30を介して初段のANDゲート32の他方入力ノードに入力される。各ANDゲート32の出力は、後段のANDゲート32の他方入力ノードに入力される。信号CLKDは、遅延回路30およびANDゲート32列によって予め定められた時間Tdだけ遅延される。遅延時間Tdは、遅延回路26の遅延時間よりも長くなっている。最終段のANDゲート32の出力は、フリップフロップ33のセット信号SETとなる。
【0054】
外部クロック信号CLKの周期が遅延時間Tdよりも短く、信号CLKDのあるパルスがANDゲート32列を伝達している途中で信号CLKDの次のパルスを発生すると、そのパルスはインバータ29で反転されて各ANDゲート32の一方入力ノードに入力され、上記あるパルスが消去される。また、外部クロック信号CLKの周期が遅延時間Tdよりも長く、信号CLKDのあるパルスがANDゲート32列を伝達している途中で信号CLKDの次のパルスが発生しない場合は、上記あるパルスはANDゲート32列を通過する。
【0055】
フリップフロップ33は、NORゲート34,35を含み、セット信号SETがパルス的に「H」レベルになったことに応じてセットされ、リセット信号RSTがパルス的に「H」レベルになったことに応じてリセットされる。フリップフロップ33の出力信号φ33は、フリップフロップ33がセットされている期間だけ「H」レベルとなる。
【0056】
ラッチ回路LAは、上述したラッチ回路LA1と同様、クロックトインバータ91,92およびインバータ93,94で構成される。フリップフロップ33の出力信号φ33がクロックトインバータ91の入力ノードに入力され、パルス発生回路21の出力信号CLKDがクロックトインバータ91の制御ノードに直接入力されるとともに、インバータ94を介してクロックトインバータ92の制御ノードに入力され、インバータ93の出力信号すなわちラッチ回路LAの出力信号が信号LNGとなる。信号CLKDが「H」レベルの期間はラッチ回路LAは入力信号φ33の取込・伝達を行ない、信号CLKDが「L」レベルの期間はラッチ回路LAは取込んだ信号φ33をラッチする。
【0057】
次に、図6に示したクロック周期検出回路20の動作について説明する。図7は、外部クロック信号CLKの周期が予め定められた時間Tdよりも長い場合のクロック周期検出回路20の動作を示すタイムチャートである。
【0058】
外部クロック信号CLKが与えられると、パルス発生回路21によって外部クロック信号CLKの立上がりに応答して立上がり遅延回路22の遅延時間経過後に立下がる信号CLKDが生成される。信号CLKDが遅延回路26で遅延されてリセット信号RSTとなる。リセット信号RSTがパルス的に「H」レベルになると、フリップフロップ33がリセットされて信号φ33は「L」レベルとなる。
【0059】
また信号CLKDは、ゲート回路28に入力される。外部クロック信号CLKDの周期が予め定められた時間Tdよりも長い場合は、信号CLKDのあるパルスがANDゲート32列を進行している途中で次のパルスが発生しないので、そのパルスがゲート回路28を通過する。このため、図7(d)(e)に示すように、セット信号SETがパルス的「H」レベルとなってフリップフロップ33の出力信号φ33が「H」レベルに立上がる。
【0060】
信号CLKDの次のパルスが発生すると、このパルスに応答して、フリップフロップ33の出力信号φ33がラッチ回路LAに取込まれ、ラッチされる。したがって、信号LNGは「H」レベルとなる。
【0061】
また図8は、外部クロック信号CLKの周期が予め定められた時間Tdよりも短い場合のクロック周期検出回路20の動作を示すタイムチャートである。
【0062】
外部クロック信号CLKが与えられると、パルス発生回路21によって信号CLKDが生成され、信号CLKDが遅延回路26によって遅延されてリセット信号RSTとなる。このリセット信号RSTによってフリップフロップ33がリセットされ、信号φ33が「L」レベルとなる。
【0063】
また信号CLKDは、ゲート回路28に入力される。外部クロック信号CLKの周期が予め定められた時間Tdよりも短い場合は、信号CLKDのあるパルスがANDゲート32列を進行している途中で次のパルスが発生するので、そのパルスはゲート回路28を通過せずに消去される。このため図8(d)(e)に示すように、セット信号SETは「L」レベルのまま変化せず、フリップフロップ33の出力信号φ33は「L」レベルに固定される。したがって信号LNGは「L」レベルとなる。
【0064】
他の構成および動作は実施の形態1のSDRAMと同じであるので、その説明は繰返さない。
【0065】
この実施の形態でも、実施の形態1と同じ効果が得られる。
なお、SDRAMの読出系の回路には、多くのバッファ、インバータなどが含まれているので、データ読出時間Toutと上記遅延時間Tdには相関関係があり、SDRAMの使用条件などによってToutが増/減するとTdも増/減する。したがって、このクロック周期検出回路20は、クロック周期とデータ読出時間Toutの関係をモニタする回路にもなっている。
【0066】
[実施の形態3]
図9は、この発明の実施の形態3によるSDRAMの読出データDOの転送および出力に関連する部分の構成を示す回路ブロック図であって、図23と対比される図である。
【0067】
図9を参照して、この回路は図23の回路と異なる点は、転送制御回路84が転送制御回路39で置換され、プリアンプ活性化信号PAEが転送制御回路39にも入力されている点である。
【0068】
転送制御回路39は、図10の信号発生回路40を含む。信号発生回路40は、パルス発生回路41、ゲート回路42およびフリップフロップ45を含む。パルス発生回路41は、図6のパルス発生回路21と同様に遅延回路22およびANDゲート25を含み、内部クロック信号CLK′の立上がりエッジに応答して立上がり、遅延回路22の遅延時間だけ経過した後に立下がる信号を生成する。この信号は、フリップフロップ45用のセット信号SETとなる。
【0069】
ゲート回路42は、インバータ43および直列接続された複数(図では4つ)のANDゲート44を含む。セット信号SETは、インバータ43を介して各ANDゲート44の一方入力ノードに入力される。信号PAEは、初段のANDゲート44の他方入力ノードに入力される。各ANDゲート44の出力信号は後段のANDゲート44の他方入力ノードに入力される。最終段のANDゲート44の出力信号は、フリップフロップ45のリセット信号RSTとなる。
【0070】
クロック周期が予め定められた周期よりも長く、信号PAEがANDゲート44列内を進行している途中でセット信号SETの正パルスが発生しない場合は、信号PAEはANDゲート44列を通過する。クロック周期が予め定められた周期よりも短く、信号PAEがANDゲート44列内を進行している途中でセット信号SETの正パルスが発生する場合は、その正パルスがインバータ44で反転されてANDゲート44の一方入力ノードに入力され、信号PAEが消去される。
【0071】
フリップフロップ45は、NORゲート46,47を含み、セット信号SETがパルス的に「H」レベルになったことに応じてセットされ、リセット信号RSTがパルス的に「H」レベルになったことに応じてリセットされる。フリップフロップ45の出力信号は、フリップフロップ45がセットされている期間だけ「H」レベルとなる。フリップフロップ45の出力信号が信号φ1となる。信号φ2,φ3は、従来と同様に生成される。
【0072】
次に、図9および図10で示したSDRAMの動作について説明する。図11は、クロック周期が予め定められた周期よりも長い場合のSDRAMの動作を示すタイムチャートである。
【0073】
外部クロック信号CLKが与えられると、DLL回路82によって、外部クロック信号CLKと同じ周波数で予め定められた時間だけ立上がり/立下がりタイミングを早めた内部クロック信号CLK′が生成される。外部クロック信号CLKのあるサイクル0の立上がりエッジに応答して、信号PAEがパルス的に「H」レベルに立上がり、データバスDB1に読出データDO1が出力される。
【0074】
また、内部クロック信号CLK′が生成されると、パルス発生回路41によって、内部クロック信号CLK′の立上がりエッジに応答して立上がり遅延回路22の遅延時間経過後に立下がる信号SETが生成される。
【0075】
クロック周期が予め定められた周期よりも長い場合は、信号PAEの正パルスがANDゲート44列を進行している途中でセット信号SETが「H」レベルに立上がることはないので、その正パルスがANDゲート44列を通過する。このため図11(e)(g)に示すように、リセット信号RSTがパルス的に「H」レベルになってフリップフロップ45の出力信号φ1が「L」レベルとなる。
【0076】
外部クロック信号CLKのサイクル1の立上がりエッジに対応する内部クロック信号CLK′のサイクル1′の立上がりエッジに応答して、セット信号SETがパルス的に「H」レベルに立上がると、このパルスに応答してフリップフロップ45がセットされ、信号φ1が「H」レベルに立上がる。これにより、ラッチ回路LA1のクロックトインバータ91が活性化されクロックトインバータ92が非活性化されてデータバスDB1のデータDOがデータバスDB2に伝達される。
【0077】
また、内部クロック信号CLK′のサイクル2′,3′の立上がりエッジに応答して信号φ2,φ3がそれぞれパルス的に「H」レベルとなり、内部クロック信号CLK′のサイクル3′の立上がりエッジから所定時間経過後に読出データDOがデータ入出力ピンPQPに出力される。
【0078】
また、図12は、クロック周期が予め定められた周期よりも短い場合のSDRAMの動作を示すタイムチャートである。
【0079】
外部クロック信号CLKが与えられると、内部クロック信号CLK′が生成されるとともに、外部クロック信号CLKのあるサイクル0の立上がりエッジに応答して信号PAEがパルス的に「H」レベルに立上がり、データバスDB1に読出データDO1が出力される。また、内部クロック信号CLK′に同期してセット信号SETが生成される。
【0080】
クロック周期が予め定められた周期よりも短い場合は、信号PAEの正パルスがANDゲート44列内を進行している途中でセット信号SETが「H」レベルに立上がるので、その正パルスがANDゲート44列を通過せずに消滅する。このため、図12(e)(g)に示すように、リセット信号RSTは「L」レベルのまま変化せず、フリップフロップ46の出力信号φ1は「H」レベルに固定される。これにより、ラッチ回路LA1のクロックトインバータ91が活性化されるとともに、クロックトインバータ92が非活性化され、データバスDB1とDB2が結合される。
【0081】
したがって、この実施の形態では、クロック周期が予め定められた周期よりも短くなった場合でも、データバスDB1に出力されたデータDO1がそのままデータバスDB2に伝達されるので、データバスDB2にデータDO1が伝達された後に信号φ2が「H」レベルになる限り、誤動作が生じることはない。したがって、動作周波数の許容範囲が拡張される。
【0082】
[実施の形態4]
図13は、この発明の実施の形態4によるSDRAMの読出データDOの転送および出力に関連する部分の構成を示す回路ブロック図であって、図23と対比される図である。
【0083】
図13を参照して、この回路が図23の回路と異なる点は、転送制御回路84が転送制御回路49で置換され、信号PAE,LNGが転送制御回路49に入力されている点である。信号LNGは、クロック周期が予め定められた周期よりも長い場合に「H」レベルとなり、短い場合に「L」レベルとなる信号であり、図1または図6の回路で生成される。
【0084】
転送制御回路49は、図14の信号発生回路50を備える。信号発生回路50は、パルス発生回路51、遅延回路52およびセレクタ54を含む。パルス発生回路51は、図6のパルス発生回路21と同様に遅延回路22およびANDゲート25を含み、内部クロック信号CLK′の立上がりエッジに応答して立上がり遅延回路22の遅延時間だけ経過した後に立下がる信号CLKD′を生成する。
【0085】
遅延回路52は、直列接続された複数(図では3つ)のバッファ53を含み、プリアンプ活性化信号PAEを遅延させて信号PAEDを生成する。たとえば図11で示したように、読出データDO1は、信号PAEがパルス的に「H」レベルになってから所定時間経過後にデータバスDB1に出力される。遅延回路52は、その所定時間に等しい遅延時間を有する。したがって、信号PAEDは、データバスDB1に読出データDO1が出力されるのと同じタイミングでパルス的に「H」レベルに立上がる。
【0086】
セレクタ54は、インバータ55、ANDゲート56,57およびORゲート58を含む。信号CLKD′はANDゲート56の一方入力ノードに入力される。信号LNGは、ANDゲート56の他方入力ノードに直接入力されるとともに、インバータ55を介してANDゲート57の一方入力ノードに入力される。信号PAEDは、ANDゲート57の他方入力ノードに入力される。ORゲート58は、ANDゲート56,57の出力信号を受ける。ORゲート58の出力信号すなわちセレクタ54の出力信号が信号φ1となる。信号LNGが「L」レベルの場合は信号PAEDが信号φ1となり、信号LNGが「H」レベルの場合は信号CLKD′が信号φ1となる。
【0087】
次に、図13および図14に示したSDRAMの動作について簡単に説明する。クロック周期が予め定められた周期よりも長く、信号LNGが「H」レベルの場合は、信号CLKD′がセレクタ54によって選択されて信号φ1となる。この場合は、図15に示すように、内部クロック信号CLK′の立上がりエッジに応答して、信号φ1がパルス的に「H」レベルに立上がり、図13の回路は図23の回路と同様に動作する。
【0088】
また、クロック周期が予め定められた周期よりも短く、信号LNGが「L」レベルの場合は、信号PADEがセレクタ54によって選択され、図16に示すように、信号PADEに応答してφ1がパルス的に「H」レベルになる。したがって、図13において、読出データDOがデータバスDB1に出力されたことに応じて信号φ1がパルス的に「H」レベルになるので、従来のように読出データDOがデータバスDB1に出力される前に信号φ1がパルス的に「H」レベルになって誤動作が生じることはない。
【0089】
[実施の形態5]
図17は、この発明の実施の形態5によるSDRAMのクロック周期検出回路60の構成を示す回路図である。
【0090】
図17を参照して、このクロック周期検出回路60が図6のクロック周期検出回路17と異なる点は、パルス発生回路21′、フリップフロップ33′およびラッチ回路LA′が新たに設けられ、ゲート回路28がゲート回路28′で置換され、内部クロックCLK′に応答して信号LNG,LNG′が出力される点である。
【0091】
ゲート回路28′は、ゲート回路28から遅延回路30および1つのANDゲート32を除去したものである。パルス発生回路21の出力信号CLKDは、初段のANDゲート32の他方入力ノードに直接入力される。
【0092】
パルス発生回路21′には、内部クロック信号CLK′が入力される。パルス発生回路21′の出力信号CLKD′は、ラッチ回路LA,LA′のクロックトインバータ91の制御ノードに入力されるとともに、インバータ94を介してクロックトインバータ92の制御ノードに入力される。フリップフロップ33′には、セット信号SET′およびリセット信号RSTが与えられる。セット信号SET′は、ANDゲート32列のうちの最終段以外の所定段目(図では初段)のANDゲート32の出力信号である。リセット信号RSTは、遅延回路26の出力信号であって、フリップフロップ33にも入力されている。フリップフロップ33′の出力信号φ33′は、ラッチ回路LA′のクロックトインバータ91に入力される。ラッチ回路LA,LA′の出力信号は、それぞれ信号LNG,LNG′となる。
【0093】
信号CLKD′は、1段のANDゲート32によって予め定められた時間Td1だけ遅延され、3段のANDゲート32によって予め定められた時間Td2(Td2>Td1)だけ遅延される。外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd2よりも長い場合は、信号CLKDの正パルスが3段のANDゲート32を通過してフリップフロップ33,33′をセットするので、信号LNG,LNG′はともに「H」レベルとなる。
【0094】
外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1よりも長くTd2よりも短い場合は、信号CLKDの正パルスが1段のANDゲート32を通過してフリップフロップ33′のみをセットするので、信号LNG,LNG′はそれぞれ「L」レベルおよび「H」レベルとなる。外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1よりも短い場合は、信号CLKDの正パルスがANDゲート32列内で消去され、フリップフロップ33,33′がセットされないので、信号LNG,LNG′はともに「L」レベルとなる。
【0095】
図18は、このSDRAMの読出データDOのデータ転送および出力に関連する部分を示す回路ブロック図であって、図4と対比される図である。
【0096】
図18を参照して、この回路が図4の回路と異なる点は、転送制御回路84とラッチ回路LA2との間にゲート回路61が新たに設けられている点である。ゲート回路61は、ゲート回路10と同様、インバータ11およびNANDゲート12を含む。転送制御信号φ2は、インバータ11を介してNANDゲート12の一方入力ノードに入力される。図17のクロック周期検出回路60で生成された信号LNG′は、NANDゲート12の他方入力ノードに入力される。NANDゲート12の出力信号φ2′が転送制御信号としてラッチ回路LA2に入力される。
【0097】
外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd2よりも長いため信号LNG,LNG′がともに「H」レベルの場合は、信号φ1,φ2は、そのままゲート回路10,61を通過して信号φ1′,φ2′となる。この場合は、図18の回路は図23の回路と同様に動作する。
【0098】
外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1よりも長くTd2よりも短いため信号LNG,LNG′がそれぞれ「L」レベルおよび「H」レベルの場合は、信号φ1′は「H」レベルに固定され、信号φ2は信号φ2′となる。この場合は、データバスDB1とDB2は常時結合され、プリアンプ85からデータバスDB1に出力されたデータDOはラッチ回路LA1でタイミング調整されずにデータバスDBに伝達される。
【0099】
外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1よりも短いため信号LNG,LNG′がともに「L」レベルの場合は、信号φ1′,φ2′は「H」レベルに固定される。この場合は、データバスDB1とDB2とDB3は常時結合され、プリアンプ85からデータバスDBに出力されたデータDOはラッチ回路LA1,LA2でタイミング調整されずにデータバスDB2,DB3に伝達される。
【0100】
次に、図17および図18で示したSDRAMの動作について説明する。SDRAMの読出系回路およびDLL回路の各々には複数のバッファやインバータが含まれているので、データ読出時間Toutおよび内部クロック信号CLK′の外部クロック信号CLKに対する進み時間Tfは図17の遅延時間Td2,Td1と相関関係にあり、SDRAMの使用条件などによってTout,Tfが増/減するとTd2,Td1も増/減する。したがって、クロック周期が一定の場合でも、SDRAMの使用条件などによってTout,Tfが変化したときは、その変化に応じてラッチ回路LA1,LA2が制御される。
【0101】
すなわち、Tout,Tfが短く、Td1,Td2が外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間よりも短い場合は、信号LNG,LNG′がともに「H」レベルとなり、図19に示すように、内部クロック信号CLK′のサイクル1′〜3′の立上がりエッジに同期して信号φ1′,φ2′,φ3がそれぞれパルス的に「H」レベルに立上がる。外部クロック信号CLKのサイクル0の立上がりエッジに同期してデータバスDB1に読出されたデータDOは、信号φ1′,φ2′,φ3に同期してデータバスDB1→データバスDB2→データバスDB3→出力バッファ86と伝達され、外部クロック信号CLKのサイクル3の立上がりエッジに同期してデータ入出力ピンDQPに出力される。
【0102】
また、Toutが許容値よりも長くTfが許容値よりも短く、外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1とTd2の間にある場合は、信号LNG,LNG′がそれぞれ「L」レベルおよび「H」レベルとなり、図20に示すように、信号φ1′が「H」レベルに固定され、内部クロック信号CLK′のサイクル2′,3′の立上がりエッジに同期して信号φ2′,φ3がそれぞれパルス的に「H」レベルになる。外部クロック信号CLKのサイクル0の立上がりエッジに応答して、データバスDB1に読出されたデータDOは、ラッチ回路LA1でタイミング調整されることなくデータバスDB2に伝達され、さらに信号φ2′,φ3′に同期してデータバスDB3および出力バッファ86に伝達される。出力バッファ86は、外部クロック信号CLKのサイクル3が立上がりエッジに同期してデータDOをデータ入出力ピンDQPに出力する。
【0103】
また、Tout,Tfが許容値よりも十分に長く、外部クロック信号CLKの立上がりから内部クロック信号CLK′の立上がりまでの時間がTd1よりも短い場合は、信号LNG,LNG′がともに「L」レベルとなり、図21に示すように、信号φ1′,φ2′がともに「H」レベルに固定され、信号φ3が内部クロック信号CLK′のサイクル3′の立上がりエッジに同期してパルス的に「H」レベルに立上がる。外部クロック信号CLKのサイクル0の立上がりエッジに応答して、データバスDB1に読出されたデータDOは、ラッチ回路LA1,LA2でタイミング調整されることなくデータバスDB2,D3に伝達され、さらに信号φ3に同期して出力バッファ86に伝達される。出力バッファ86は、外部クロック信号CLKのサイクル3が立上がりエッジに同期してデータDOをデータ入出力ピンDQPに出力する。
【0104】
なお、この実施の形態でも、図5に示したように、ラッチ回路LA1,LA2の各々にトランスファーゲートを並列接続し、2つのトランスファーゲートをそれぞれ信号LNG,LNG′が「H」レベルの期間に導通させてもよい。
【0105】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0106】
【発明の効果】
以上のように、請求項1に係る発明では、クロック周期検出手段が、クロック周期が予め定められた周期よりも短いか否かを検出し、短い場合は内部クロック信号に関係なく転送手段を活性化させる。したがって、クロック周期が予め定められた周期よりも短い場合でも、従来のようにデータが読出されていない期間に転送手段が活性化されて誤動作が生じることがない。よって、動作周波数範囲が広くなる。
【0107】
請求項2に係る発明では、請求項1に係る発明のクロック周期検出手段は、クロック信号とその遅延信号の論理和信号を生成し、その論理和信号の電位を平滑化する。平滑化された電位は、クロック周期が短いほど高くなるので、その電位が予め定められた電位を超えたことに応じて、転送手段を活性化させる。この場合は、クロック周期検出手段を容易に構成できる。
【0108】
請求項3に係る発明では、請求項1に係る発明のクロック周期検出手段は、クロック信号の周期と遅延回路の遅延時間とを比較し、クロック信号の周期が遅延回路の遅延時間よりも短い場合に転送手段を活性化させる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定でデータ読出時間が長くなった場合の誤動作を防止できる。
【0109】
請求項4に係る発明では、請求項1から3のいずれかに係る発明に、転送手段に並列接続されたスイッチ手段がさらに設けられ、クロック周期が予め定められた周期よりも短い場合はスイッチ手段が導通する。この場合は、読出データが読出手段からスイッチ手段を介して出力手段に転送されるので、転送時間の短縮化が図られる。
【0110】
請求項5に係る発明では、請求項1に係る発明のクロック周期検出手段は、外部クロック信号に同期して生成された読出手段用の活性化信号を遅延させる遅延回路と、内部クロック信号に同期して生成されたパルス信号に応答して遅延回路内を進行中の活性化信号を消去する消去回路と、パルス信号によってセットされて転送手段を活性化させ、遅延回路の出力信号によってリセットされて転送手段を非活性化させるフリップフロップとを含む。パルス信号の周期が短くなると、活性化信号が遅延回路を通過せず、転送手段は非活性化されなくなる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定で読出時間が長くなった場合の誤動作を防止できる。
【0111】
請求項6に係る発明では、読出手段と出力手段の間に第1〜第Nの転送手段が直列接続され、クロック周期検出手段は、クロック周期が予め定められた第1〜第Nの周期の各々よりも短いか否かを検出し、第nの周期よりも短い場合は第1〜第N−n+1の転送手段を内部クロック信号に関係なく活性化させる。したがって、クロック周期が予め定められた第nの周期よりも短い場合でも、従来のようにデータが読出されていない期間に第1〜第N−n+1の転送手段が活性化されて誤動作が生じることはない。このため、動作周波数範囲が広くなる。
【0113】
請求項7に係る発明では、請求項6に係る発明に、それぞれ第1〜第Nの転送手段に並列接続された第1〜第Nのスイッチ手段がさらに設けられ、クロック周期が第nの周期よりも短い場合は第1〜第N−n+1のスイッチ手段が導通する。この場合は、読出データがスイッチ手段を介して転送されるので、転送時間の短縮化が図られる。
【0114】
請求項8に係る発明では、外部クロック信号に同期して読出手段用の第1の活性化信号を生成する第1の信号発生手段と、内部クロック信号に同期して第2の活性化信号を生成する第2の信号発生手段と、クロック周期が予め定められた周期よりも短いか否かを検出するクロック周期検出手段と、クロック周期が予め定められた周期よりも短い場合は第1の活性化信号によって活性化され、長い場合は第2の活性化信号によって活性化される転送手段とが設けられる。この場合も、クロック周期が予め定められた周期よりも短い場合でも、従来のようにデータが読出されていない期間に転送手段が活性化されて誤動作が生じることはない。したがって、動作周波数範囲が広くなる。
【0115】
請求項9に係る発明では、請求項8に係る発明のクロック周期検出手段は、クロック信号とその遅延信号の論理和信号を生成し、その論理和信号の電位を平滑化する。平滑化された電位は、クロック周期が短いほど高くなるので、その電位が予め定められた電位を超えたことに応じて、転送手段を活性化させる。この場合は、クロック周期検出手段を容易に構成できる。
【0116】
請求項10に係る発明では、請求項8に係る発明のクロック周期検出手段は、クロック信号の周期と遅延回路の遅延時間とを比較し、クロック信号の周期が遅延回路の遅延時間よりも短い場合に転送手段を活性化させる。遅延回路の遅延時間はデータ読出時間と相関関係にあるので、クロック周期が一定でデータ読出時間が長くなった場合の誤動作を防止できる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるSDRAMのクロック周波数検出回路の構成を示す回路ブロック図である。
【図2】 図1に示したクロック周波数検出回路の動作を説明するためのタイムチャートである。
【図3】 図1に示したクロック周波数検出回路の動作を説明するための他のタイムチャートである。
【図4】 図1で説明したSDRAMの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図5】 実施の形態1の変更例を示す回路図である。
【図6】 この発明の実施の形態2によるSDRAMのクロック周期検出回路の構成を示す回路図である。
【図7】 図6に示したクロック周期検出回路の動作を示すタイムチャートである。
【図8】 図6に示したクロック周期検出回路の動作を示す他のタイムチャートである。
【図9】 この発明の実施の形態3によるSDRAMの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図10】 図9に示した転送制御回路に含まれる信号発生回路の構成を示す回路図である。
【図11】 図9および図10で説明したSDRAMの動作を示すタイムチャートである。
【図12】 図9および図10で説明したSDRAMの動作を示す他のタイムチャートである。
【図13】 この発明の実施の形態4によるSDRAMの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図14】 図13に示した転送制御回路に含まれる信号発生回路の構成を示す回路図である。
【図15】 図13および図14で説明したSDRAMの動作を示すタイムチャートである。
【図16】 図13および図14で説明したSDRAMの動作を示す他のタイムチャートである。
【図17】 この発明の実施の形態5によるSDRAMのクロック周期検出回路の構成を示す回路図である。
【図18】 図17で説明したSDRAMの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図19】 図17および図18で説明したSDRAMの動作を示すタイムチャートである。
【図20】 図17および図18で説明したSDRAMの動作を示す他のタイムチャートである。
【図21】 図17および図18で説明したSDRAMの動作を示すさらに他のタイムチャートである。
【図22】 従来のSDRAMの全体構成を示すブロック図である。
【図23】 図22に示したSDRAMの読出データの転送および出力に関連する部分の構成を示す回路ブロック図である。
【図24】 図23に示したクロックトインバータの構成を示す回路図である。
【図25】 図22に示したSDRAMの動作を示すタイムチャートである。
【図26】 図22に示したSDRAMの動作を示す他のタイムチャートである。
【符号の説明】
1 クロック周波数検出回路、2,22,26,30,52 遅延回路、3,58 ORゲート、4 キャパシタ、5〜7 抵抗素子、8 コンパレータ、10,28,42,61 ゲート回路、11,14,24,29,43,55,93,94,99 インバータ、12 NANDゲート、13 トランスファーゲート、20,60 クロック周期検出回路、21,41,51 パルス発生回路、23,27,31,53 バッファ、25,32,44,56,57 ANDゲート、33,45 フリップフロップ、34,35,46,47 NORゲート、LA ラッチ回路、39,49,84 転送制御回路、40,50 信号発生回路、54 セレクタ、70 SDRAM、71 クロックバッファ、72制御信号入力回路、73 アドレス入力回路、74 モードレジスタ、75 制御回路、76a,76b メモリアレイ、77a,77b 行デコーダ、78a,78b 列デコーダ、79a,79b センスアンプ+入出力制御回路、80データ転送回路、81 データ入出力回路、82 DLL回路、83 メモリ制御回路、85 プリアンプ、86 出力バッファ、91,92 クロックトインバータ、95,96 PチャネルMOSトランジスタ、97,98 NチャネルMOSトランジスタ。
Claims (10)
- 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択する選択手段、
前記外部クロック信号に同期して、前記選択手段によって選択されたメモリセルのデータを読出す読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して活性化され、前記読出手段によって読出されたデータを取込んで転送する転送手段、
前記転送手段によって転送されたデータを外部に出力する出力手段、および
前記外部クロック信号または前記内部クロック信号の周期が予め定められた周期よりも短いか否かを検出し、短い場合は前記転送手段を前記内部クロック信号に関係なく活性化させるクロック周期検出手段を備える、同期型半導体記憶装置。 - 前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号を予め定められた時間だけ遅延させる遅延回路、
前記外部クロック信号または前記内部クロック信号と前記遅延回路の出力信号との論理和信号を生成する論理回路、
前記論理回路の出力信号の電位を平滑化する平滑回路、および
前記平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第1のレベルの信号を出力し、低い場合は第2のレベルの信号を出力する電位検出回路を含み、
前記転送手段は、前記電位検出回路から前記第1のレベルの信号が出力されている期間は前記内部クロック信号に関係なく活性化され、前記第2のレベルの信号が出力されている期間は前記内部クロック信号に同期して活性化される、請求項1に記載の同期型半導体記憶装置。 - 前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成するパルス発生回路、
前記パルス発生回路で生成されたパルス信号を予め定められた第1の時間だけ遅延させる第1の遅延回路、
前記パルス発生回路で生成されたパルス信号を前記予め定められた第1の時間よりも長い予め定められた第2の時間だけ遅延させる第2の遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記第2の遅延回路内を進行しているパルス信号を消去する消去回路、
前記第1の遅延回路の出力パルス信号によってリセットされて第1のレベルの信号を出力し、前記第2の遅延回路の出力パルス信号によってセットされて第2のレベルの信号を出力するフリップフロップ、および
前記パルス発生回路で生成されたパルス信号に応答して前記フリップフロップの出力信号をラッチするラッチ回路を含み、
前記転送手段は、前記ラッチ回路に前記第1のレベルの信号がラッチされている期間は前記内部クロック信号に関係なく活性化され、前記第2のレベルの信号がラッチされている期間は前記内部クロック信号に同期して活性化される、請求項1に記載の同期型半導体記憶装置。 - さらに、前記転送手段に並列接続されたスイッチ手段を備え、
前記クロック周期検出手段は、前記外部クロック信号または前記内部クロック信号の周期が前記予め定められた周期よりも短い場合は、前記スイッチ手段を導通させる、請求項1から請求項3のいずれかに記載の同期型半導体記憶装置。 - さらに、前記外部クロック信号よりも予め定められた第1の時間だけ遅延し、予め定められた第1のパルス幅を有する活性化信号を生成する信号発生手段を備え、
前記読出手段は、前記外部クロック信号に同期して読出したデータを前記信号発生手段で生成された活性化信号に応答して出力し、
前記クロック周期検出手段は、
前記内部クロック信号に同期して予め定められた第2のパルス幅のパルス信号を生成するパルス発生回路、
前記信号発生手段で生成された活性化信号を予め定められた第2の時間だけ遅延させる遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記遅延回路内を進行している活性化信号を消去する消去回路、および
前記パルス発生回路で生成されたパルス信号によってセットされて第2のレベルの信号を出力し、前記遅延回路から出力された活性化信号によってリセットされて第1のレベルの信号を出力するフリップフロップを含み、
前記転送手段は、前記フリップフロップからの前記第2のレベルの信号によって活性化され、前記第1のレベルの信号によって非活性化される、請求項1に記載の同期型半導体記憶装置。 - 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択する選択手段、
前記外部クロック信号に同期して、前記選択手段によって選択されたメモリセルのデータを読出す読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して順次活性化され、初段が前記読出手段によって読出されたデータを受け、それぞれが前段の出力データを取込んで後段に転送する直列接続された第1〜第N(ただし、Nは2以上の整数である)の転送手段、
前記第Nの転送手段から転送されたデータを外部に出力する出力手段、および 前記外部クロック信号または前記内部クロック信号の周期が予め定められた第1〜第Nの周期の各々よりも短いか否かを検出し、予め定められた第nの周期(ただし、nは1〜Nの整数であり、第nの周期は第n+1の周期よりも短い)よりも短い場合は第1〜第N−n+1の転送手段を前記内部クロック信号に関係なく活性化させるクロック周期検出手段を備える、同期型半導体記憶装置。 - さらに、それぞれが前記第1〜第Nの転送手段に並列接続された第1〜第Nのスイッチ手段を備え、
前記クロック周期検出手段は、前記外部クロック信号または前記内部クロック信号の周期が予め定められた第nの周期よりも短い場合は、第1〜第N−n+1のスイッチ手段を導通させる、請求項6に記載の同期型半導体記憶装置。 - 外部クロック信号に同期して動作する同期型半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイのうちのいずれかのメモリセルを選択するメモリセル選択手段、
前記外部クロック信号よりも予め定められた時間だけ遅延し、予め定められた第1のパルス幅の第1の活性化信号を生成する第1の信号発生手段、
前記外部クロック信号に同期して前記メモリセル選択手段によって選択されたメモリセルのデータを読出し、前記第1の活性化信号に応答してそのデータを出力する読出手段、
前記外部クロック信号に同期して内部クロック信号を生成する内部クロック発生手段、
前記内部クロック信号に同期して予め定められた第2のパルス幅の第2の活性化信号を生成する第2の信号発生手段、
前記外部クロック信号または前記内部クロック信号の周期が予め定められた周期よりも短いか長いかを検出し、短い場合は第1のレベルの信号を出力し、長い場合は第2のレベルの信号を出力するクロック周期検出手段、
前記第1のレベルの信号に応答して前記第1の活性化信号を選択し、前記第2のレベルの信号に応答して前記第2の活性化信号を選択する信号選択手段、
前記信号選択手段によって選択された第1または第2の活性化信号によって活性化され、前記読出手段によって読出されたデータを取込んで転送する転送手段、および
前記転送手段から転送されたデータを外部に出力する出力手段を備える、同期型半導体記憶装置。 - 前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号を予め定められた時間だけ遅延させる遅延回路、
前記外部クロック信号または前記内部クロック信号と前記遅延回路の出力信号との論理和信号を生成する論理回路、
前記論理回路の出力信号の電位を平滑化する平滑回路、および
前記平滑回路の出力電位が予め定められた電位よりも高いか低いかを検出し、高い場合は第1のレベルの信号を出力し、低い場合は前記第2のレベルの信号を出力する電位検出回路を含む、請求項8に記載の同期型半導体記憶装置。 - 前記クロック周期検出手段は、
前記外部クロック信号または前記内部クロック信号に同期して予め定められたパルス幅のパルス信号を生成するパルス発生回路、
前記パルス発生回路で生成されたパルス信号を予め定められた第1の時間だけ遅延させる第1の遅延回路、
前記パルス発生回路で生成されたパルス信号を前記予め定められた第1の時間よりも長い予め定められた第2の時間だけ遅延させる第2の遅延回路、
前記パルス発生回路で生成されたパルス信号に応答して、前記第2の遅延回路内を進行しているパルス信号を消去する消去回路、
前記第1の遅延回路の出力パルス信号によってリセットされて前記第1のレベルの信号を出力し、前記第2の遅延回路の出力パルス信号によってセットされて前記第2のレベルの信号を出力するフリップフロップ、および
前記パルス発生回路で生成されたパルス信号に応答して前記フリップフロップの出力信号をラッチし、ラッチした信号を出力するラッチ回路を含む、請求項8に記載の同期型半導体記憶装置。
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