KR20050118904A - 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법 - Google Patents

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KR20050118904A
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Abstract

본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법에 관한 것으로, 물리적 연마 방법으로 실리콘과 더불어 금속막의 선단부를 연마한 다음, 감광막 형성없이 전해 도금 방법으로 웨이퍼 후면으로 노출된 금속층에 직접 도금 범프를 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다. 따라서 본 발명에 따른 제조 방법에 따르면 금속층을 형성한 이후에 진행되는 웨이퍼 후면 연마 공정이 단일 물리적 연마 공정으로 진행되기 때문에, 웨이퍼 후면 연마 공정 시간을 줄일 수 있다. 그리고 구멍에 충전된 금속층의 선단부를 연마하는 과정에서 제거하기 때문에, 종래와 같이 금속층의 연마없이 금속층 외측의 실리콘만을 선택적으로 제거하는 공정에 비해서 웨이퍼 후면 연마 공정을 용이하게 진행할 수 있다.
웨이퍼 후면에 감광막을 이용한 사진 공정 없이 웨이퍼 후면에 노출된 금속층에 직접 도금 범프를 형성할 수 있기 때문에, 웨이퍼 레벨 도금 범프 형성 공정을 간소화시켜 시간적 비용적인 면에서 이득을 기대할 수 있다.

Description

웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법{Method for manufacturing CSP for wafer level stack package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 적층 패키지 제조시 상하부 패키지를 연결하는 관통 전극의 범프를 사진 공정 없이 웨이퍼 후면에 직접 전해 도금으로 형성하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. JEDEC(Joint Electron Device Engineering Council), EIAJ(Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(application specific integrated circuit), 마이크로 컨트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산 일로에 있다. 현재는 전 세계적으로 약 50개 이상의 각종 칩 스케일 패키지들이 개발되거나 생산되고 있는 실정이다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러모로 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level)에서의 칩 스케일 패키지가 대두되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소활 수 있음을 의미하기도 한다.
이와 같은 웨이퍼 레벨에서 제조된 칩 스케일 패키지를 3차원으로 적층한 적층 패키지도 대두되고 있다. 웨이퍼 레벨에서 제조된 칩 스케일 패키지를 3차원으로 적층하기 위해서는, 아래 위로 배치된 칩 스케일 패키지 사이에 전기적 접속이 필요하다. 이를 위해서 미국등록특허 제6,249,096호, 일본공개특허공보 제2003-273155호 등에 개시된 바와 같이 반도체 칩을 관통하는 구멍을 형성하고, 그 구멍에 관통 전극을 형성할 필요가 있다.
관통 전극을 형성하는 종래의 방법으로는, 반도체 칩의 칩 패드를 관통하여 소정의 깊이로 구멍을 형성한다. 그리고 칩 패드를 포함한 구멍의 내측에 금속 기저층(UBM; under bump metal)을 형성한 다음 구멍 내부를 금속으로 충전시킨다. 마지막으로 웨이퍼의 후면을 연마하여 구멍 내에 충전된 금속층의 선단부를 노출시킨다. 즉, 후면 연마된 웨이퍼의 후면으로 노출된 금속층의 선단부를 패키지 적층시 외부접속단자로 사용한다.
그런데 종래의 웨이퍼 후면 연마 공정은 일차적으로 구멍에 충전된 금속층의 선단부에 근접할 때까지는 기계적인 연마 공정 진행한다. 다음으로 금속층에 대해서 선택비를 갖는 식각 조건으로 웨이퍼 후면의 실리콘을 식각하여 금속층의 선단부를 웨이퍼 후면을 통하여 외부로 노출시킨다. 물론 기계적인 연마 공정 없이 식각 방법으로만 웨이퍼 후면 연마 공정을 진행할 수도 있다.
그런데 웨이퍼 후면을 통하여 금속층을 노출시키면서 실리콘만을 선택적으로 제거하기 위해서는, 금속층에 대한 높은 선택비를 갖는 식각 공정 조건이 필요한데, 식각 공정 조건을 맞추어는 주는 것이 쉽지 않고, 식각 과정에서 웨이퍼 후면으로 노출되는 금속층이 손상될 수 있다. 아울러 일반적으로 웨이퍼 후면 연마에 사용되는 기계적인 연마 공정에 비해서 식각 공정을 병행해서 진행할 경우, 웨이퍼 후면 연마 공정 시간이 길어지는 문제점이 있었다.
그리고 적층되는 칩 스케일 패키지를 서로 전기적으로 연결하기 위해서 구멍의 일측면에 금속 범프를 형성하게 되는데, 일반적으로 금속 범프 형성 방법으로는 도금 방법이 주로 사용된다. 종래의 도금 방법의 경우, 금속 범프를 형성할 면에 금속 기저층을 형성한 다음 감광막을 사용한 사진 공정을 진행하기 때문에, 공정이 복잡하고 금속 범프 형성 공정에 시간이 많이 소요되는 문제점을 안고 있다.
그리고 최근에 일본공개특허공보 제2003-273155호에 개시된 바와 같이, 웨이퍼 후면 연마 공정 전의 웨이퍼의 상부면을 통하여 소정 깊이의 구멍이 칩 패드를 관통하여 형성되고, 칩 패드를 포함한 구멍 내측에 다층의 금속층을 형성한다. 웨이퍼 후면을 통하여 구멍에 형성된 금속층의 일부가 외부에 노출될 수 있도록 웨이퍼 후면을 식각한다. 그리고 노출된 금속층에 돌기부를 형성한 이후에 돌기부에 솔더 볼을 찔러 융착시켜 솔더 볼을 형성한다.
그런데 웨이퍼 후면을 통하여 금속층을 노출시키면서 실리콘 만을 제거하기 위해서는, 금속층에 대한 높은 선택비를 갖는 식각 공정 조건이 필요한데, 식각 공정 조건을 맞추어는 주는 것이 쉽지 않고, 식각 과정에서 웨이퍼 후면으로 노출되는 금속층이 손상될 수 있다. 아울러 일반적으로 웨이퍼 후면 연마에 사용되는 기계적인 연마 공정에 비해서 시간이 많이 소요되는 문제점을 안고 있다.
그리고 웨이퍼 후면에 노출된 금속층에 솔더 볼을 형성하기 위해서, 돌기부를 형성하는 도금 공정을 진행하고, 개개의 돌기부마다 솔더 볼을 찔러 융착시키는 공정을 진행해야 하기 때문에, 솔더 볼의 접합성은 높일 수 있지만, 솔더 볼 형성 공정이 아주 복잡하고 시간이 많이 소요되는 문제점을 안고 있다.
따라서, 본 발명의 제 1 목적은 웨이퍼의 후면 연마 공정 시간을 최소화할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 웨이퍼 후면에 감광막을 이용한 사진 공정 없이 도금 범프를 형성할 수 있는 방법을 제공하는 데 있다.
본 발명의 제 3 목적은 웨이퍼 레벨 도금 범프 형성 공정을 간소화하여 제조 비용을 줄이는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기계적 연마 방법으로 실리콘과 더불어 금속막의 선단부를 연마한 다음, 감광막 형성없이 전해 도금 방법으로 웨이퍼 후면으로 노출된 금속층에 직접 도금 범프를 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다.
본 발명의 바람직한 실시 양태에 있어서, 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법으로, (a) 활성면과, 상기 활성면에 반대되는 후면을 가지며, 상기 활성면에 다수개의 칩 패드가 형성된 반도체 칩들과, 상기 반도체 칩들을 구분하는 칩 절단 영역이 형성된 웨이퍼를 준비하는 단계와; (b) 상기 활성면을 통하여 상기 칩 패드에 소정의 깊이로 구멍을 형성하는 단계와; (c) 상기 구멍의 내측면을 포함하여 상기 활성면 전체에 금속 기저층을 형성하는 단계와; (d) 상기 칩 패드의 구멍 내에 충전되면서, 상기 칩 패드를 포함하는 영역에 각기 소정의 높이로 금속층을 형성하는 단계와; (e) 상기 웨이퍼 후면을 물리적 연마 방법으로 연마하여 상기 구멍에 충전된 금속층의 선단부를 연마된 상기 웨이퍼의 후면으로 노출시키는 단계와; (f) 상기 웨이퍼 후면 부분을 직접 도금조에 담구어 상기 웨이퍼 후면에 노출된 상기 금속층 면에 도금 범프를 형성하는 단계와; (g) 상기 웨이퍼 활성면의 금속층 외측의 금속 기저층을 제거하여 관통 전극을 형성하는 단계와; (h) 상기 칩 절단 영역을 따라서 상기 웨이퍼를 절단하여 개별 칩 스케일 패키지로 분리하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다.
본 발명의 제조 방법에 따른 (b) 단계 후에 구멍의 내벽에 절연층을 형성하는 단계를 더 포함한다.
본 발명의 제조 방법에 따른 (b) 단계에서 구멍은 칩 패드 영역 안에 형성하는 것이 바람직하다.
본 발명의 제조 방법에 따른 (c) 단계에서 금속 기저층은 Ti/Cu, Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 그리고 이들 조합으로 이루어진 합금으로 이루어진 그룹에서 선택될 수 있다.
본 발명의 제조 방법에 따른 (d) 단계에서 금속층은 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 그리고 이들 조합으로 이루어진 합금으로 이루어진 전도성 금속 그룹에서 선택될 수 있다.
본 발명의 제조 방법에 따른 (e) 단계 후에 웨이퍼의 활성면에 소정 두께의 절연성 버퍼용 접착 테이프를 부착하는 단계를 더 포함할 수 있다. 버퍼용 접착 테이프로는 자외선 테이프를 사용하는 것이 바람직하다. 버퍼용 접착 테이프를 관통하여 다수개의 음극 연결용 윈도우가 형성할 수 있다.
본 발명의 제조 방법에 따른 (b) 단계에서 반도체 칩들 외곽의 가장자리 영역에 음극 연결용 구멍이 형성할 수 있다. 아울러 (d) 단계에서 음극 연결용 구멍 내에 충전되면서, 음극 연결용 구멍을 포함하는 영역에 각기 음극 연결용 금속층을 형성하는 단계를 포함할 수 있다. 그리고 (f) 단계에서 웨이퍼 배면의 가장자리 둘레에 노출된 음극 연결용 금속층에 음극이 연결된다.
본 발명의 제조 방법에 따른 (f) 단계 이후에 버퍼용 접착 테이프에 자외선을 조사하여 버퍼용 접착 테이프를 웨이퍼의 활성면에서 제거하는 단계를 포함한다.
본 발명의 제조 방법에 따른 (f) 단계에서, 웨이퍼를 도금조에 밀착시키는 웨이퍼 밀착기의 바닥면에 설치된 음극판이 웨이퍼 활성면에서 돌출된 금속층에 기계적으로 접촉하여 전기적으로 연결된다.
그리고 본 발명의 제조 방법에 따른 (f) 단계에서 도금 범프는 금(Au), 니켈(Ni), 구리(Cu) 그리고 솔더(solder)로 이루어진 도전성 금속 그룹에서 선택될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1 내지 도 13은 본 발명의 제 1 실시예에 따른 웨이펄 레벨 적층 패키지용 칩 스케일 패키지의 제조 방법에 따른 각 단계들을 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
본 실시예의 제조 공정은 웨이퍼(30)를 준비 단계로부터 출발한다. 먼저 도 1에 도시된 바와 같이, 실리콘 소재의 실리콘 기판(32)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 실리콘 기판(32)에 집적된 회로들이 복수개의 반도체 칩(34)을 구성하고, 이웃하는 반도체 칩(34)들은 칩 절단 영역(36; scribe line)에 의해 구분된다. 한편으로 웨이퍼(30)는 반도체 칩들(34)이 형성되는 칩 영역(30a)과, 칩 영역(30a) 외측의 가장자리 영역(30b)으로 나눌 수 있다. 반도체 칩(34)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다. 그리고 도 2부터 도 13까지의 도면은 칩 스케일 패키지로 제조될 반도체 칩(34)의 극히 일부를 나타낸 것에 불과하다.
도 2 및 도 3에 도시된 바와 같이, 반도체 칩(34)은 실리콘 기판(32) 상부면에 집적회로와 전기적으로 연결된 칩 패드(31)를 포함한다. 또한 불활성층(33)이 실리콘 기판(32) 상부면과 칩 패드(31) 가장자리를 뒤덮고 있어서, 실리콘 기판(32) 내부의 집적회로들을 외부환경으로부터 보호한다. 칩 패드(31)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(33)은 산화막, 질화막 또는 그 조합으로 되어 있다. 그리고 칩 패드(31)들은 칩 절단 영역(36)에 근접한 반도체 칩(34)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(31)의 위치가 반드시 반도체 칩(34)의 가장자리에 한정되는 것은 아니다.
다음으로 도 4에 도시된 바와 같이, 반도체 칩(34)에서 관통 전극이 형성될 영역에 소정의 깊이로 구멍(37)을 형성하는 단계가 진행된다. 즉, 반도체 칩의 칩 패드(31)의 상부면에서 소정의 깊이로 구멍(37)을 형성한다. 구멍(37)은 칩 패드(31) 영역 안에 형성되며, 웨이퍼 후면 연마 공정에 의해 웨이퍼 후면(39)을 통하여 구멍(37)이 노출될 수 있는 깊이로 형성한다. 구멍(37)을 형성하는 방법으로 레이저 드릴링 방법, 습식 식각 방법 또는 건식 식각 방법 중에서 선택하여 사용할 수 있다.
이후에 진행될 웨이퍼 후면 연마 공정은 기계적인 연마 공정을 진행하여 구멍(37)의 선단부를 연마된 웨이퍼 후면으로 노출시키기 때문에, 구멍(37)은 종래에 비하여 깊게 형성하지 않아도 된다.
다음으로 도 5에 도시된 바와 같이, 구멍(37)의 내벽에 절연층(38)을 형성하는 단계가 진행된다. 즉, 절연층(38)은 구멍(37)에 충전될 금속층과 구멍(37) 내벽 사이의 접촉에 따른 전기적 쇼트 발생을 방지한다.
절연층(38)은 적어도 구멍(37)의 내벽 즉, 구멍(37) 내에 노출된 실리콘 기판(32) 측벽에 형성되는 것이 바람직하며, 구멍(37) 내에 노출된 실리콘 기판(32) 바닥에는 형성되지 않을 수도 있다. 이는 실리콘 기판(32) 바닥의 경우 이후 공정에서 연마되어 제거되고, 금속층으로부터 절연되어야 할 실질적인 부분이 구멍(37) 내에 노출된 실리콘 기판(32) 바닥이 아닌 실리콘 기판(37) 측벽이기 때문이다. 한편 칩 패드(31)의 상부 영역은 절연층(38)에 의해 덮여지지 않는다.
구멍(37)의 내벽에 절연층(38)을 형성하는 구체적인 방법으로는, 일본공개특허공보 제2003-273155호에 기재된 바와 같이, 구멍(38) 위에 개구부가 형성된 하드 마스크(hard mask)를 활성면(35)에 형성한 다음, 화학적 기상 증착 방법에 의하여 절연층(38)을 형성하고, 하드 마스크를 제거함으로써, 구멍(37)의 내벽에 절연층(38)을 선택적으로 형성할 수 있다. 절연층(38)은 산화막, 질화막 또는 그 조합으로 이루어질 수 있다.
다음으로 도 6에 도시된 바와 같이, 구멍(37)을 포함한 웨이퍼의 활성면(35) 전체에 금속 기저층(41; UBM; under bump metal)을 형성하는 단계가 진행된다. 예컨대, 스퍼터링(sputtering) 방법으로 5 내지 10㎛의 티타늄(Ti)층과 구리(Cu)층과의 적층막으로 된 금속 기저층(41)을 형성한다. 금속 기저층(41)은 절연층(38)과의 밀착성이 우수하고 이후에 형성할 금속층과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 절연층(38)에 대한 밀착성이 우수한 소재로는 크롬(Cr)이나 티타늄(Ti) 등을 들 수 있고, 용접에 대한 젖음성이 우수한 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 따라서 금속 기저층(41)으로는 Ti/Cu를 비롯하여 Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다.
다음으로 도 7a 내지 도 7c에 도시된 바와 같이, 포토 마스크(51)를 이용한 도금 공정으로 금속층(42)을 형성하는 단계가 진행된다. 먼저 도 7a에 도시된 바와, 웨이퍼의 활성면(35)에 포토 마스크(51)를 형성한다. 포토 마스크(51)는 감광막(photo resist layer)에 대한 일반적인 사진 공정 예컨대, 감광제의 도포, 노광 그리고 현상 공정으로 패터닝하여 형성한다. 도면부호 52는 포토 마스크(51)에 형성된 윈도우를 나타내며, 윈도우(52)를 통하여 구멍(37)을 포함한 칩 패드(31) 영역에 형성된 금속 기저층(41)이 노출된다.
다음으로 도 7b에 도시된 바와 같이, 윈도우(52)를 충전하는 금속층(42)을 도금하여 형성한다. 즉, 금속 기저층(41)을 전극으로 이용하여 도금 공정으로 윈도우(52)에 노출된 금속 기저층(41) 위에 금속층(42)을 형성하되, 구멍(37) 내에 충전되면서 적어도 칩 패드(31)를 포함하는 영역에 소정의 높이로 형성한다. 금속층(42)으로는 용접에 대한 젖음성이 우수한 단일 금속 또는 합금 소재로부터 선택하는 것이 바람직하다. 예컨대, 금속층(42)의 소재로는 은, 금, 동, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다.
마지막으로 도 7c에 도시된 바와 같이, 포토 마스크(도 7b의 51)를 제거하는 공정을 진행한다. 이때 금속 기저층(41)은 제거하지 않는다. 물론 포토 마스크를 제거하는 공정에서 금속층(42) 외측의 금속 기저층이 제거된다면, 웨이퍼의 활성면에 다시 전극으로 사용될 전극층을 형성할 수 있다.
다음으로 도 8에 도시된 바와 같이, 웨이퍼 후면(39)을 연마하는 단계가 진행된다. 즉, 제조될 칩 스케일 패키지의 박형화를 구현하고, 웨이퍼 후면(39)을 통하여 금속층(42)의 선단부를 노출시키기 위해서 연마기(53; grinder)로 웨이퍼 후면(39)을 연마한다. 예컨대, 연마전 웨이퍼(30)의 경우 약 700㎛의 두께를 갖는데, 본 발명에 따른 후면 연마 공정을 통하여 약 100㎛ 이하의 두께의 웨이퍼로 형성하며, 반도체 칩(34)의 구동에 무리가 없고 기술력이 허락한다면 더욱 얇게 가공하여도 무방하다. 이때 웨이퍼 활성면(35)에 형성되는 구멍(37)의 깊이는 웨이퍼 후면 연마 공정 이후의 웨이퍼(30)의 두께보다는 깊게 형성된다.
특히 본 발명에서는 연마기(53)를 이용하여 금속층(42)의 선단의 일부를 깎아 웨이퍼 후면(39)으로 금속층(42)의 선단부를 직접 노출시키기 때문에, 종래의 웨이퍼 후면 연마 공정에 비해서 공정 조건이 까다롭지 않고 단일 방법으로 연마 공정이 진행됨으로 공정 시간을 줄일 수 있다. 즉, 종래의 웨이퍼 후면 연마 공정은 금속층의 선단부가 깎이지 않도록 금속층의 선단부가 노출되기 전까지는 연마기와 같은 물리적 연마 방법으로 연마 공정을 진행한 이후에, 실리콘만을 선택적으로 제거하는 건식 식각 공정을 진행하기 때문에, 웨이퍼 후면 연마 공정 시간이 길었다.
다음으로 도 9, 도 10 그리고 도 14에 도시된 바와 같이, 웨이퍼 후면(39)에 노출된 금속층(42)에 도금 범프(43)를 형성하는 단계가 진행된다. 먼저 도 9에 도시된 바와 같이, 웨이퍼(30)의 두께가 100㎛ 이하로 얇게 연마된 경우, 웨이퍼(30) 상태로 취급하기가 곤란하기 때문에, 도 9에 도시된 바와 같이, 웨이퍼의 활성면(35)에 버퍼용 접착 테이프(54)를 부착하는 단계가 진행된다. 버퍼용 접착 테이프(54)는 도금 범프(43)를 형성하는 공정에서 박형의 웨이퍼(30)의 취급을 용이하게 하며, 도금 공정에서 웨이퍼(30)에 가해지는 기계적인 충격 등을 완화하고, 웨이퍼(30)가 손상되는 것을 억제하는 역할을 담당한다. 버퍼용 접착 테이프(54)로는 자외선 테이프를 사용하는 것이 바람직하다.
그리고 제 1 실시예에서는 버퍼용 접착 테이프(54)의 상부면을 통하여 웨이퍼 활성면(35)에 음극을 연결할 수 있도록, 버퍼용 접착 테이프(54)에 적어도 한 군데 이상의 윈도우(55)가 형성되어 있다. 윈도우(55)를 통하여 노출된 금속층(42) 또는 금속 기저층(41)에 음극이 연결된다.
다음으로 도 10 및 도 14에 도시된 바와 같이, 웨이퍼 후면(39)에 노출된 금속층(42)에 전해 도금으로 도금 범프(43)를 형성한다. 즉, 종래의 포토 마스크를 이용한 사진 공정 없이 웨이퍼 후면(39) 부분을 직접 전해 도금액(63)에 노출시켜 웨이퍼 후면(39)에 노출된 금속층(42)에 전해 도금 방법으로 소정의 높이의 도금 범프(43)를 형성한다. 이때 도금 범프(43)의 소재는 도금조(60)의 전해 도금액(63)과 양극판(62)의 소재에 따라서 결정된다. 양극판(62)으로는 금(Au), 니켈(Ni), 구리(Cu) 그리고 솔더(solder)와 같은 도전성 금속이 사용된다.
제 1 실시예에 따른 도금 공정을 좀 더 구체적으로 설명하면, 먼저 도금조(60)의 전해 도금액(63)에 웨이퍼 후면(39) 부분이 담길 수 있도록 도금조(60)에 밀착시킨다. 다음으로 웨이퍼 활성면(35)에 부착된 버퍼용 접착 테이프의 윈도우(55)에 노출된 금속 기저층(41) 또는 금속층(42)에 음극 단자(61)를 연결하고, 도금조(60)에 내설된 양극판(62)에 양극을 걸어줌으로써, 웨이퍼 후면(39)에 노출된 금속층(42)에 전해 도금이 이루어져 소정 높이의 도금 범프(43)가 형성된다. 이때 구멍(37)에 각기 형성된 금속층들(42)은 웨이퍼 활성면(35)에 형성된 금속 기저층(41)에 의해 모두 전기적으로 연결되기 때문에, 윈도우(55)에 노출된 금속 기저층(41) 또는 금속층(42)에 음극을 걸어주면 된다.
다음으로 도 11에 도시된 바와 같이, 버퍼용 접착 테이프(도 10의 54)를 제거하는 단계가 진행된다. 즉, 버퍼용 접착 테이프에 자외선을 조사하여 웨이퍼(30)에 대한 접착성을 떨어뜨린 다음 웨이퍼(30)에서 버퍼용 접착 테이프를 제거한다.
다음으로 도 12에 도시된 바와 같이, 금속층(42) 외측의 금속 기저층을 제거하여 관통 전극(40)을 형성하는 단계가 진행된다. 즉, 웨이퍼 활성면(35)에 돌출된 금속층(42)을 식각 마스크로 해서 금속층(42) 외측의 금속 기저층을 선택적으로 식각하여 금속층(42)들을 전기적으로 단절시킴으로써, 칩 패드(31)에 각기 관통 전극(40)을 형성한다.
마지막 단계로서 도 13에 도시된 바와 같이, 각각의 개별 칩 스케일 패키지(10)로 분리하는 단계가 진행된다. 즉, 절단기(56)로 웨이퍼의 칩 절단 영역(도 12의 36)을 따라서 웨이퍼(30)를 절단함으로 적층 패키지용 개별 칩 스케일 패키지(10)를 얻을 수 있다.
한편 본 발명의 제 1 실시예에 따른 박형의 웨이퍼(30)에 도금 범프(43)를 형성하는 방법에 있어서, 윈도우(55)가 형성된 버퍼용 접착 테이프(54)를 웨이퍼의 활성면(35)에 부착하고, 윈도우(55)를 통하여 음극 단자(61)를 연결하는 예를 개시하였지만, 도 15에 도시된 바와 같이, 본 발명의 제 2 실시예에서는 웨이퍼 후면(39)을 통하여 음극 단자(71)를 연결할 수도 있다. 즉, 웨이퍼의 가장자리 영역에 다수개의 음극 연결용 구멍(37a)과 금속층(42a)을 형성한 다음, 웨이퍼의 후면(39)에 노출된 음극 연결용 금속층(42a)에 음극 단자(71)를 연결하여 도금 공정을 진행한다. 이때 음극 연결용 구멍(37a)은 칩 패드에 구멍(37)을 형성하는 공정에서 함께 형성하고, 음극 연결용 금속층(42a)은 금속층(42)을 형성하는 공정에서 함께 형성한다. 그리고 음극 연결용 금속층(42a)은 금속 기저층(41)을 통하여 금속층들(42)과 모두 전기적으로 연결되어 있기 때문에, 웨이퍼 후면(39)을 통하여 음극 연결용 금속층(42a)에 음극 단자(71)를 연결하여 도금 공정을 진행할 수 있다.
한편 음극 단자(71)의 일부가 도금조(70)에 들어가기 때문에, 도금조(70)에 들어가는 음극 단자(72) 부분은 전해 도금액(73)에서 격리될 수 있도록 패킹처리가 되어 있다.
그리고 웨이퍼(30)의 두께가 100㎛ 이상으로 두꺼워 버퍼용 접착 테이프를 사용하지 않고 웨이퍼 상태로 도금 공정이 가능한 경우에는, 도 16에 도시된 바와 같이, 도금조의 전해 도금액(83)에 웨이퍼 후면(39) 부분이 담길 수 있도록 도금조(80)에 탑재시킨 상태에서, 웨이퍼 밀착기(84)의 음극판(81)을 웨이퍼 활성면(35)에 기계적으로 밀착시켜 도금 공정을 진행할 수 있다. 이때 웨이퍼 밀착기(84)의 음극판(81)이 웨이퍼 활성면(35)에서 돌출된 금속층(42)에 기계적인 접촉으로 전기적으로 연결된 상태에서 도금 공정이 진행된다. 그리고 음극판(81)이 설치되는 웨이퍼 밀착기(84)의 헤드 부분은 절연성 소재로 제조되며, 예컨대 테프론이 사용될 수 있다.
전술된 제 1 내지 제 3 실시예에 따른 도금 공정에서는 웨이퍼 일부가 도금조의 전해 도금액에 담기는 예를 개시하였지만, 웨이퍼 전체를 전해 도금액에 담그는 디핑(dipping) 방법으로 도금 공정을 진행할 수도 있다. 이 경우 웨이퍼의 활성면으로는 전해 도금액이 침투하지 않도록 패킹처리를 할 필요가 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명에 따른 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법에 따르면, 구멍에 금속층을 충전한 이후에 웨이퍼 후면으로 금속층의 선단부를 노출시키기 위해서, 물리적 연마 공정으로만 금속층의 선단의 일부를 깎아 웨이퍼 후면으로 금속층의 선단부를 직접 노출시키기 때문에, 종래의 웨이퍼 후면 연마 공정에 비해서 공정 조건이 까다롭지 않고 단일 방법으로 연마 공정이 진행됨으로 공정 시간을 줄일 수 있다.
웨이퍼 후면에 노출된 금속층에 감광막을 이용한 사진 공정 없이 도금 범프를 형성하는 공정을 진행하기 때문에, 도금 범프 형성 공정을 간소화시킬 수 있고 도금 범프 형성에 따른 제조 비용도 줄일 수 있다.
웨이퍼 후면 연마 공정에 의해 박형화된 웨이퍼의 활성면에 버퍼용 접착 테이프를 부착하여 사용함으로써, 도금 공정에서 박형의 웨이퍼를 파손이나 손상없이 용이하게 취급할 수 있다.
도 1 내지 도13은 본 발명의 제 1 실시예에 따른 웨이펄 레벨 적층 패키지용 칩 스케일 패키지의 제조 방법에 따른 각 단계들을 보여주는 도면들로서,
도 1은 본 발명의 제 1 실시예에 따른 칩 스케일 패키지 제조에 사용되는 반도체 웨이퍼의 개략적인 평면도이고,
도 2는 도 1의 웨이퍼에 제조가 완료된 반도체 칩의 일부분을 확대하여 보여주는 평면도이고,
도 3은 도 2의 3-3선 단면도이고,
도 4는 칩 패드에 소정의 깊이로 구멍을 형성하는 단계를 보여주는 단면도이고,
도 5는 구멍의 내벽에 절연층을 형성하는 단계를 보여주는 단면도이고,
도 6은 활성면에 금속 기저층을 형성하는 단계를 보여주는 단면도이고,
도 7a 내지 도 7c는 금속 기저층 위에 금속층을 형성하는 단계를 보여주는 단면도이고,
도 8은 금속층의 선단부가 노출되게 웨이퍼 후면을 연마하는 단계를 보여주는 단면도이고,
도 9는 웨이퍼 활성면에 버퍼용 접착 테이프를 부착하는 단계를 보여주는 단면도이고,
도 10은 웨이퍼 후면에 노출된 금속층에 도금 범프를 형성하는 단계를 보여주는 단면도이고,
도 11은 버퍼용 접착 테이프를 제거하는 단계를 보여주는 단면도이고,
도 12는 웨이퍼 활성면의 금속층 외측의 금속 기저층을 제거하여 관통 전극을 형성하는 단계를 보여주는 단면도이고,
도 13은 개별 칩 스케일 패키지로 분리하는 단계를 보여주는 단면도이다.
도 14는 본 발명에 제 1 실시예에 따른 도금조에서 도금 범프를 형성하는 단계를 보여주는 도면으로서, 버퍼용 접착 테이프에 형성된 윈도우를 통하여 음극이 연결된 상태를 개략적으로 보여주는 도면이다.
도 15는 본 발명의 제 2 실시예에 따른 도금조에서 도금 범프를 형성하는 단계를 보여주는 도면으로서, 웨이퍼 후면의 가장자리 부분에 형성된 음극 연결용 금속층에 음극이 연결된 상태를 개략적으로 보여주는 도면이다.
도 16은 본 발명의 제 3 실시예에 따른 도금조에서 도금 범프를 형성하는 단계를 보여주는 도면으로서, 웨이퍼 활성면에 노출된 금속층에 음극판이 접촉된 상태를 개략적으로 보여주는 도면이다.
* 도면의 주요 부분에 대한 설명 *
10 : 칩 스케일 패키지 30 : 웨이퍼
30a : 칩 영역 30b : 가장자리 영역
31 : 칩 패드 32 : 실리콘 기판
33 : 불활성층 34 : 반도체 칩
35 : 활성면 36 : 칩 절단 영역
37 : 구멍 38 : 절연층
39 : 후면 40 : 관통 전극
41 : 금속 기저층 42 : 금속층
43 : 도금 범프 51 : 포토 마스크
52, 55 : 윈도우 53 : 연마기
54 : 버퍼용 접착 테이프 56 : 절단기
60 : 도금조 61 : 음극 단자
62 : 양극판 63 : 전해 도금액

Claims (14)

  1. 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법으로
    (a) 활성면과, 상기 활성면에 반대되는 후면을 가지며, 상기 활성면에 다수개의 칩 패드가 형성된 반도체 칩들과, 상기 반도체 칩들을 구분하는 칩 절단 영역이 형성된 웨이퍼를 준비하는 단계와;
    (b) 상기 활성면을 통하여 상기 칩 패드에 소정의 깊이로 구멍을 형성하는 단계와;
    (c) 상기 구멍의 내측면을 포함하여 상기 활성면 전체에 금속 기저층을 형성하는 단계와;
    (d) 상기 칩 패드의 구멍 내에 충전되면서, 상기 칩 패드를 포함하는 영역에 각기 소정의 높이로 금속층을 형성하는 단계와;
    (e) 상기 웨이퍼 후면을 물리적 연마 방법으로 연마하여 상기 구멍에 충전된 금속층의 선단부를 연마된 상기 웨이퍼의 후면으로 노출시키는 단계와;
    (f) 상기 웨이퍼 후면 부분을 직접 도금조에 담구어 상기 웨이퍼 후면에 노출된 상기 금속층 면에 도금 범프를 형성하는 단계와;
    (g) 상기 웨이퍼 활성면의 금속층 외측의 금속 기저층을 제거하여 관통 전극을 형성하는 단계와;
    (h) 상기 칩 절단 영역을 따라서 상기 웨이퍼를 절단하여 개별 칩 스케일 패키지로 분리하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  2. 제 1항에 있어서, 상기 (b) 단계 후에 상기 구멍의 내벽에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  3. 제 2항에 있어서, 상기 (b) 단계에서 상기 구멍은 상기 칩 패드 영역 안에 형성하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  4. 제 3항에 있어서, 상기 (c) 단계에서 금속 기저층은 Ti/Cu, Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 그리고 이들 조합으로 이루어진 합금으로 이루어진 그룹에서 선택된 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  5. 제 4항에 있어서, 상기 (d) 단계에서 금속층은 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 그리고 이들 조합으로 이루어진 합금으로 이루어진 전도성 금속 그룹에서 선택된 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  6. 제 5항에 있어서, 상기 (e) 단계 후에 상기 웨이퍼의 활성면에 소정 두께의 절연성 버퍼용 접착 테이프를 부착하는 단계;를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  7. 제 6항에 있어서, 상기 버퍼용 접착 테이프는 자외선 테이프인 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  8. 제 7항에 있어서, 상기 버퍼용 접착 테이프를 관통하여 다수개의 음극 연결용 윈도우가 형성된 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  9. 제 7 에 있어서, 상기 (b) 단계에서 상기 반도체 칩들 외곽의 가장자리 영역에 음극 연결용 구멍이 형성된 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  10. 제 9항에 있어서, 상기 (d) 단계는, 상기 음극 연결용 구멍 내에 충전되면서, 상기 음극 연결용 구멍을 포함하는 영역에 각기 음극 연결용 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  11. 제 10항에 있어서, 상기 (f) 단계에서, 상기 웨이퍼 배면의 가장자리 둘레에 노출된 상기 음극 연결용 금속층에 음극이 연결되는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  12. 제 7항 또는 제 11항에 있어서, 상기 (f) 단계 이후에 상기 버퍼용 접착 테이프에 자외선을 조사하여 상기 버퍼용 접착 테이프를 상기 웨이퍼의 활성면에서 제거하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
  13. 제 1항에 있어서, 상기 (f) 단계에서, 상기 웨이퍼를 상기 도금조에 밀착시키는 웨이퍼 밀착기의 바닥면에 설치된 음극판이 상기 웨이퍼 활성면에서 돌출된 상기 금속층에 기계적으로 접촉하여 전기적으로 연결되는 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
  14. 제 1항에 있어서, 상기 (f) 단계에서 도금 범프는 금(Au), 니켈(Ni), 구리(Cu) 그리고 솔더(solder)로 이루어진 도전성 금속 그룹에서 선택된 것을 특징으로 하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법.
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