JP4238694B2 - 半導体ウエハおよび半導体チップの製造方法 - Google Patents
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Description
電子素子57には、回路基板60への実装後に封止されるまでは、絶縁膜53上のバンプ56間は樹脂等で絶縁されていない。このため、バンプ56間の距離が短い電子素子57の絶縁膜53上で、バンプ56を構成する金属のマイグレーションが起こり、バンプ56間でショートが起こるおそれがある。また、電子素子57を回路基板60に実装する際には、バンプ56が横方向に潰れやすく、バンプ56間がさらにショートしやすくなるおそれもある。従って、図9に示す構造の電子素子57の場合、電子素子57の信頼性が低下する場合がある。
また、本発明の半導体チップの製造方法は、前記半導体ウエハのスクライブ領域を切断することにより形成されることを特徴とする。
図1は、本発明の電子素子又は回路基板の一実施の形態を示す図、図2は、本発明の電子素子又は回路基板の製造方法の一実施の形態を説明するための工程図、図3は、本発明の電子装置及びその製造方法を説明するための図である。
図1(a)〜(c)に示す電子素子又は回路基板は、表面に電極2と電極2上に第1の開口部8を有する第1の絶縁膜3を含む基板1(1a)の表面に、第1の絶縁膜3よりも厚く設けられた第2の絶縁膜4が設けられている。第2の絶縁膜4には、第1の開口部8を有する。第2の開口部5は、第1の開口部8の上方に位置する。第1の開口部8及び第2の開口部5内に、電極2に電気的に接続するバンプ6が設けられる。
バンプ6は、第1の開口部8と第2の開口部5内に形成されている。バンプ6は、電極2に電気的に接続する。バンプ6は、第1の開口部8外の第1の絶縁膜3上と第1の開口部8内とに設けられていてもよい。バンプ6は側面と、電極2側の底面と、底面と対向する側の先端部と、を有する。バンプ6は、単層又は複数層の導電層からなる。導電層は、金、ニッケル、錫、鉛等の金属、金−錫合金等の合金、窒化チタン等の金属化合物、銀ペースト等の導電ペースト、その他公知の材料を用いることができる。導電層の少なくとも一層は、無電解めっき法で形成されてもよい。
バンプ6の先端部が、図1(a)に示すように、第2の絶縁膜4の表面から突出もよい。バンプ6の先端部は、図1(a)〜(c)に示すように、平面になっていてもよい。この場合、図1(b)に示すように、バンプ6の先端部は、第2の絶縁膜4の表面と面一になっていてもよい。バンプ6の先端部は、一部が凸状又は凹状になっていてもよい。バンプの先端部6は、平面でなくともよい。また、バンプ6は、図1(c)に示すように、第2の絶縁膜4の表面に対して、バンプ6の先端部が凹んで設けられていてもよい。
まず、図2(a)に示すように、複数の電極2と、電極2上に第1の開口部8を有する第1の絶縁膜3と、を有する基板1を用意する。基板1は、ウエハであってもよいし、絶縁性の基材上に電極2を有する基板であってもよい。第1の絶縁膜3は、シリコン酸化膜、シリコン窒化膜等の無機物からなるものであってもよい。
ここで、たとえば図1(b)に示した電子素子7を形成する場合には、図2(d)において、バンプ6の先端部が第2の絶縁膜4の表面と面一となるように第2の絶縁膜4をエッチングする。また、たとえば図1(c)に示した電子素子7を形成する場合には、図2(d)において、バンプ6の先端部が第2の絶縁膜4の表面より低くなる(凹む)ように第2の絶縁膜4をエッチングする。この場合、図1(a)や(b)に記載されたものと異なり、第2の絶縁膜4は少量除去されるか、除去されずに済むので、製造工程時間の短縮を図ることができる。
まず、図3(a)に示す電子装置は、図1(a)及び(b)の電子素子7のバンプ6が回路基板10の電極11にフェースダウンボンディング法を用いて電気的に接続され、実装される状態を示している。ここで、回路基板10は、基材12と基材12上に設けられた電極11とを有する。電極11は、ランドに電気的に接続されたリード線と、リード線を覆う絶縁膜とを含んでもよい。回路基板10として、TAB用の回路基板を用いてもよい。バンプ6と電極11とは、接着剤接合、金属接合等の公知の方式で接合されていてもよい。
図4(a)において、パッド電極102が形成された基板101には第1の絶縁膜103が形成され、第1の絶縁膜103にはパッド電極102の表面を露出させる開口部108が形成されている。なお、基板101にはトランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができる。また、第1の絶縁膜103は、例えば、シリコン酸化膜、シリコン窒化膜またはポリイミド膜などを用いることができる。
また、無電解メッキとしては、例えば、パッド電極102がアルミニウムAlで構成され、バンプ106としてニッケルNiを用いる場合、アルカリ性亜鉛溶液を用いて、パッド電極102にジンケート処理を施し、パッド電極102の表面に亜鉛Znを置換・析出させる。
また、ジンケート処理とは別の方法として、例えば、アルミニウムAlからなるパッド電極102をパラジウムなどの還元剤を含む溶液に浸した後、無電解ニッケルメッキ液に浸すことで、パラジウムなどを核として、ニッケルNiで構成されるバンプ106をパッド電極102上に析出させることもできる。
次に、図4(e)に示すように、バンプ106が形成された基板101をスクライブラインSLに沿って切断することにより、バンプ106が形成された基板101をチップ化する。なお、基板101の切断は、図のような切断治具14Aを用いて、ダイシング、スクライビング又は打ち抜き等によって行うことができる。また、切断工程においては、基板101の裏面にテープ113を設けて、切断を行ってもよい。
図5は、本発明の第3実施形態に係る電子素子の製造方法を示す断面図である。
次に、図5(c)に示すように、第1の絶縁膜123が形成された基板121上に第2の絶縁膜124を形成する。なお、第2の絶縁膜124としては、例えば、感光性樹脂層を用いることができる。そして、例えば、第2の絶縁膜124の露光・現像を行うことにより、パッド電極122上に開口部125を形成するとともに、スクライブラインSLを露出させる開口部115を第2の絶縁膜124に形成する。
次に、図5(e)に示すように、全面のエッチングを行うことにより、第2の絶縁膜124を薄膜化し、第2の絶縁膜124上にバンプ126を突出させるとともに、モニタ用電極132を覆うレジスト層129を除去する。
図6(a)において、パッド電極142が形成された基板141には第1の絶縁膜143が形成され、第1の絶縁膜143にはパッド電極142の表面を露出させる開口部148が形成されている。なお、基板141にはトランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができる。
図7において、ウェハWには、スクライブラインSLが設けられるとともに、給電電極150が設けられている。そして、スクライブラインSLで区画された各チップ領域には、パッド電極142ごとに分離されたシード電極149が設けられている。そして、各パッド電極142上のシード電極149はスクライブラインSL上に延伸され、スクライブラインSLを介して給電電極150に接続されている。
次に、図6(d)に示すように、シード電極149をメッキリードとした電解メッキを行うことにより、シード電極149に接続されたバンプ146を開口部145内に形成する。なお、バンプ146としては、例えば、ニッケルNi、金Au、銅Cuなどを用いることができる。また、バンプ146を開口部145内に形成する場合、バンプ146が開口部145内に沈み込むようにしてもよいし、第2の絶縁膜144上に盛り上がるようにしてもよい。
次に、図6(f)に示すように、バンプ146が形成された基板141をスクライブラインSLに沿って切断することにより、バンプ146が形成された基板141をチップ化する。なお、基板141の切断は、図のような切断治具14Aを用いて、ダイシング、スクライビング又は打ち抜き等によって行うことができる。また、切断工程においては、基板141の裏面にテープ153を設けて、切断を行ってもよい。
また、スクライブラインSLを介してシード電極149を給電電極150に接続することにより、シード電極149をパッド電極142ごとに分離した場合においても、シード電極149に給電することが可能となる。このため、パッド電極142に接続されたバンプ146を電解メッキにて形成することが可能となり、バンプ146間のマイグレーション耐性を向上させることを可能としつつ、バンプ146を効率よく形成することが可能となる。
図8(a)において、パッド電極162が形成された半導体チップ161には第1の絶縁膜163が形成され、第1の絶縁膜163にはパッド電極162の表面を露出させる開口部164が形成されている。なお、半導体チップ161にはトランジスタなどの能動素子またはキャパシタなどの受動素子を形成することができる。また、第1の絶縁膜163は、例えば、シリコン酸化膜、シリコン窒化膜またはポリイミド膜などを用いることができる。
なお、応力緩和層165としては、例えば、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂などを用いることができ、特に、応力緩和機能を付加しつつ、ハンダ溶融時の耐熱性を持たせるためには、オレフィン系のポリイミド樹脂を用いることが好ましい。また、再配置配線166は、例えば、TiWスパッタ配線層、Cuスパッタ配線層およびCuメッキ配線層の3層構造から構成することができる。
これにより、チップサイズを増大させることなく、パッド電極162の配置位置を変換することが可能となるとともに、バンプ169間のマイグレーション耐性を向上させることを可能となり、電子素子の信頼性の向上を図りつつ、電子素子の小型化を達成することが可能となる。
Claims (2)
- 半導体集積回路と、
前記半導体集積回路を切断するスクライブ領域と、
を含む半導体ウエハの製造方法であって、
前記半導体集積回路と、その表面に設けられ前記半導体集積回路に電気的に接続した第1の電極と、
前記スクライブ領域に形成された素子と、前記表面に設けられ前記スクライブ領域の素子と電気的に接続した第2の電極を形成する工程、
前記表面に設けられ、前記第1の電極上に第1の開口部を有するとともに、前記第2の電極上に第2の開口部を有する第1の絶縁膜を形成する工程、
前記第2の開口部上にレジスト膜を形成する工程、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜を除去して、前記第1の開口部上に第3の開口部を形成するとともに、前記第2の開口部上に前記レジスト膜を残して第4の開口部を形成する工程、
前記第1の電極に電気的に接続するバンプを形成する工程、
前記第2の開口部上のレジスト膜を除去する工程、
を備えることを特徴とする半導体ウエハの製造方法。 - 半導体集積回路と、
前記半導体集積回路を切断するスクライブ領域と、
を含む半導体ウエハを切断して形成される半導体チップの製造方法であって、
前記半導体集積回路と、その表面に設けられ前記半導体集積回路に電気的に接続した第1の電極と、
前記スクライブ領域に形成された素子と、前記表面に設けられ前記スクライブ領域の素子と電気的に接続した第2の電極を形成する工程、
前記表面に設けられ、前記第1の電極上に第1の開口部を有するとともに、前記第2の電極上に第2の開口部を有する第1の絶縁膜を形成する工程、
前記第2の開口部上にレジスト膜を形成する工程、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜を除去して、前記第1の開口部上に第3の開口部を形成するとともに、前記第2の開口部上に前記レジスト膜を残して第4の開口部を形成する工程、
前記第1の電極に電気的に接続するバンプを形成する工程、
前記第2の開口部上のレジスト膜を除去する工程、
前記スクライブ領域を切断して半導体チップを形成することを特徴とする半導体チップの製造方法。
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