KR20050004924A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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신이찌로 기무라
가즈유끼 호자와
히로유끼 우찌야마
노리오 스즈끼
에이스께 니시따니
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

다결정 실리콘막의 상부에 WNx막과 W막을 적층한 폴리 메탈(Polymetal) 구조의 게이트 전극(7A)을 형성한 후, 게이트 절연막(6)을 재생시키기 위한 산화 처리를 행할 때 게이트 전극(7A)의 측벽의 W 산화물(27)이 환원되는 조건 하에서 웨이퍼(1)를 승강온함으로써, 웨이퍼(1)의 표면에 부착되는 W 산화물(27)의 양을 저감시킨다.

Description

반도체 집적 회로 장치의 제조 방법{PROCESS FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 다결정 실리콘과 고융점 금속과의 적층막으로 게이트 전극을 구성한 폴리 메탈 구조의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 갖는 반도체 집적 회로 장치의 제조에 적용하기에 있어서 유효한 기술에 관한 것이다.
폴리 메탈 구조의 MISFET를 형성하기 위한 개량 기술로서, 일본 특개평11-31666호 공보가 있다. 이 공보는 텅스텐 표면에 형성된 자연 산화물을 일단 환원해 두고, 그 후에 원하는 열 처리를 행함으로써, 이 환원 처리로 인해 열 처리 중에 생기는 배선의 가늘어짐이나 바늘 형상 결정의 성장을 억제하는 기술을 개시하고 있다.
또한, 일본 특개평11-26395호 공보는 게이트 전극 단부에서의 전계 집중을 완화하는 대책으로서, 게이트 전극을 W/WSixNy/WOx 구조로 하여, 환원성 분위기에서 열 처리함으로써 WOx를 환원하고, 게이트 전극 바닥부 끝 부분을 둥근 형상으로 하는 기술을 개시하고 있다.
또한, 일본 특개2000-331978호 공보는 W을 포함하는 폴리 메탈 구조의 게이트 전극을 가공한 후, 과산화수소를 실질적으로 포함하지 않는 산성 또는 알칼리성 용액으로 세정을 행함으로써, W의 용해를 방지하는 기술을 개시하고 있다.
그 밖에, 폴리 메탈 게이트 또는 메탈 게이트 일반에 관해서는, 일본 특개소60-89943호 공보, 일본 특개소61-150236호 공보, 일본 특개소60-72229호 공보, 일본 특개소59-10271호 공보, 일본 특개소56-107552호 공보, 일본 특개소61-127123호공보, 일본 특개소61-127124호 공보, 일본 특개소60-123060호 공보, 일본 특개소61-152076호 공보, 일본 특개소61-267365호 공보, 일본 특개평1-94657호 공보, 일본 특개평8-264531호 공보, 일본 특개평3-119763호 공보, 일본 특개평7-94716호 공보, 미국 특허 공보, 즉 USP4505028, USP5719410, USP5387540, IEEE Transaction Electron devices, Vol.43, NO.11, November 1996, Akasaka et al, p. 1864-1869, Elsevier, Applied Surface Science 117/118(1997) 312-316, Nakajima et al, Nakajima et al, Advanced metalization conference, Japan Session, Tokyo Univ.(1995) 등이 있다.
또한, 산질화 처리에 관해서는, USP4282270 등이 있다. 또한, 수소 배기 가스 처리에 관해서는, USP5202096, USP5088314, 일본 특개평8-83772호 공보, 일본 특개평9-75651호 공보 등이 있다.
또한, 수분과 산화의 문제에 관해서는, 일본 특개평7-321102호 공보, 일본 특개소60-107840호 공보, USP5693578 등이 있다.
또한, 촉매를 이용한 수분 합성에 관해서는, 일본 특개평6-333918호 공보, 일본 특개평6-115903호 공보, 일본 특개평5-152282호 공보, 일본 특개평6-163871호 공보, 일본 특개평5-141871호 공보, 일본 특개평5-144804호 공보, 일본 특개평6-120206호 공보, Nakamura et al, Proceedings of the 45thSymposium on Semiconductors and Integrated circuit Technology, Tokyo Dec. 1-2, 1993, the Electronic materials committee, P.128-133 등이 있다.
도 1은 본 발명의 일 실시 형태인 반도체 집적 회로 장치가 형성된 반도체 칩의 전체 평면도.
도 2는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 주요부 평면도.
도 3은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 주요부 단면도.
도 4는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 6은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 11은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 12는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 14는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조에 이용하는 배치식 종형 산화로의 개략도.
도 15는 도 14에 도시한 배치식 종형 산화로에 접속된 촉매 방식의 수증기/수소 혼합 가스 생성 장치를 도시한 개략도.
도 16은 도 15에 도시한 수증기/수소 혼합 가스 생성 장치의 배관계통 도면.
도 17은 수증기/수소 혼합 가스를 사용한 산화 환원 반응의 평형 증기압비(PH2O/PH2)의 온도 의존성을 나타내는 그래프.
도 18은 도 14에 도시한 배치식 종형 산화로를 사용한 재산화 프로세스 시퀀스의 설명도.
도 19는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 20(a)은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조에 이용하는 매엽식 산화로의 개략도, (b)는 (a)의 B-B'선을 따른 단면도.
도 21은 텅스텐-물계의 산화 환원 전위와 pH와의 관계를 나타내는 상태도.
도 22는 W막 표면에 형성된 자연 산화막의 수세에 의한 제거 효과를 전반사 형광 X선으로 측정한 결과를 나타내는 그래프.
도 23은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 29는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 30은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 31은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 32는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 33은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 34는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 35는 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 36은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 37은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 38은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 39는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 40은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 41은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 42는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 43은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 44는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 45는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 46은 게이트 전극의 일부를 구성하는 WNx막을 형성할 때의 질소 유량과 WNx막의 결정 구조와의 관계를 X선 회절 측정에 의해 조사한 결과를 나타내는 그래프.
도 47(a), (b)는 아르곤 가스의 유량을 일정하게 유지하고, 질소 가스 유량을 바꾸어 성막한 WNx막을 여러가지의 온도로 열 처리했을 때의 막 응력을 측정한 그래프.
도 48은 질소 가스와 아르곤 가스의 유량비를 바꾸어 성막한 WNx막을 포함하는 게이트 전극의 내압, 및 WNx막/다결정 실리콘막 계면의 접촉 저항의 관계를 조사한 결과를 나타내는 그래프.
도 49는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 50은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 51은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 52는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 53은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 54는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 55는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 56은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 57은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을도시하는 반도체 기판의 주요부 단면도.
도 58은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 59는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 60은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 61은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 62는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 63은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 64는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 65는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 66은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 67은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을도시하는 반도체 기판의 주요부 단면도.
도 68은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 69는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 70은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 71은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 72는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 73은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 74는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 75는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
〈발명의 개시〉
게이트 길이가 0.18㎛ 이하의 미세한 MOSFET로 회로를 구성하는 CMOS LSI, 및 0.18㎛ 이하의 폭의 게이트 전극 및 게이트 전극층을 배선에 이용하는 DRAM에서는, 저전압 동작 시에도 게이트 지연을 저감시켜 고속 동작을 확보하기 위해서, 금속층을 포함하는 저저항 도전 재료를 사용한 게이트 가공 프로세스가 채용될 수 있는 것으로 생각된다.
이러한 종류의 저저항 게이트 전극 재료로서 유력시되고 있는 것은, 다결정 실리콘막 위에 고융점 금속막을 적층한, 소위 폴리 메탈이다. 폴리 메탈은, 그 시트 저항이 2Ω/□ 정도로 낮기 때문에, 게이트 전극 재료로서만이 아니라 배선 재료로서 이용할 수도 있다. 고융점 금속으로서는 800℃ 이하의 저온 프로세스에서도 양호한 저저항성을 나타내고, 또한 일렉트로마이그레이션 내성이 높은 W(텅스텐), Mo(몰리브덴) 등이 사용된다. 또, 다결정 실리콘막 위에 직접 이들의 고융점 금속막을 적층하면 양자의 접착력이 저하되거나, 고온 열 처리 프로세스에서 양자의 계면에 고저항의 실리사이드층이 형성되거나 하기 때문에, 실제 폴리 메탈 게이트는, 다결정 실리콘막과 고융점 금속막과의 사이에 WNX(텅스텐나이트라이드) 등의 금속 질화막으로 이루어지는 배리어층을 개재시킨 3층 구조로 구성된다.
그런데, 고융점 금속막을 포함한 도전막과 에칭하여 게이트 전극을 형성한 경우, 게이트 전극의 측벽에 노출된 고융점 금속막의 표면에는 원하지 않는 산화물이 형성된다. 게이트 전극의 측벽에 형성된 이 산화물은, 그 후의 열 처리 공정에서 승화되어 전극 주변의 실리콘이나 절연막 표면에 부착되고, 승화한 금속 산화물은 처리실의 내벽 등에 부착된 후, 다시 승화하거나, 지지대와 접촉한 부분으로부터 기판의 표면에 재부착되어 오염물이 되어, 소자의 특성 열화를 야기한다.
본 발명의 목적은 폴리 메탈 게이트의 일부를 구성하는 고융점 금속의 산화물에 의한 기판의 오염을 저감시키는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 보다 명확해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 즉,
본 발명의 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함하고 있다.
(a) 웨이퍼의 제1 주면 상에 고융점 금속막을 형성하는 공정과,
(b) 상기 고융점 금속막이 형성된 상기 웨이퍼의 상기 제1 주면을, 상기 고융점 금속의 산화물을 환원하는 조건 하에서, 섭씨 600도 이상의 제1 온도까지 승온하는 공정과,
(c) 수소와, 촉매에 의해 산소 및 수소로 합성된 수분을 포함하는 혼합 가스 분위기 속에서, 상기 고융점 금속막을 산화하지 않고, 상기 웨이퍼의 상기 제1 주면 상의 실리콘을 주요한 성분으로서 포함하는 부분에 대하여, 상기 제1 온도에서 산화 처리를 실시하는 공정을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함하고있다. 즉,
(a) 웨이퍼의 제1 주면 상에 고융점 금속막을 포함하는 막 패턴을 형성하는 공정과,
(b) 상기 막 패턴이 형성된 상기 웨이퍼의 상기 제1 주면을, 상기 고융점 금속의 산화물을 환원하는 조건 하에서, 섭씨 600도 이상의 제1 온도까지 승온하는 공정과,
(c) 상기 막 패턴이 형성된 상기 웨이퍼의 상기 제1 주면 상에, 상기 제1 온도에 있어서, 화학 기상 퇴적에 의해 절연막을 형성하는 공정을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함하고 있다. 즉,
(a) 웨이퍼의 제1 주면 상에 고융점 금속막을 형성하는 공정과,
(b) 수소와 수분을 포함하는 혼합 가스 분위기 속에서, 상기 고융점 금속막을 산화하지 않고, 상기 웨이퍼의 상기 제1 주면 상의 실리콘을 주요한 성분으로서 포함하는 부분에 대하여, 섭씨 600도 이상의 제1 온도에서 산화 처리를 실시하는 공정과,
(c) 상기 (b) 공정의 후, 과산화수소를 실질적으로 포함하지 않는 중성 또는 약알칼리성의 물 또는 용액에 의해, 상기 웨이퍼의 상기 제1 주면을 세정하는 공정을 포함한다.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 병기하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는 특별히 필요할 때 외에는 동일하거나 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 관계없는 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해 언급하는 경우, 특별히 명시했을 때 및 원리적으로 분명히 특정한 수에 한정될 때를 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등을 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 대해 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 반도체 집적 회로 웨이퍼 또는 반도체 웨이퍼는, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 원형), 사파이어 기판, 유리 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등, 및 이들의 복합적 기판을 말한다. 또한, 「반도체 집적 회로 장치」(또는 「전자 장치」, 「전자 회로 장치」등)라고 할 때에는, 단결정 실리콘 기판 위에 형성되는 것뿐만 아니라, 특별히 그렇지 않은 취지가 명시된 경우를 제외하고, 상기한 각종 기판, 또는 SOI(Silicon On Insulator) 기판, TFT(Thin Film Transistor) 액정 제조용 기판, STN(Super Twisted Nematic) 액정 제조용 기판 등의 다른 기판 위에 형성되는 것을 더 포함하는 것으로 한다.
재료, 가스 조성 등에 대해 언급할 때, 특별히 명시한 경우를 제외하고, 순수한 것 외에, 그 재료를 주요한 구성 요소로 하는 재료 등을 나타내고, 다른 요소의 추가를 허용하는 것으로 한다.
예를 들면, 가스 조성에 대해서는 주요한 반응 가스, 처리 가스 외, 부차적인 작용을 하는 첨가 가스, 희석 가스, 보조 가스 등의 추가를 허용한다.
또한, 산화 실리콘막이라고 할 때에는, 특별히 그렇지 않은 취지를 특정하는 경우를 제외하고, 일반적으로 각종 첨가제, 보조 성분을 포함하는 각종 실리콘 산화물계막, 즉 PSG(Phospho Silicate Glass)막, BPSG(Boro-Phospho Silicate Glass)막, TEOS(Tetra-Ethoxy Silane) 산화막, 실리콘옥시나이트라이드막 등, 그 밖의 단일막 또는 복합막을 포함하는 것으로 한다.
또한, 실리콘나이트라이드, 질화 규소 또는 질화 실리콘이라고 할 때에는 Si3N4만이 아니라, 실리콘의 질화물로 유사 조성의 절연막을 포함하는 것으로 한다.
게이트 산화막에 대해서는 실리콘 열산화막, 실리콘옥시나이트라이드막 외, 그 밖의 열산화막, 퇴적막, 도포계막을 포함하고, 재료적으로는 실리콘 산화막 이외의 비실리콘계 금속 산화물, 실리콘나이트라이드 등의 절연성의 질화물, 또는 이들의 복합막을 포함한다.
또한, 기판 표면의 도전 영역이나 퇴적막의 도전 영역의 재질에 대하여, 「실리콘」, 「실리콘 베이스」라고 할 때에는 특별히 특정한 경우 등을 제외하고, 비교적 순수한 실리콘 부재 외에, 실리콘에 불순물이나 첨가제를 첨가한 것, 실리콘을 주요한 구성 요소로 하는 도전 부재(예를 들면, 실리콘 베이스 합금으로 50% 이상의 Ge을 포함하는 SiGe 합금 등도 포함되는 것으로 함. 예를 들면, 게이트 폴리실리콘부나 채널 영역을 SiGe로 하는 등) 등을 포함하는 것으로 한다. 또한, 이들은 기술적으로 모순되지 않는 한, 형성 당초에는 고저항인 것도 허용한다.
또한, 퇴적막 등으로 퇴적 당초에는 비정질이지만, 후의 열 처리에서 이미 다결정으로 되는 것이 있지만, 이들은 특별히 필요가 있다고 인정될 때 외에는, 표현 상의 모순을 피하기 위해서, 처음부터 후의 형태로 표시하는 경우가 있다. 예를 들면, 다결정 실리콘(폴리실리콘)은 퇴적 당초에는 비정질 상태이고, 후의 열 처리에 의해 다결정 실리콘으로 변한다. 단, 처음부터 다결정 실리콘을 사용할 수도 있는 것은 물론이다. 퇴적 당초는 비정질 상태이면, 이온 주입에 있어서의 채널링의 방지, 드라이 에칭 등의 시의 입자 덩어리 형상에 의존한 가공성의 곤란함의 회피, 열 처리 후의 저시트 저항 등의 장점이 있다.
또한, 본 발명의 실시에 관련된 그 밖의 기술에 대해서는, 본원의 발명자가 관여하는 이하의 출원에 상세히 개시되어 있다. 즉, 일본 특허 출원2000-118491호, 일본 특개평09-172011호 공보, 일본 특개평10-335652호 공보, 일본특개평10-340909호 공보, 일본 특개평11-330468호 공보, 일본 특개평10-349285호 공보, 미국 특허 제6066508호, 국제 공개 공보 WO98/39802호, 국제 공개 공보 WO97/28085호 등이다.
〈제1 실시 형태〉
도 1은 본 실시 형태의 DRAM(Dynamic Random Access Memory)이 형성된 반도체 칩(1A)의 전체 평면도이다. 장방형의 반도체 칩(1A)의 주면에는, 예를 들면 256Mbit(메가비트)의 기억 용량을 갖는 DRAM이 형성되어 있다. 이 DRAM은 주로 복수의 메모리 어레이(MARY)로 이루어지는 기억부와 이들 주위에 배치된 주변 회로부 PC로 구성되어 있다. 반도체 칩(1A)의 중앙부에는 본딩 와이어 등의 접속 단자가 접속되는 복수의 본딩 패드 BP가 일렬로 배치되어 있다.
도 2는 상기 DRAM의 메모리 어레이(MARY)의 일부를 도시하는 반도체 기판의 평면도이고, 도 3은 상기 DRAM을 도시하는 반도체 기판의 주요부 단면도이다. 또, 도 3의 좌측 영역은 도 2의 A-A선을 따른 단면도이고, 중앙 영역은 도 2의 B-B선을 따른 단면도이고, 우측 영역은 주변 회로부(PC)의 일부를 도시하는 단면도이다.
예를 들면, p형의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 기판이라고 함. 또한, 반도체 웨이퍼 또는 단순히 웨이퍼라고 하는 경우도 있음)(1)의 주면에는 소자 분리 홈(2), p형 웰(3) 및 n형 웰(4)이 형성되어 있다. 메모리 어레이의 p형 웰에는 n 채널형의 메모리 셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor) Qt와, 그 상부에 형성된 정보 축적용 용량 소자 C로 구성되는 복수의 메모리 셀이 형성되어 있다.
메모리 셀 선택용 MISFET Qt는 주로 게이트 절연막(6), 액티브 영역 L 이외의 영역에서 워드선 WL을 구성하는 게이트 전극(7A) 및 한 쌍의 n형 반도체 영역(소스, 드레인)(9, 9)으로 구성되어 있다. 게이트 전극(7A)(워드선 WL)은, 예를 들면 P(인)이 도핑된 n형 다결정 실리콘막의 상부에 WNx(질화 텅스텐)막과 W막이 적층된, 소위 폴리 메탈(Polymetal) 구조의 도전막으로 구성되어 있다.
DRAM의 주변 회로부 PC는 복수의 n 채널형 MISFET Qn과 복수의 p 채널형 MISFET Qp를 조합한, 소위 상보형 MIS 회로로 구성되어 있다. n 채널형 MISFET Qn은 p형 웰(3)에 형성되며, 주로 게이트 절연막(6), 게이트 전극(7B) 및 한 쌍의 n+형 반도체 영역(소스, 드레인)(12, 12)으로 구성되어 있다. 또한, p 채널형 MISFET Qp는 n형 웰(4)에 형성되며, 주로 게이트 절연막(6), 게이트 전극(7C) 및 한 쌍의 p+형 반도체 영역(소스, 드레인)(13, 13)으로 구성되어 있다. 게이트 전극(7B, 7C)은 상기 메모리 셀 선택용 MISFET Qt의 게이트 전극(7A)(워드선 WL)과 동일한 폴리 메탈 구조의 도전막으로 구성되어 있다. 게이트 전극(7B, 7C)의 측벽에는 질화 실리콘막으로 이루어지는 측벽 스페이서(11s)가 형성되어 있다.
메모리 셀 선택용 MISFET Qt, n 채널형 MISFET Qn 및 p 채널형 MISFET Qp의 상부에는, 게이트 전극(7A)(워드선 WL)의 상부 및 측벽을 덮는 질화 실리콘막(11)과 층간 절연막(15)이 형성되어 있다. 층간 절연막(15)은, 예를 들면 스핀 온 글래스(Spin On Glass)막(도포법에 의해 형성되는 산화 실리콘계 절연막)과 그 상부에 형성된 2층의 산화 실리콘막으로 구성되어 있다.
메모리 셀 선택용 MISFET Qt의 소스, 드레인을 구성하는 한 쌍의 n형 반도체 영역(9, 9)의 상부에는 층간 절연막(15)과 그 하층의 질화 실리콘막(11)을 개공하여 형성한 컨택트홀(16, 17)이 형성되어 있다. 이들 컨택트홀(16, 17)의 내부에는, 예를 들면 P(인)이 도핑된 n형 다결정 실리콘막으로 구성되는 플러그(18)가 매립되어 있다.
층간 절연막(15)의 상부에는 산화 실리콘막(19)이 형성되어 있으며, 상기 한 쌍의 컨택트홀(16, 17)의 한쪽(컨택트홀(16))의 상부의 산화 실리콘막(19)에는 관통홀(20)이 형성되어 있다. 관통홀(20)은 액티브 영역 L로부터 떨어진 소자 분리 홈(2)의 상측에 배치되어 있으며, 그 내부에는 예를 들면 TiN(질화 티탄)막의 상부에 W막을 적층한 2층의 도전막으로 구성되는 플러그(23)가 매립되어 있다. 관통홀(20)에 매립된 플러그(23)는 그 하부의 컨택트홀(16)에 매립된 플러그(18)를 통하여 메모리 셀 선택용 MISFET Qt의 소스, 드레인의 한쪽(2개의 메모리 셀 선택용 MISFET Qt에 의해 공유된 n형 반도체 영역(9)에 전기적으로 접속되어 있다.
주변 회로부의 산화 실리콘막(19) 및 그 하층의 층간 절연막(15)에는 컨택트홀(21, 22)이 형성되어 있다. 컨택트홀(21)은 n 채널형 MISFET Qn의 소스, 드레인을 구성하는 한 쌍의 n+형 반도체 영역(소스, 드레인)(12, 12)의 상부에 형성되고, 컨택트홀(22)은 p 채널형 MISFET Qp의 소스, 드레인을 구성하는 한 쌍의 p+형 반도체 영역(소스, 드레인)(13, 13)의 상부에 형성되어 있다. 이들 컨택트홀(21, 22)의 내부에는 상기 메모리 어레이의 관통홀(20)에 매립된 플러그(23)와 동일한 도전재료로 구성되는 플러그(23)가 매립되어 있다.
메모리 어레이의 산화 실리콘막(19)의 상부에는 메모리 셀의 데이터를 판독하는 복수의 비트선 BL이 형성되어 있다. 이들 비트선 BL은 소자 분리 홈(2)의 상측에 배치되어, 동일한 폭, 동일한 간격으로 게이트 전극(7A)(워드선 WL)과 직교하는 방향으로 연장되어 있다. 비트선 BL의 각각은 그 하부의 산화 실리콘막(19)에 형성되어 관통홀(20) 내의 플러그(23) 및 그 하부의 컨택트홀(16) 내의 플러그(18)를 통하여 메모리 셀 선택용 MISFET Qt의 소스, 드레인의 한쪽(n형 반도체 영역(9))에 전기적으로 접속되어 있다. 비트선 BL은, 예를 들면 WNx막의 상부에 W막을 적층한 도전막으로 구성되어 있다.
주변 회로부 PC의 산화 실리콘막(19)의 상부에는 제1층째 배선(30∼33)이 형성되어 있다. 이들 배선(30∼33)은 비트선 BL과 동일한 도전막으로 구성되어 있으며, 후술하는 바와 같이 비트선 BL과 동시에 형성된다. 배선(30, 31)은 산화 실리콘막(19, 15)에 형성된 컨택트홀(21) 내의 플러그(23)를 통하여 n 채널형 MISFET Qn의 소스, 드레인(n+형 반도체 영역(12))에 전기적으로 접속되고, 배선(32, 33)은 산화 실리콘막(19, 15)에 형성된 컨택트홀(22) 내의 플러그(23)를 통하여 p 채널형 MISFET Qp의 소스, 드레인(P+형 반도체 영역(13))에 전기적으로 접속되어 있다.
비트선 BL 및 제1층째 배선(30∼33)의 상부에는 층간 절연막(40)이 형성되어 있다. 층간 절연막(40)은 하층의 층간 절연막(15)과 동일하게, 스핀 온 글래스막과 그 상부에 형성된 2층의 산화 실리콘막으로 구성되어 있으며, 그 표면은기판(1)의 전역에서 거의 동일한 높이가 되도록 평탄화되어 있다.
메모리 어레이의 층간 절연막(40) 및 그 하층의 산화 실리콘막(19)에는 관통홀(43)이 형성되어 있다. 관통홀(43)은 그 하부의 컨택트홀(17)의 바로 위에 배치되어 있으며, 그 내부에는 예를 들면 P(인)이 도핑된 n형 다결정 실리콘막으로 구성되는 플러그(44)가 매립되어 있다.
층간 절연막(40)의 상부에는 질화 실리콘막(45) 및 두꺼운 막 두께의 산화 실리콘막(46)이 형성되어 있으며, 메모리 어레이의 산화 실리콘막(46)에 형성된 깊은 홈(47)의 내부에는 하부 전극(48), 용량 절연막(49) 및 상부 전극(50)으로 구성되는 정보 축적용 용량 소자 C가 형성되어 있다. 정보 축적용 용량 소자 C의 하부 전극(48)은, 예를 들면 P(인)이 도핑된 저저항의 n형 다결정 실리콘막으로 구성되고, 그 하부에 형성된 상기 관통홀(43) 및 컨택트홀(17)을 통하여 메모리 셀 선택용 MISFET Qt의 n형 반도체 영역(소스, 드레인)(9)의 다른 쪽에 전기적으로 접속되어 있다. 또한, 정보 축적용 용량 소자 C의 용량 절연막(49)은, 예를 들면 Ta2O5(산화 탄탈)막으로 구성되고, 상부 전극(50)은, 예를 들면 TiN막으로 구성되어 있다.
정보 축적용 용량 소자 C의 상부에는 산화 실리콘막(51)이 형성되고, 또한 그 상부에는 2층 정도의 Al 배선이 형성되어 있지만, 이들의 도시는 생략한다.
다음으로, 상기한 바와 같이 구성된 본 실시 형태의 DRAM의 제조 방법의 일례를, 도 4∼도 37을 이용하여 공정 순으로 설명한다.
우선, 도 4에 도시한 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(웨이퍼)(1)을 준비하여, 그 주면에 소자 분리 홈(2)을 형성한 후, 기판(1)의 일부에 B(붕소)를 이온 주입하고, 다른 일부에 P(인)을 이온 주입한 후, 기판(1)을 약 950℃에서, 10분 정도 열 처리하여 이들의 불순물을 확산시킴으로써, p형 웰(3) 및 n형 웰(4)을 형성한다. 소자 분리 홈(2)을 형성하기 위해서는, 예를 들면 기판(1)의 소자 분리 영역을 에칭하여 깊이 350㎚ 정도의 홈을 형성하고, 계속해서 이 홈의 내부 및 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막(5)을 퇴적한 후, 홈의 외부의 불필요한 산화 실리콘막(5)을 화학 기계 연마(Chemical Mechanical Polishing; CMP)법으로 제거한다. 도 5에 도시한 바와 같이 이 소자 분리 홈(4)을 형성함으로써, 메모리 어레이의 기판(1)에는 주위가 소자 분리 홈(2)에 둘러싸인 가늘고 긴 섬 형상의 패턴을 갖는 복수의 액티브 영역 L이 형성된다.
다음으로, 기판(1)의 표면을 불산으로 세정한 후, 도 6에 도시한 바와 같이 기판(1)을 스팀 산화함으로써, p형 웰(3)의 표면 및 n형 웰(4)의 표면에 산화 실리콘막으로 이루어지는 청정한 게이트 절연막(6)을 형성한다. 게이트 절연막(6)의 막 두께는, 예를 들면 6㎚이다. 게이트 절연막(6)은 산화 실리콘막 대신에 산질화 실리콘막, 질화 실리콘막, 산화 실리콘막과 질화 실리콘막과의 복합 절연막 등으로 형성해도 된다.
다음으로, 도 7에 도시한 바와 같이 게이트 절연막(6)의 상부에 P(인)을 도핑한 n형의 다결정 실리콘막(14n)을 퇴적한다. 다결정 실리콘막(14n)은, 예를 들면 모노실란(SiH4)과 포스핀(PH3)을 소스 가스에 이용한 CVD법으로 퇴적(성막 온도=약 630℃)하고, 그 막 두께는 70㎚ 정도로 한다. 다결정 실리콘막(14n)은 전기 저항을 저감시키기 위해서, P 농도를 1.0×1019㎤ 이상으로 한다.
또한, 상기 다결정 실리콘막(14n) 대신에, Ge(게르마늄)을 5%로부터 최대 50% 전후 포함한 실리콘막으로 구성할 수도 있다. 실리콘에 Ge을 포함시킨 경우에는 실리콘의 대역 갭이 좁아지고, 불순물의 고체 용융 한도계가 높아지는 데 기인하여, 상층의 WNx막과의 접촉 저항이 저감되는 이점이 있다. 실리콘에 Ge을 포함시키기 위해서는 실리콘막에 이온 주입으로 Ge을 도입하는 방법 외에, 모노실란(SiH4)과 GeH4를 사용한 CVD법에 의해 Ge을 포함한 실리콘막을 퇴적하는 방법이 있다.
다음으로, 다결정 실리콘막(14n)의 표면을 불산으로 세정한 후, 도 8에 도시한 바와 같이, 다결정 실리콘막(14n)의 상부에 스퍼터링법으로 막 두께 7㎚ 정도의 WNx막(24)과 막 두께 70㎚ 정도의 W막(25)을 연속하여 퇴적하고, 계속해서 W막(25)의 상부에 CVD법으로 막 두께 160㎚ 정도의 질화 실리콘막(8)을 퇴적한다. WNx막(24)은 다결정 실리콘막(14n)과 W막(25)과의 반응을 방지하는 배리어층으로서 기능한다. 또, 질화 실리콘막(8)을 퇴적할 때에는 W막(25)의 표면의 산화를 억제하기 위해서, 비교적 저온(480℃ 전후)에서 성막할 수 있는 플라즈마 CVD법을 이용하여 W막(25) 상에 10㎚ 정도의 얇은 질화 실리콘막을 퇴적하고, 다음으로 약 950℃에서, 10초 정도의 램프 어닐링을 행하여 질화 실리콘막 내의 가스 성분을 제거한후, 치밀한 막을 얻기 위해서, 저압 CVD법(성막 온도=780℃ 전후)을 이용하여 150㎚ 정도의 질화 실리콘막을 퇴적하면 된다. 또는, W막(25)의 상부에 플라즈마 CVD법을 이용하여 산화 실리콘막을 퇴적한 후, 그 상부에 저압 CVD법을 이용하여 질화 실리콘막(8)을 퇴적해도 된다.
다음으로, 도 9에 도시한 바와 같이, 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(26)을 마스크로 하여 질화 실리콘막(8), W막(24), WNx막(25) 및 다결정 실리콘막(14n)을 순차적으로 드라이 에칭함으로써, 메모리 어레이의 게이트 절연막(6) 상에 게이트 전극(7A)(워드선 WL)을 형성하고, 주변 회로부의 게이트 절연막(6) 상에 게이트 전극(7B, 7C)을 형성한다. 도 10에 도시한 바와 같이 게이트 전극(7A)(워드선 WL)은 액티브 영역 L의 긴 변과 직교하는 방향으로 연장하도록 형성된다. 게이트 전극(7A)(워드선 WL)의 선 폭(게이트 길이) 및 인접하는 게이트 전극(7A)(워드선 WL)과의 간격은, 예를 들면 0.13∼0.14㎛이다.
이와 같이 게이트 전극(7A)(워드선 WL), 게이트 전극(7B, 7C)을 구성하는 도전 재료의 일부를 저저항의 금속(W)으로 구성한 폴리 메탈 구조로 함으로써, 시트 저항이 2Ω/□ 정도 또는 그 이하까지 저감되어, 게이트 지연이 억제되므로, 고속으로 동작하는 DRAM을 실현할 수 있다.
또, 게이트 전극(7A(워드선 WL), 7B, 7C)을 형성하기 위한 상기 드라이 에칭 공정에서는, 도 11에 도시한 바와 같이 게이트 전극(7A(워드선 WL), 7B, 7C)의 주변의 기판(1)의 표면에 게이트 절연막(6)을 얇게(예를 들면, 3㎚ 정도) 남겨 두는것이 바람직하다. 이 드라이 에칭으로 게이트 절연막(6)의 하층의 기판(1)이 노출되면, 게이트 전극 재료의 일부인 W을 포함한 컨테미네이션(오염물)이 후의 열 처리 공정에서 기판(1)의 표면에 직접 부착되어, 통상의 세정 처리에서는 제거되기 어려운 W 실리사이드와 같은 반응 생성물이 생길 우려가 있다.
다음으로, 기판(1)을 드라이 에칭 장치로부터 애싱 장치로 반송하고, 도 12에 도시한 바와 같이 O2플라즈마를 이용한 애싱에 의해 포토레지스트막(26)을 제거한다.
기판(1)을 드라이 에칭 장치로부터 애싱 장치로 반송하면, 그 과정에서 기판(1)의 표면이 대기에 노출된다. 또한, O2플라즈마를 이용한 애싱에 의해 포토레지스트막(26)을 제거하면, 기판(1)의 표면이 O2플라즈마 분위기에 노출된다. 그 때문에, 상기한 애싱이 완료되면, 도 13에 도시한 바와 같이 게이트 전극(7A, 7B, 7C)의 측벽에 노출된 W막(25)의 표면에는 원하지 않는 산화물(WOx)(27)이 형성된다. 이 산화물(27)은 그 후의 열 처리 공정에서 승화되어, 열 처리실의 내벽 등에 부착한 후, 기판(1)의 표면에 재부착하여 오염물이 되어, 소자의 특성 열화(DRAM인 경우에는 리프레시 불량 등)를 야기한다.
상술한 바와 같이 게이트 전극(7A, 7B, 7C)을 형성하기 위한 드라이 에칭 공정에서는 게이트 전극(7A, 7B, 7C)의 측벽 하부나 주변 영역의 게이트 절연막(6)도 어느 정도 깎이고, 형성 당초보다 막 두께가 얇아지기(도 13 참조) 때문에, 그 상태로는 게이트 내압이 저하되는 등의 문제점이 생긴다. 따라서, 얇아진 게이트 절연막(6)을 보충·재생하기 위해서, 다음과 같은 방법으로 재산화 처리를 행한다.
도 14는 게이트 절연막(6)의 재산화 처리에 이용하는 배치식 종형 산화로의 일례를 도시한 개략도이다. 이 종형 산화로(150)는 석영관으로 구성된 챔버(151)를 구비하고 있으며, 그 주위에는 웨이퍼(기판)(1)를 가열하는 히터(152)가 설치되어 있다. 챔버(151)의 내부에는 복수매의 웨이퍼(1)를 수평으로 유지하는 석영 보우트(153)가 설치되어 있다. 또한, 챔버(151)의 바닥부에는 수증기/수소 혼합 가스와 퍼지 가스를 도입하는 가스 도입관(154)과, 이들 가스를 배출하는 배기관(155)이 접속되어 있다. 가스 도입관(154)의 타단에는 도 15, 도 16에 도시한 바와 같은 가스 생성 장치(140)가 접속되어 있다.
도 15는 상기 배치식 종형 산화로(150)에 접속된 촉매 방식의 수증기/수소 혼합 가스 생성 장치를 도시한 개략도, 도 16은 이 가스 생성 장치의 배관계통 도면이다. 가스 생성 장치(140)는 내열 내식성 합금으로 구성된 반응기(141)를 구비하고 있으며, 그 내부에는 Pt(플래티넘), Ni(니켈) 또는 Pd(팔라듐) 등의 촉매 금속으로 이루어지는 코일(142)과 이 코일(142)을 가열하는 히터(143)가 설치되어 있다. 반응기(141)에는 수소 및 산소로 이루어지는 프로세스 가스와, 질소 등의 불활성 가스로 이루어지는 퍼지 가스가 가스 저장 탱크(144a, 144b, 144c)로부터 배관(145)을 통하여 도입된다. 또한, 가스 저장 탱크(144a, 144b, 144c)와 배관(145) 사이에는 가스의 양 조절하는 질량 유량 제어기(146a, 146b, 146c)와, 가스의 유로를 개폐하는 개폐 밸브(147a, 147b, 147c)가 설치되고, 반응기(141) 내에 도입되는 가스의 양 및 성분비가 이들에 의해 정밀하게 제어된다.
상기 반응기(141) 내에 도입된 프로세스 가스(수소 및 산소)는 350∼450℃ 정도로 가열된 코일(142)에 접촉하여 여기되고, 수소 분자로부터는 수소 래디컬이 생성되고(H2→2H*), 산소 분자로부터는 산소 래디컬이 생성된다(O2→2O*). 이들 2종의 래디컬은 화학적으로 매우 활성하므로, 빠르게 반응하여 물을 생성한다(2H*+O*→H2O). 따라서, 물(수증기)이 생성하는 몰비(수소:산소=2:1)보다 과잉 수소를 포함한 프로세스 가스를 반응기(141) 내에 도입함으로써, 수증기/수소 혼합 가스를 얻을 수 있다. 이 혼합 가스는 도 16에 도시한 희석 라인(148)으로부터 공급되는 수소와 혼합되어 원하는 수분 농도를 갖는 수증기/수소 혼합 가스로 조정된 후, 상기 가스 도입관(154)을 통하여 종형 산화로(150)의 챔버(151)에 도입된다.
상기한 바와 같은 촉매 방식의 가스 생성 장치(140)는 물의 생성에 관여하는 수소와 산소의 양 및 이들의 비율을 고정밀도로 제어할 수 있기 때문에, 챔버(151)에 도입되는 수증기/수소 혼합 가스 내의 수증기 농도를 ppm 정도의 극저농도로부터 수 10% 정도의 고농도까지 광범위하게, 또한 고정밀도로 제어할 수 있다. 또한, 반응기(141)에 프로세스 가스를 도입하면 순간적으로 물이 생성되므로, 원하는 수증기 농도의 수증기/수소 혼합 가스가 리얼타임으로 얻어진다. 또한, 이에 의해, 이물의 혼입도 최소한으로 억제되므로, 챔버(151) 내에 깨끗한 수증기/수소 혼합 가스를 도입할 수 있다. 또, 반응기(141) 내의 촉매 금속은 수소 및 산소를 래디컬화할 수 있는 것이면 상술한 금속에 한정되지 않는다. 또한, 촉매 금속은코일 형상으로 가공하여 사용하는 것 외에, 예를 들면 중공의 관 또는 미세한 섬유 필터 등에 가공하고, 그 내부에 프로세스 가스를 통해도 된다.
도 17은 수증기/수소 혼합 가스를 사용한 산화 환원 반응의 평형 증기압비(PH2O/PH2)의 온도 의존성을 나타내는 그래프로서, 도면에서 곡선 (a)∼(e)는, 각각 W, Mo, Ta(탄탈), Si, Ti(티탄)의 평형 증기압비를 나타내고 있다. 도시한 바와 같이 종형 산화로(150)의 챔버(151)에 도입하는 수증기/수소 혼합 가스의 수증기/수소 분압비를 곡선 (a)와 곡선 (d)에 협지된 영역의 범위 내에 설정함으로써, 게이트 전극(7A, 7B, 7C)을 구성하는 W막(25) 및 WNx막(24)을 산화하지 않고 실리콘으로 이루어지는 기판(1)을 선택적으로 산화할 수 있다. 또한, 도시한 바와 같이 금속(W, Mo, Ta, Ti)도 실리콘도, 수증기/수소 혼합 가스 내의 수증기 농도가 높아짐에 따라 산화 속도가 커진다. 따라서, 챔버(151)에 도입하는 수증기/수소 혼합 가스 내의 수증기 농도를 높게 함으로써, 보다 단시간의 열 처리로 실리콘을 선택적으로 산화할 수 있다. 또, 게이트 전극(7A, 7B, 7C)의 금속 부분을 Mo(몰리브덴)으로 구성한 경우에는 수증기/수소 분압비를 곡선 (b)와 곡선 (d)에 협지된 영역의 범위 내에 설정함으로써, Mo막을 산화하지 않고 실리콘만 선택적으로 산화할 수 있다.
다음으로, 도 18을 참조하면서, 상기 배치식 종형 산화로(150)를 사용한 재산화 프로세스 시퀀스의 일례를 설명한다.
우선, 퍼지 가스(질소)가 충전된 챔버(151) 내에, 복수매의 웨이퍼(1)를 유지한 석영 보우트(153)를 로드한다. 석영 보우트(153)의 로드에 필요한 시간은 10분 정도이다. 이 때, 챔버(151) 내의 퍼지 가스(질소)는 웨이퍼(1)의 승온 시간을 단축하기 위해서 미리 예열해 둔다. 단, 고온에서는 게이트 전극(7A, 7B, 7C)의 측벽에 형성된 산화물(27)이 승화하기 쉬우므로, 예열 온도의 상한은 500℃ 미만으로 해야 한다.
다음으로, 가스 도입관(154)을 통하여 챔버(151) 내에 10분간 정도 수소 가스를 도입하여, 챔버(151) 내의 가스 치환을 행함으로써, 챔버(151) 내를 W의 산화물(27)이 환원되는 분위기로 한다. 그리고, 챔버(151) 내에 수소 가스를 계속 공급하면서, 약 30분∼40분에 걸쳐 웨이퍼(1)를 600℃ 이상의 온도, 예를 들면 800℃까지 승온시킨다. 챔버(151) 내에 수소 가스만을 도입하기 위해서는, 반응기(141)의 앞에서 산소의 공급을 차단하여, 수소만 공급하면 된다.
이와 같이 게이트 전극(7A, 7B, 7C)의 측벽의 산화물(27)이 환원되는 조건 하에서 웨이퍼(1)를 승온함으로써, 산화물(27)의 대부분이 환원되어 W가 되므로, 챔버(151) 내에서 승화하는 산화물(27)의 양을 매우 낮은 레벨로 유지할 수 있다. 이에 의해, 게이트 절연막(6)의 재산화 처리 공정에서의 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있기 때문에, DRAM의 신뢰성, 제조 수율이 향상된다.
다음으로, 가스 생성 장치(140)의 반응기(141)에 산소와 과잉의 수소를 도입하여, 촉매 작용에 의해 산소와 수소로부터 생성된 물이 분압비로 10% 정도 포함되는 수증기/수소 혼합 가스를 챔버(151)에 도입한다. 그리고, 챔버(151) 내의 수증기/수소 혼합 가스의 온도를 800℃, 기압을 상압, 또는 대기압의 10% 정도로부터50% 정도의 감압 영역인 준상압 감압 영역(Subatmospheric region)에 유지하여, 25분∼30분에 걸쳐 웨이퍼(1)의 표면을 산화 처리한다. 또, 산화로의 종류에 따라서는, 더욱 낮은 감압 영역에서 산화 처리를 행하는 것도 있지만, 산화 처리 시의 압력이 낮으면, 게이트 전극(7A, 7B, 7C)의 측벽에 남은 산화물(27)이 승화하기 쉬워진다. 따라서, 산화 처리 시의 압력은 최저라도 1300㎩ 정도 이상으로 하는 것이 바람직하다.
상기한 바와 같은 산화 처리를 행함으로써, 도 19에 도시한 바와 같이 게이트 전극(7A, 7B, 7C)의 주변부의 기판(1)이 재산화되므로, 상술한 드라이 에칭 공정으로 얇아진 게이트 절연막(6)의 막 두께가 초기의 막 두께(6㎚)와 같은 정도로 된다. 또한, 이 산화 처리는 챔버(151)에 도입하는 수증기/수소 혼합 가스의 수증기/수소 분압비를, 상기 도 17에 도시한 곡선(a)과 곡선(d)에 끼워진 영역의 범위 내에 설정하여 행하므로, 게이트 전극(7A, 7B, 7C)을 구성하는 W막(25) 및 WNx막(24)이 산화되지 않는다.
다음으로, 반응기(141)의 앞에서 산소의 공급을 차단함으로써, 챔버(151) 내에 수소만을 공급하면서, 약 30분∼40분에 걸쳐 웨이퍼(1)를 500℃ 미만의 온도, 예를 들면 400℃까지 강온한다. 계속해서, 수소 가스의 공급을 멈추고, 챔버(151) 내에 10분간 정도 질소 가스를 도입하여 가스 치환을 행한 후, 석영 보우트(153)를 챔버(151)로부터 언로드한다. 또, 챔버(151) 내를 수소 가스 분위기로부터 질소 가스 분위기로 전환하는 온도가 높은 경우에는, 게이트 전극(7A, 7B, 7C)의 측벽의W막(25)이나 환원되지 않고 남은 산화물(27)이 승화될 우려가 있다. 따라서, 수소 가스로부터 질소 가스로의 치환은 웨이퍼(1)의 온도가 300℃∼200℃ 정도까지 강온되고 나서 행하는 것이 좋다. 또한, 상기 산화 처리에 필요한 시간에 대한 요구가 비교적 엄격하지 않은 경우에는, 웨이퍼(1)의 온도가 100℃ 정도, 보다 바람직하게는 70℃∼실온으로까지 강온되고 나서, 질소 가스 분위기로의 전환을 행하는 것이 W막(25)의 산화를 억제할 수 있는 것은 물론이다.
상기한 게이트 절연막(6)의 재산화 처리는, RTA(Rapid Thermal Annealing) 방식을 채용한 매엽식 산화로를 사용하여 행할 수도 있다. 도 20(a)는 재산화 처리에 이용하는 매엽식 산화로의 일례를 도시한 개략도이고, 도 20(b)는 도 20(a)의 B-B'선을 따른 단면도이다.
이 매엽식 산화로(100)는 다중벽 석영관으로 구성된 챔버(101)를 구비하고 있으며, 그 하부에는 웨이퍼(1)를 가열하는 할로겐 램프(107)가 설치되어 있다. 챔버(101)의 내부에는 할로겐 램프(107)로부터 공급되는 열을 웨이퍼(1)의 전면에 균등하게 분산시키는 원반형의 균열 링(103)이 수용되고, 그 상부에 웨이퍼(1)를 수평으로 유지하는 서셉터(104)가 장착되어 있다. 균열 링(103)은 석영 또는 SiC(탄화 실리콘) 등의 내열 재료로 구성되고, 챔버(101)의 벽면으로부터 연장되는 지지 아암(105)에 의해 지지되어 있다. 균열 링(103)의 근방에는 서셉터(104)에 유지된 웨이퍼(1)의 온도를 측정하는 열전쌍(106)이 설치되어 있다.
챔버(101)의 벽면의 일부에는 챔버(101) 내에 수증기/수소 혼합 가스와 퍼지 가스를 도입하기 위한 가스 도입관(108)의 일단이 접속되어 있다. 이 가스도입관(108)의 타단에는, 상기 도 15, 도 16에 도시한 촉매 방식의 가스 생성 장치(140)가 접속되어 있다. 가스 도입관(108)의 근방에는 다수의 관통홀(109)을 구비한 격벽(110)이 형성되어 있으며, 챔버(101) 내에 도입된 가스는 이 격벽(110)의 관통홀(109)을 통과하여 챔버(101) 내에 균등하게 골고루 퍼진다. 챔버(101)의 벽면의 다른 일부에는 챔버(101) 내에 도입된 상기 가스를 배출하기 위한 배기관(111)의 일단이 접속되어 있다.
상기 매엽식 산화로(100)를 사용한 재산화 프로세스는, 웨이퍼(1)를 1매씩 산화 처리하는 점을 제외하면, 상기 배치식 종형 산화로(150)를 사용한 재산화 프로세스와 거의 마찬가지이다. 단, 램프 가열(Lamp heating)에 의한 웨이퍼(1)의 승강온은 매우 단시간(통상, 수초 정도)에 행해지므로, 웨이퍼(1)의 로드/언로드는 실온에서 행해진다.
상기한 바와 같은 매엽식 산화로(100)를 사용한 재산화 프로세스의 일례를 설명하면, 우선 미리 실온의 퍼지 가스(질소)가 충전된 챔버(101)를 개방하여, 게이트 전극(7A, 7B, 7C)의 가공이 끝난 웨이퍼(1)를 서셉터(104) 상에 로드한다. 다음으로, 챔버(101)를 폐쇄하여 수소 가스를 도입하고, 챔버(101) 내를 수소 가스 분위기로 한 후, 이 분위기를 유지하면서 약 5초에 걸쳐 웨이퍼(1)를 600℃ 이상의 온도, 예를 들면 950℃까지 승온시킨다.
다음으로, 가스 생성 장치(140)의 반응기(141)에 산소와 과잉의 수소를 도입하여, 촉매 작용에 의해 생성된 물이 분압비로 10% 정도 포함된 수증기/수소 혼합 가스를 챔버(101)에 도입한다. 그리고, 할로겐 램프(107)를 점등하여, 챔버(101)내의 수증기/수소 혼합 가스의 온도를 950℃로 유지하면서, 약 3분에 걸쳐 웨이퍼(1)의 표면을 산화 처리한다.
다음으로, 할로겐 램프(107)를 소등함과 함께, 수증기/수소 혼합 가스의 공급을 멈추고, 챔버(101) 내를 다시 수소 분위기로 한 후, 이 분위기를 유지하면서 약 10초에 걸쳐 웨이퍼(1)를 500℃ 미만의 온도, 예를 들면 400℃까지 강온한다. 다음으로, 수소 가스의 공급을 멈추고, 챔버(101) 내에 질소 가스를 도입하여 가스 치환을 행한 후, 챔버(101) 내의 온도가 실온 정도까지 강온되면 웨이퍼(1)를 언로드한다. 이 경우도, 수소 가스로부터 질소 가스로의 치환은 웨이퍼(1)의 온도가 300℃∼200℃ 정도까지 강온되고 나서 행하는 것이 좋다. 또한, 상기 산화 처리에 필요한 시간에 대한 요구가 비교적 엄격하지 않은 경우에는 웨이퍼(1)의 온도가 100℃ 정도, 보다 바람직하게는 70℃∼실온으로까지 강온되고 나서, 질소 가스 분위기로의 전환을 행하는 것이, W막(25)의 억제할 수 있는 것은 물론이다.
상기한 바와 같은 재산화 처리를 행함으로써, 배치식 종형 산화로(150)를 사용한 재산화 처리와 마찬가지로, 게이트 전극(7A, 7B, 7C)을 구성하는 W막(25) 및 WNx막(24)을 산화하지 않고 게이트 절연막(6)을 후막화할 수 있다. 또한, 게이트 전극(7A, 7B, 7C)의 측벽의 산화물(27)이 환원되는 조건 하에서 웨이퍼(1)를 승강온함으로써, 챔버(151) 내에서 승화하는 산화물(27)의 양을 매우 낮은 레벨로 유지할 수 있기 때문에, 게이트 절연막(6)의 재산화 처리 공정에서의 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있다. 본 발명자들의 실험에 따르면, 배치식 종형 산화로(150)를 사용한 경우라도, 매엽식 산화로(100)를 사용한 경우라도, 원하는 온도까지의 승온과 그 후의 강온을 환원성의 수소 분위기 속에서 행함으로써, 질소 분위기 속에서 승강온을 행하는 경우에 비하여, 기판(1)의 표면에 부착되는 산화물(27)의 양이 2자릿수로부터 3자릿수 정도 적어지는 것이 확인되었다.
또, 상술한 재산화 프로세스에서는 수소 분위기 속에서 웨이퍼(1)의 승강온을 행하였지만, W의 산화물을 환원할 수 있는 다른 가스, 예를 들면 암모니아(NH3), CO, N2O 등의 가스 분위기 속에서 행해도 된다. 단, 이들 가스를 사용하는 경우에는 산화로의 배관계통 등을 증설할 필요가 있다. 또한, 퍼지 가스로서, 질소 외, 아르곤(Ar), 헬륨(He), 크세논(Xe) 등의 희가스를 사용할 수도 있다.
상술한 재산화 프로세스에서는 수증기/수소 혼합 가스를 사용하여 웨이퍼(1)의 산화를 행하였지만, W막이나 Mo막을 산화하지 않고 실리콘을 산화할 수 있는 다른 가스, 예를 들면 산소(O2), NO, CO, CO2등의 산화성 가스나, 이들 산화성 가스와 수증기/수소 혼합 가스를 혼합한 가스를 사용해도 된다. 단, CO나 CO2는 열 처리 중에 W나 Mo와 반응하여 카바이드 등의 이물을 생성할 가능성이 있으므로, 이 점에 유의하여 사용할 필요가 있다.
상기한 재산화 프로세스에 따르면, 기판(1) 표면의 산화물 오염이 매우 낮은 레벨로 유지되기 때문에, 원하는 온도까지의 승온과 그 후의 강온을 질소 분위기 속에서 행하는 경우에 비하여, 기판(1)의 표면에 부착되는 산화물(27)의 양을 2자릿수로부터 3자릿수 정도 적게 할 수 있었다.
그러나, 상기한 재산화 프로세스로 웨이퍼(1)의 승강온을 환원성 분위기에서 행해도, 재산화 프로세스 중에 약간의 산화물 오염이 부착되는 경우가 있다. 이 경우에는 다음의 공정인 불순물의 이온 주입 시에 산화물 오염이 게이트 절연막(6) 내에 방출되어(knock on), 소자의 전기 특성을 열화시킬 우려가 있다.
따라서, 다음의 이온 주입 공정으로 이행하기 전에 기판(웨이퍼)(1)의 표면을 웨트 세정하고, 산화물 오염의 레벨을 더욱 저감시키는 것이 유효하다. 단, 여기서의 세정은 게이트 전극(7A, 7B, 7C)의 측벽에 노출된 W막(25)이 산화되지 않는 조건으로 행할 필요가 있다. 특히, 상기 재산화 프로세스로 환원 분위기에 노출된 W막(25)은 그 표면이 통상의 W막보다 활성으로 되어 있으며, 또한 산화물(27)의 환원에 의해 표면적이 커져 있기 때문에, 재산화 프로세스 전의 W막(25)보다 산화되기 쉽다.
따라서, 이 세정 공정에서도, 산화성 용액을 이용하는 것은 피하지 않으면 안된다. 즉, 환원성 용액으로 세정하고, 게이트 전극(7A, 7B, 7C)의 측벽에 노출된 W막(25)의 표면에 존재하는 W 산화물도 동시에 제거할 수 있는 것이 더욱 바람직하다. 이 조건을 실현하기 위해서, 본 발명자들은 도 21에 도시한 텅스텐-물계의 산화 환원 전위와 pH 상태도(이 상태도는 Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc., Vol. 143, No. 12, pp. 4095-4100, December, 1996에 기재되어있음)에 있어서, W 존재 영역과 WO4의 마이너스 이온 존재 영역의 경계 근방의 성질을 갖는 물을 이용하는 것이 바람직한 것을 발견하였다.
실험 결과, 이러한 물을 이용함으로써, W막의 표면에 존재하는 W 산화물(WOx)이 WO4의 마이너스 이온으로서 물에 용출하고, 그 후 W막의 표면은 거의 산화되지 않았다. 또한, 이러한 바람직한 효과가 얻어지는 것은 pH6.5 이상, 12 미만의 범위, 보다 바람직하게는 pH7 이상, 10.5 미만의 범위에 있는 거의 중성 또는 약알칼리성의 순수 또는 용액을 사용한 경우였다. 그 밖에, 초순수에 의한 세정만이라도 산화물 오염을 3자릿수 정도 제거할 수 있었다. 또한, 이 초순수에 수소 가스를 약 0.2㎎/l∼약 2㎎/l 정도 첨가한 수소 함유물로 세정한 경우에는 순수를 사용한 경우에 비하여 산화물 오염의 제거율을 1.5배 정도 높일 수 있었다.
산화물 오염의 용출 효율을 높이기 위해서, 상기한 초순수나 수소 함유수에 암모니아를 첨가하여 약알칼리성으로 한 수용액을 사용해도 된다. 실험 결과, 물에 0.2밀리몰로부터 120밀리몰의 암모니아를 첨가함으로써, pH를 11.5, 산화 환원 전위를 580㎷로부터 870㎷의 환원 전위로 할 수 있음에 따라, W막을 산화하지 않고 표면에 형성되어 있던 W 산화물을 물 내에 용출시켜서 제거할 수 있었다. 이 결과는 게이트 전극 주변의 산화 실리콘막 상에 부착한 WOx를 용출하여 제거할 수 있음을 나타내고 있다. 이에 의해, 다음의 열 처리 공정에서의 W 산화물 승화량을 저감시킬 수 있고, LSI의 오염을 억지할 수 있다.
상기한 물 또는 용액은 W막을 용이하게 산화하는 과산화수소를 실질적으로포함하지 않는 것을 사용하는 것이 바람직하다. 또한, 미량의 과산화수소를 포함한 것이어도, 농도 30중량%의 과산화수소를 100%로 한 경우에, 과산화수소가 체적비로 0.3% 이상은 포함되어 있지 않은 것을 사용해야 한다.
또한, 상기한 물 또는 용액을 사용한 웨이퍼(1)의 세정 시에는, 초음파 등의 기계적 진동을 가함으로써 오염의 제거 효율을 보다 한층 높일 수 있다. 또한, 제거된 오염이 재부착되는 것을 방지하기 위해서는 정수 상태가 아닌 유빙 상태에서 세정을 행하는 것이 좋다. 유수 세정을 행한 경우에는 물-SiO2계면에 생성되는 전기 2중층과, 유동수의 계면 동전위(제타(zeta)(ξ) 전위)에 의한 부착 WOx의 제거 효과에 의해, 오염 저감 효과가 증가된다고 생각된다.
상술한 바와 같이 재산화 프로세스로 환원 분위기에 노출된 W막은 통상의 W막보다 산화되기 쉽기 때문에, 상기한 세정은 재산화 처리 후, 빠르게 행해야 된다. 이 경우, 산화로와 세정 장치를 직결하는 등, 반송 중인 대기와의 접촉에 따른 산화를 방지하는 대책도 유효하다.
도 22는 W막 표면에 형성된 자연 산화막의 수세에 의한 제거 효과를 전반사 형광 X선으로 측정한 결과를 나타내는 그래프이다. W막은 실온에서 형성한 것과, 500℃에서 형성한 것을 사용하였다. 500℃에서 형성한 W막은 실온에서 형성한 W막에 비하여 막의 결정성이 높기 때문에, 자연 산화막이 형성되기 어려운 특징이 있다. 또한, 어느 경우라도, 수온이 실온으로부터 상승됨에 따라 자연 산화막이 증가하지만, 약 60℃를 초과하면, 자연 산화막의 증가보다 세정력이 상회하므로, 제거 효과가 높아진다는 결과가 얻어졌다. 이로 인해, 세정 시의 물 또는 용액의 온도를 실온∼섭씨 50도 미만, 또는 섭씨 70도 이상, 보다 바람직하게는 실온∼섭씨 45도 미만, 또는 섭씨 75도 이상으로 함으로써 자연 산화막을 효율적으로 제거할 수 있다.
다음으로, 도 23에 도시한 바와 같이 p형 웰(3)의 상부를 포토레지스트막(28)으로 덮고, n형 웰(4)에 B(붕소)를 이온 주입한다. 계속해서, 포토레지스트막(28)을 애싱으로 제거한 후, 도 24에 도시한 바와 같이 n형 웰(4)의 상부를 포토레지스트막(29)으로 덮고, p형 웰(3)에 As(비소)를 이온 주입한다. B와 As의 도우즈량은, 예를 들면 3×1013atoms/㎠이다.
다음으로, 포토레지스트막(29)을 애싱으로 제거한 후, 기판(1)의 표면에 부착된 애싱 잔사를 제거하기 위해서, 기판(1)의 표면을 웨트 세정한다. 이 웨트 세정은 게이트 전극(7A, 7B, 7C)의 측벽에 노출된 W막(25)이 산화되지 않는 조건으로 행할 필요가 있기 때문에, 재산화 프로세스 직후의 세정 공정에서 사용한 상기 순수 또는 용액을 사용한다.
다음으로, 약 950℃의 질소 가스 분위기 속에서, 램프 어닐링으로 기판(1)을 10초 정도 열 처리하여, 상기 불순물을 전기적으로 활성화함으로써, 도 25에 도시한 바와 같이 게이트 전극(7A, 7B)의 양측의 p형 웰(3)에 n-형 반도체 영역(9)을 형성하고, 게이트 전극(7C)의 양측의 n형 웰(4)에 p-형 반도체 영역(10)을 형성한다. 이 후, 불순물을 활성화하기 위한 상기 열 처리에 의해 게이트 전극(7A, 7B, 7C)의측벽으로부터 승화되어, 기판(1)의 표면에 재부착된 극히 미량의 산화물 오염을 제거할 목적으로 기판(1)의 표면을 세정해도 된다. 이 세정에는 재산화 프로세스 직후의 세정 공정에서 사용한 상기 순수 또는 용액을 사용하는 것이 바람직하다.
다음으로, 도 26에 도시한 바와 같이 기판(1) 상에 막 두께 50㎚ 정도의 질화 실리콘막(11)을 퇴적한다. 이 질화 실리콘막(11)은, 예를 들면 모노실란(SiH4)과 암모니아(NH3)를 소스 가스에 이용한 저압 CVD법으로 퇴적한다. 이 질화 실리콘막(11)의 성막 흐름은, 예를 들면 다음과 같다.
우선, 미리 질소가 충전된 저압 CVD 장치의 챔버 내에 웨이퍼(1)를 로드한다. 챔버 내의 예열 온도는 500℃ 미만으로 한다. 다음으로, 소스 가스의 일부인 암모니아만을 챔버 내에 공급하여, 챔버 내를 W의 산화물이 환원되는 분위기로 한다. 그리고, 챔버 내에 암모니아를 계속 공급하면서, 웨이퍼(1)를 600℃ 이상의 온도, 예를 들면 730℃∼780℃까지 승온시킨다. 다음으로, 챔버 내에 암모니아와 모노실란을 공급하여, 이들 가스를 반응시킴으로써 질화 실리콘막(11)을 퇴적한다. 질화 실리콘막(11)의 성막 시간은 10분 정도이다. 다음으로, 모노실란의 공급을 멈추고, 챔버 내에 암모니아만 계속 공급하면서 웨이퍼(1)를 500℃ 미만, 예를 들면 400℃까지 강온한 후, 챔버 내를 질소로 치환하여 웨이퍼를 언로드한다. 또, 챔버 내를 암모니아 가스 분위기로부터 질소 가스 분위기로 전환하는 온도가 높은 경우에는 게이트 전극(7A, 7B, 7C)의 측벽의 W막(25)이나, 환원되지 않고 남은 산화물(27)이 승화될 우려가 있다. 따라서, 암모니아 가스로부터 질소 가스로의 치환은, 웨이퍼(1)의 온도가 300℃∼200℃ 정도까지 강온되고 나서 행하는 것이 더욱 바람직하다. 또한, 상기 질화 실리콘막(11)의 성막에 필요한 시간에 대한 요구가 비교적 엄격하지 않은 경우에는 웨이퍼(1)의 온도가 100℃ 정도, 보다 바람직하게는 70℃∼실온까지 강온되고 나서, 질소 가스 분위기로의 전환을 행하는 것이 W막(25)의 산화를 억제할 수 있는 것은 물론이다.
상기한 바와 같은 방법으로 질화 실리콘막(11)을 퇴적함으로써, 게이트 전극(7A, 7B, 7C)을 구성하는 W막(25) 및 WNx막(24)을 산화하지 않고 고온 분위기에서 질화 실리콘막(11)을 퇴적할 수 있다. 또한, 게이트 전극(7A, 7B, 7C)의 측벽의 산화물(27)이 환원되는 조건 하에서 웨이퍼(1)를 승온하기 때문에, 챔버 내에서 승화하는 산화물(27)의 양을 매우 낮은 레벨로 유지할 수 있어, 질화 실리콘막(11)의 성막 공정에서의 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있다.
또, 상기한 질화 실리콘막(11)의 퇴적 프로세스에서는 암모니아 분위기 속에서 웨이퍼(1)를 승강온하였지만, W의 산화물을 환원할 수 있는 다른 가스, 예를 들면 수소, CO, N2O 등의 가스 분위기 속에서 웨이퍼(1)를 승강온해도 된다. 단, 이들 가스를 사용하는 경우에는 CVD 장치의 배관계통 등을 증설할 필요가 있다. 또한, 퍼지 가스로서 아르곤(Ar), 헬륨(He), 크세논(Xe) 등의 희가스를 사용할 수도 있다. 또한, 소스 가스로서 디크로로실란(SiH2Cl2)과 암모니아와의 혼합 가스 등을 사용할 수도 있다.
이상과 같은 프로세스에 의해, 기판(1)의 표면의 W 산화물 오염 농도를 검출한계 레벨인 1×1010개/㎠ 이하로까지 저감시킬 수 있었던 결과, DRAM의 리프레시 시간이 대책 전의 50㎳로부터 200㎳ 이상으로 개선되었다.
질화 실리콘막(11)은 저압 CVD법 대신에 플라즈마 CVD법으로 퇴적할 수도 있다. 플라즈마 CVD법은 저압 CVD법보다 낮은 온도(400℃∼500℃)로 막을 형성할 수 있다고 하는 이점이 있기 때문에, W의 산화물이 생성되기 어려운 이점이 있지만, 막의 치밀성은 저압 CVD법보다 뒤떨어진다. 이 경우도, W의 산화물이 환원되는 분위기에서 승온 및 강온을 행함으로써, 질화 실리콘막(11)의 성막 공정에서의 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있다. 또한, 플라즈마 CVD법으로 질화 실리콘막을 퇴적할 때에는 그에 앞선 공정에서 W막(25)의 표면에 형성된 산화물을 제거하므로, 상기 암모니아나 수소 등을 포함한 환원성 분위기 속에서 플라즈마 처리를 한 후, 성막을 행하는 것이 유효하다.
이하, 질화 실리콘막(11)을 퇴적한 후의 프로세스를 간단히 설명한다. 우선, 도 27에 도시한 바와 같이 메모리 어레이의 기판(1)의 상부를 포토레지스트막(도시 생략)으로 덮어, 주변 회로부의 질화 실리콘막(11)을 이방적으로 에칭함으로써, 주변 회로부의 게이트 전극(7B, 7C)의 측벽에 측벽 스페이서(11c)를 형성한다.
다음으로, 주변 회로부의 p형 웰(3)에 As 또는 P를 이온 주입함으로써 고불순물 농도의 n+형 반도체 영역(소스, 드레인)(12)을 형성하고, n형 웰(4)에 B를 이온 주입함으로써 고불순물 농도의 p+형 반도체 영역(소스, 드레인)을 형성한다. 여기까지의 공정에 의해, 주변 회로부의 n 채널형 MISFET Qn 및 p 채널형 MISFET Qp가 완성된다.
다음으로, 도 28에 도시한 바와 같이 게이트 전극(7A∼7C)의 상부에 스핀 온 글래스막과 2층의 산화 실리콘막으로 구성되는 층간 절연막(15)을 형성한 후, 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 n-형 반도체 영역(9)의 상부의 질화 실리콘막(11)을 제거하고, n-형 반도체 영역(9)의 표면을 노출시킴으로써 컨택트홀(16, 17)을 형성한다. 질화 실리콘막(11)의 에칭은 소자 분리 홈(2)에 매립된 산화 실리콘막(5)에 대한 질화실리콘(11)의 에칭 레이트가 커지는 조건으로 행하여, 소자 분리 홈(5)이 깊게 깎이지 않도록 한다. 또한, 이 에칭은 질화 실리콘막(11)이 이방적으로 에칭되는 조건으로 행하여, 게이트 전극(7A)(워드선 WL)의 측벽에 질화 실리콘막(11)을 남기도록 한다. 이에 의해, 미세한 직경을 갖는 컨택트홀(16, 17)이 게이트 전극(7A)(워드선 WL)에 대하여 자기 정합(Self-align)으로 형성된다.
다음으로, 도 29에 도시한 바와 같이 컨택트홀(16, 17)의 내부에 플러그(18)를 형성한다. 플러그(18)를 형성하기 위해서는 컨택트홀(16, 17)의 내부 및 층간 절연막(15)의 상부에 P를 도핑한 다결정 실리콘막을 CVD법으로 퇴적하고, 계속해서 층간 절연막(15)의 상부의 불필요한 다결정 실리콘막을 드라이 에칭에 의해 제거한다.
다음으로, 질소 가스 분위기 속에서 기판(1)을 열 처리하여, 플러그(18)를구성하는 다결정 실리콘막 내의 P를 n-형 반도체 영역(9)에 확산시킴으로써, 저저항의 n형 반도체 영역(9)(소스, 드레인)을 형성한다. 여기까지의 공정에서, 메모리 어레이에 메모리 셀 선택용 MISFET Qt가 형성된다.
다음으로, 도 30 및 도 31에 도시한 바와 같이 층간 절연막(15)의 상부에 CVD법으로 산화 실리콘막(19)을 퇴적한 후, 포토레지스트막(도시 생략)을 마스크로 한 드라이 에칭으로 주변 회로부의 산화 실리콘막(19) 및 그 하층의 층간 절연막(15)을 드라이 에칭함으로써, n 채널형 MISFET Qn의 소스, 드레인(n+형 반도체 영역(12))의 상부에 컨택트홀(21)을 형성하고, p 채널형 MISFET Qp의 소스, 드레인(p+형 반도체 영역(13))의 상부에 컨택트홀(22)을 형성한다. 또한, 이 때 동시에, 메모리 어레이의 산화 실리콘막(19)을 에칭함으로써, 컨택트홀(16)의 상부에 관통홀(20)을 형성한다.
다음으로, 도 32에 도시한 바와 같이 주변 회로부에 형성된 상기 컨택트홀(21, 22) 및 메모리 어레이에 형성된 상기 관통홀(20)의 내부에 플러그(23)를 형성한다. 플러그(23)를 형성하기 위해서는, 예를 들면 컨택트홀(21, 22) 및 관통홀(20)의 내부를 포함하는 산화 실리콘막(19)의 상부에 스퍼터링법 및 CVD법으로 TiN막 및 W막을 퇴적한 후, 산화 실리콘막(19)의 상부의 불필요한 W막 및 TiN막 화학 기계 연마법으로 제거한다.
다음으로, 도 33에 도시한 바와 같이 메모리 어레이의 산화 실리콘막(11) 상에 비트선 BL을 형성하고, 주변 회로부의 산화 실리콘막(19) 상에 배선(30∼33)을형성한다. 비트선 BL 및 배선(30∼33)은, 예를 들면 산화 실리콘막(19) 상에 스퍼터링법으로 W막과 WNx막을 퇴적하고, 포토레지스트막을 마스크로 한 드라이 에칭으로 이들 막을 패터닝함으로써 형성한다.
다음으로, 도 34에 도시한 바와 같이 비트선 BL 및 배선(30∼33)의 상부에 스핀 온 글래스막과 2층의 산화 실리콘막으로 구성되는 층간 절연막(40)을 형성하고, 계속해서 층간 절연막(40) 및 그 하층의 산화 실리콘막(19)을 드라이 에칭하여 컨택트홀(17)의 상부에 관통홀(43)을 형성한 후, 관통홀(43)의 내부에 다결정 실리콘막으로 이루어지는 플러그(44)를 형성한다. 플러그(44)를 형성하기 위해서는 관통홀(43)의 내부 및 층간 절연막(40)의 상부에 P를 도핑한 다결정 실리콘막을 CVD법으로 퇴적하고, 계속해서 층간 절연막(40)의 상부의 불필요한 다결정 실리콘막을 드라이 에칭에 의해 제거한다.
다음으로, 도 35에 도시한 바와 같이 층간 절연막(40)의 상부에 CVD법으로 질화 실리콘막(45)을 퇴적하고, 계속해서 질화 실리콘막(45)의 상부에 CVD법으로 산화 실리콘막(46)을 퇴적한 후, 포토레지스트막을 마스크로 하여 메모리 어레이의 산화 실리콘막(46)을 드라이 에칭하고, 계속해서 그 하층의 질화 실리콘막(45)을 드라이 에칭함으로써, 관통홀(44)의 상부에 홈(47)을 형성한다.
다음으로, 도 36에 도시한 바와 같이 홈(47)의 내벽에 다결정 실리콘막으로 구성되는 정보 축적용 용량 소자 C의 하부 전극(48)을 형성한다. 하부 전극(48)을 형성하기 위해서는, 우선 홈(47)의 내부 및 산화 실리콘막(46)의 상부에, P(인)을도핑한 비정질 실리콘막(도시 생략)을 CVD법으로 퇴적한 후, 산화 실리콘막(46)의 상부의 불필요한 비정질 실리콘막을 드라이 에칭으로 제거한다. 다음으로, 홈(47)의 내부에 남긴 상기 비정질 실리콘막의 표면을 불산계의 세정액으로 웨트 세정한 후, 감압 분위기 속에서 비정질 실리콘막의 표면에 모노실란(SiH4)을 공급하고, 계속해서 기판(1)을 열 처리하여 비정질 실리콘막을 다결정화함과 함께, 그 표면에 실리콘 입자를 성장시킨다. 이에 의해, 표면이 조면화된 다결정 실리콘막으로 이루어지는 하부 전극(48)이 형성된다. 표면이 조면화된 다결정 실리콘막은 그 표면적이 크기 때문에, 미세화된 정보 축적용 용량 소자 C의 축적 전하량을 늘릴 수 있다.
다음으로, 도 37에 도시한 바와 같이 홈(47)의 내부에 형성된 하부 전극(48) 상의 표면 및 홈(47)의 외부의 산화 실리콘막(46)의 표면에, 정보 축적용 용량 소자 C의 용량 절연막(49)이 되는 Ta2O5(산화 탄탈)막을 CVD법으로 퇴적하고, 계속해서 산소 분위기 속에서 기판(1)을 열 처리함으로써, Ta2O5막을 개질, 결정화한다. 계속해서, Ta2O5막의 상부에 정보 축적용 용량 소자 C의 상부 전극(50)이 되는 TiN막을 퇴적하여, 주변 회로부의 Ta2O5막과 TiN막을 에칭으로 제거한다. 이에 의해, TiN막으로 이루어지는 상부 전극(50), Ta2O5막으로 이루어지는 용량 절연막(49) 및 다결정 실리콘막으로 이루어지는 하부 전극(48)으로 구성되는 정보 축적용 용량 소자 C가 형성된다. 또한, 여기까지의 공정에 의해, 메모리 셀 선택용 MISFET Qt와이에 직렬로 접속된 정보 축적용 용량 소자 C로 이루어지는 DRAM의 메모리 셀이 완성된다.
그 후, 정보 축적용 용량 소자 C의 상부에 CVD법으로 산화 실리콘막(50)을 퇴적하고, 또한 그 상부에 도시하지 않은 2층 정도의 Al 배선을 형성함으로써, 상기 도 2, 도 3에 도시한 본 실시 형태의 DRAM이 완성된다.
〈제2 실시 형태〉
본 실시 형태는 로직 혼재 DRAM에 적용한 것으로, 그 제조 방법의 일례를 도 38∼도 45를 이용하여 공정 순으로 설명한다. 또, 제조 방법을 도시하는 각 단면도의 좌측 부분은 DRAM의 메모리 어레이의 일부를 나타내고, 우측 부분은 로직부의 일부를 나타내고 있다.
우선, 도 38에 도시한 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)을 준비하여, 상기 제1 실시 형태와 마찬가지의 방법으로 기판(1)의 주면에 소자 분리 홈(2)을 형성한 후, 기판(1)의 일부에 p형 웰(3), 다른 일부에 n형 웰(4)을 형성하고, 계속해서 기판(1)을 스팀 산화함으로써, p형 웰(3)의 표면 및 n형 웰(4)의 표면에, 막 두께 6㎚ 정도의 산화 실리콘막으로 이루어지는 청정한 게이트 절연막(6)을 형성한다. 게이트 절연막(6)은 산화 실리콘막 대신에 산질화 실리콘막, 질화 실리콘막, 산화 실리콘막과 질화 실리콘막과의 복합 절연막 등으로 형성해도 된다.
다음으로, 도 39에 도시한 바와 같이 게이트 절연막(6)의 상부에 비도핑의 비정질 실리콘막(14a)을 퇴적한다. 비정질 실리콘막(14a)은, 예를 들면 모노실란(SiH4)을 소스 가스에 이용한 CVD법으로 퇴적하고, 그 막 두께는 70㎚ 정도로 한다. 모노실란(SiH4)을 소스 가스에 이용한 CVD법으로 비정질 실리콘막(14a)을 형성하는 경우에는 성막 온도를 500℃∼550℃의 범위 내, 예를 들면 530℃로 설정한다. 또, 성막 온도를 600℃ 이상으로 설정한 경우에는 상기 제1 실시 형태와 같이 다결정 실리콘막(14n)이 얻어진다. 또한, 디노 실란(Si2H6)을 소스 가스에 이용한 CVD법으로 퇴적하는 경우도, 다결정 실리콘막이 얻어지는 온도보다 낮은 온도, 예를 들면 약 520℃ 정도로 성막함으로써, 비정질 실리콘막(14a)이 얻어진다. 또, 상기 비도핑의 비정질 실리콘막(14a) 대신에, Ge(게르마늄)을 최대 50% 전후 포함한 실리콘막을 사용해도 된다. 예를 들면, CVD법으로 다결정 실리콘막을 퇴적하고, 다음으로 이 다결정 실리콘막에 이온 주입법으로 Ge을 도입함으로써, Ge을 포함한 비정질 실리콘막이 얻어진다.
후술하는 바와 같이, 본 실시 형태의 로직 혼재 DRAM은, 로직부의 n 채널형 MISFET와 p 채널형 MISFET를 모두 표면 채널형으로 하기 위해서, n 채널형 MISFET의 게이트 전극의 일부인 다결정 실리콘막을 n형으로 구성하고, p 채널형 MISFET의 게이트 전극의 일부인 다결정 실리콘막을 p형으로 구성한다. 이 경우, 게이트 절연막(6)의 상부에 비도핑의 다결정 실리콘막을 퇴적하고, 다음으로 p 채널형 MISFET 형성 영역의 다결정 실리콘막을 p형으로 하기 때문에, 붕소(B)를 이온 주입한 경우에는 붕소의 일부가 채널링 현상에 의해 다결정 실리콘막과 게이트 절연막(6)을 관통하여, 기판(1)의 채널 영역에 도입될 우려가 있다.
따라서, 본 실시 형태와 같이 p 채널형 MISFET의 게이트 전극의 일부를 p형 다결정 실리콘막으로 구성하는 경우에는, 채널링 현상이 생기기 어려운 상기 비정질 실리콘막(14a)을 사용하는 것이 바람직하다. 한편, 상기 제1 실시 형태의 DRAM과 같이 모든 게이트 전극(7A, 7B, 7C)의 실리콘막을 n형 도전성의 실리콘막으로 구성하는 경우에는, 상기한 붕소의 관통의 문제가 생기지 않기 때문에, 비정질 실리콘막(14a) 대신에 다결정 실리콘막을 사용해도 된다.
다음으로, 도 40에 도시한 바와 같이 p형 웰(3)의 상부를 포토레지스트막(60)으로 덮고, n형 웰(4)의 상부의 비정질 실리콘막(14a)에 B(붕소)를 이온 주입한다. B의 도우즈량은, 예를 들면 2×1015atoms/㎠, 주입 에너지는 예를 들면 5keV로 한다. 계속해서, 포토레지스트막(60)을 애싱으로 제거한 후, 도 41에 도시한 바와 같이 n형 웰(4)의 상부를 포토레지스트막(61)으로 덮고, p형 웰(3)의 상부의 비정질 실리콘막(14a)에 P(인)을 이온 주입한다. P의 도우즈량은, 예를 들면 2×1015atoms/㎠, 주입 에너지는 예를 들면 10keV이다.
다음으로, 포토레지스트막(61)을 애싱으로 제거하고, 불산을 사용하여 다결정 실리콘막(14n)의 표면을 세정한 후, 약 950℃의 질소 분위기 속에서, 1분 정도의 램프 어닐링을 행하여 비정질 실리콘막(14a)을 결정화함과 함께, 상기 불순물(B 및 P)을 전기적으로 활성화한다. 이에 의해, 도 42에 도시한 바와 같이 n 채널형 MISFET 형성 영역의 비정질 실리콘막(14a)이 n형의 다결정 실리콘막(14n)으로 되고, p 채널형 MISFET 형성 영역의 비정질 실리콘막(14a)이 p형의 다결정 실리콘막(14p)으로 된다.
또, 비정질 실리콘막(14a)의 상부에 WNx막이나 W막을 퇴적한 후에, 비정질 실리콘막(14a)을 결정화하기 위한 열 처리를 행하면, 실리콘의 결정화에 수반되는 응력 변화에 의해, WNx막이나 W막이 박리될 우려가 있다. 또한, 비정질 실리콘막(14a) 내의 불순물(B, P)이 게이트 절연막(6)과의 계면까지 확산되기 전에, WNx막이나 W막에 받아들이기 때문에, 게이트 절연막(6)의 계면 근방에서 공핍화가 생겨, 원하는 소자 특성을 얻을 수 없게 될 우려도 있다. 따라서, 상기한 열 처리는 비정질 실리콘막(14a)의 상부에 WNx막이나 W막을 퇴적하기 전에 행하는 것이 바람직하다.
다음으로, 불산을 사용하여 다결정 실리콘막(14n, 14p)의 표면을 세정한 후, 도 43에 도시한 바와 같이 다결정 실리콘막(14n, 14p)의 상부에 비정질 실리콘막(34a)을 퇴적한다. 비정질 실리콘막(34a)은, 예를 들면 모노실란(SiH4)을 소스 가스에 이용한 CVD법으로 퇴적(성막 온도=약 530℃)하고, 그 막 두께는 10㎚ 정도로 한다. 또한, 비정질 실리콘막(34a)은 형성 당초의 불순물 농도가 1.0×1017㎤ 미만의 매우 저불순물 농도의 비정질 실리콘, 또는 1.0×1014㎤ 미만의 실질적으로 비도핑의 비정질 실리콘으로 구성한다. 비정질 실리콘막(34a)은 다결정 실리콘막(14n, 14p)의 표면에 생기는 매우 얇은 자연 산화막과, 다음의 공정에서 그 상부에 퇴적하는 WNx막(24)과의 접촉을 차단하기 위해서 형성한다. 비정질 실리콘막(34a)은 완전한 비정질 상태가 아니어도 되고, 예를 들면 극미소의 실리콘 결정립의 집합체이어도 된다.
다음으로, 불산을 사용하여 비정질 실리콘막(34a)의 표면을 세정한 후, 도 44에 도시한 바와 같이 비정질 실리콘막(34a)의 상부에 스퍼터링법으로 WNx막(24)과 W막(25)을 연속하여 퇴적하고, 계속해서 W막(25)의 상부에 CVD법으로 질화 실리콘막(8)을 퇴적한다. WNx막(24)의 막 두께는 5㎚로부터 10㎚ 정도로 한다. 또한, WNx막(24)의 상부에 퇴적하는 W막(25)의 막 두께는 70㎚∼80㎚ 정도, 질화 실리콘막(8)의 막 두께는 160㎚ 정도로 한다. WNx막(24)의 상부에는 W막(25) 대신에 Mo막을 퇴적해도 된다.
본 실시 형태에서는 상기 WNx막(24)을 스퍼터링법으로 형성할 때, 소자 완성 시의 질소 원소 조성이 적어도 7%로부터 10% 이상, 바람직하게는 13% 이상, 보다 바람직하게는 18% 이상이 된 조건에서 WNx막(24)을 형성한다. 이러한 WNx막(24)을 형성하기 위해서는, WNx막(24)에 고농도의 질소가 포함되는 분위기에서 성막을 행하면 된다. 즉, 챔버 내의 분위기를 아르곤 가스에 대한 질소 가스의 유량비가 1.0 이상이 되는 가스 분위기로 설정하여 스퍼터링을 행하면 된다. 구체적으로는, 예를 들면 질소 가스 유량=50sccm으로부터 80sccm, 아르곤 가스 유량=20sccm으로부터 30sccm, 챔버 내의 진공도=0.5㎩, 온도=200℃로부터 500℃의 조건으로 성막을 행한다.
또한, 성막 시의 WNx막(24)의 막 두께는 5㎚로부터 10㎚의 범위 이내로 하는 것이 바람직하다. 성막 시의 WNx막(24)의 막 두께를 5㎚ 이상으로 함으로써, 성막 후의 열 처리 공정에서 WNx막(24)의 일부와 하층의 실리콘층이 반응해도, 소자 완성 시의 잔존 막 두께가 적어도 1㎚ 이상이 되므로, 배리어층으로서의 기능이 확보된다. 한편, 성막 시의 WNx막(24)의 막 두께가 10㎚을 초과하면, 게이트 전극의 배선 저항이 커져, 회로의 고속 동작에 있어서 불이익이 있다.
또한, WNx막(24)에 고농도의 질소가 포함되는 분위기에서 성막을 행한 경우라도, 성막 후의 열 처리 공정에서 과잉의 질소가 확산되어 이탈하기 때문에, 소자 완성 시의 WNx막(24)은 화학양론적으로 가장 안정된 W2N이 주체가 된다. 단, WNx막(24)의 일부는 열 처리의 과정에서 하층의 실리콘층과 반응하므로, 소자 완성 시의 WNx막(24)은 W2N과 그 이외의 WNx, 경우에 따라서는 WSiN을 더 포함한 혼정이 된다.
다음으로, 도 45에 도시한 바와 같이 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(62)을 마스크로 하여 질화 실리콘막(8), W막(24), WNx막(25), 비정질 실리콘막(34a) 및 다결정 실리콘막(14n, 14p)을 순차적으로 드라이 에칭함으로써, 메모리 어레이의 게이트 절연막(6) 상에 게이트 전극(7A)(워드선 WL)을 형성하고, 로직부의 게이트 절연막(6) 상에 게이트 전극(7D, 7E)을 형성한다.
그 후, 상기 제1 실시 형태에서 설명한 방법으로 메모리 어레이에 메모리 셀 선택용 MISFET Qt를 형성하고, 로직부에 n 채널형 MISFET 및 p 채널형 MISFET를 형성한다. 이 경우도, 게이트 절연막(6)의 재산화 처리, 세정 처리, 질화 실리콘막의 퇴적 등을 상기 제1 실시 형태와 마찬가지의 방법으로 행함으로써, W의 산화물에 의한 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있다.
도 46은 게이트 전극(7A, 7D, 7E)의 일부를 구성하는 WNx막(24)을 형성할 때의 질소 유량과 WNx막(24)의 결정 구조와의 관계를, WNx막(24)의 성막 직후와 950℃의 질소 가스 중에서 1분간 열 처리를 행한 후에서 X선 회절 측정에 의해 조사한 결과를 나타내는 그래프이다. 도시한 바와 같이 WNx막(24)을 형성할 때의 질소 유량을 10sccm으로 한 경우에는, 고온 열 처리의 과정에서 WNx막(24) 중의 질소가 방출되어 W막이 되므로, WNx막(24)의 배리어층으로서의 기능이 상실된다.
도 47은 아르곤 가스의 유량을 일정(40sccm)하게 유지하고, 질소 가스 유량을 바꾸어 성막한 WNx막을 여러가지의 온도로 열 처리했을 때의 막 응력을 측정한 그래프로서, (a)는 기판 온도 400℃에서 성막한 경우, (b)는 기판 온도 200℃에서 성막한 경우를 나타내고 있다. 도시한 바와 같이 WNx막을 형성할 때의 질소 유량이 적은 경우에는 그 후의 열 처리에 의해 질소가 방출되고 막이 수축되므로, 막 응력이 증가되는 것을 알 수 있다.
도 48은 질소 가스와 아르곤 가스의 유량비를 바꾸어 성막한 WNx막을 포함하는 게이트 전극의 내압, 및 WNx막/다결정 실리콘막 계면의 접촉 저항의 관계를 조사한 결과를 나타내고 있다. 도시한 바와 같이 질소 가스의 유량비가 적은 조건으로 성막한 WNx막인 경우, 게이트 전극의 내압이 저하되고, WNx막/다결정 실리콘막 계면의 접촉 저항이 증가된다.
이와 같이 WNx막(24)에 고농도의 질소가 포함되는 분위기에서 성막을 행하는 본 실시 형태에 따르면, 열 처리 공정 후에도 WNx막 중에 N이 잔존하기 때문에, WNx막(24)의 배리어층으로서의 기능이 상실되지는 않는다. 또한, WNx막(24)과 다결정 실리콘막(14n, 14p)과의 사이에 비정질 실리콘막(34a)을 개재시킴으로써, 다결정 실리콘막(14n, 14p)의 표면에 생긴 매우 얇은 자연 산화막과 WNx막(24)과의 접촉에 의한 고저항층의 형성을 억제할 수 있다. 또, 열 처리 공정을 거친 비정질 실리콘막(34a)은 하층의 다결정 실리콘막(14n, 14p)보다 평균 결정 입경이 작은 다결정막이 된다.
이상과 같은 프로세스에 의해, 게이트 전극(7A, 7D, 7E)을 구성하는 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 계면의 접촉 저항을, 대책 전의 5㏀/㎛2∼10㏀/㎛2로부터 1㏀/㎛2로 저감시킬 수 있었다.
또한, 게이트 절연막(6)의 재산화 처리, 세정 처리, 질화 실리콘막의 퇴적 등을 상기 제1 실시 형태와 마찬가지의 방법으로 행함으로써, W의 산화물에 의한기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있었던 결과, DRAM의 리프레시 시간을 현저히 개선할 수 있었다.
〈제3 실시 형태〉
상기 제2 실시 형태에서는 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 사이에 비정질 실리콘막(34a)을 개재시킴으로써, WNx막(24)과 다결정 실리콘막(14n, 14p)과의 접촉 저항을 저감시켰지만, 본 실시 형태에서는 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 사이에 얇은 막 두께의 W막(62)을 개재시킴으로써, WNx막(24)과 다결정 실리콘막(14n, 14p)과의 접촉 저항을 저감시킨다.
이 프로세스를 설명하면, 우선 도 49에 도시한 바와 같이 n 채널형 MISFET 형성 영역의 게이트 절연막(6) 상에 n형의 다결정 실리콘막(14n)을 형성하고, p 채널형 MISFET 형성 영역의 게이트 절연막(6) 상에 p형의 다결정 실리콘막(14p)을 형성한다. 여기까지의 공정은, 상기 제2 실시 형태의 도 38 내지 도 42에 도시한 공정과 동일하다.
다음으로, 불산을 사용하여 다결정 실리콘막(14n, 14p)의 표면을 세정한 후, 도 50에 도시한 바와 같이 다결정 실리콘막(14n, 14p)의 상부에 W막(65)을 퇴적한다. W막(65)은, 예를 들면 스퍼터링법으로 퇴적하고, 그 막 두께는 5㎚ 정도로 한다.
다음으로, 도 51에 도시한 바와 같이 W막(65)의 상부에 상기 제2 실시 형태와 동일한 방법으로 WNx막(24), W막(25) 및 질화 실리콘막(8)을 순차적으로 퇴적한다. WNx막(24)의 막 두께는 5㎚로부터 10㎚ 정도, W막(25)의 막 두께는 70㎚∼80㎚ 정도, 질화 실리콘막(8)의 막 두께는 160㎚ 정도로 한다. WNx막(24)의 상부에는 W막(25) 대신에 Mo막을 퇴적해도 된다. 또한, WNx막(24)은 상기 제2 실시 형태와 마찬가지로, 고농도의 질소가 포함되는 분위기에서 성막을 행하여, 소자 완성 시의 질소 원소 조성이 적어도 7%로부터 10% 이상, 바람직하게는 13% 이상, 보다 바람직하게는 18% 이상이 되도록 한다. 그 후의 공정은 상기 제2 실시 형태와 동일하다.
이와 같이 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 사이에 W막(62)을 개재시킴으로써, 그 후의 열 처리의 과정에서 W막(62)과 다결정 실리콘막(14n, 14p)이 반응하여, W 실리사이드(WSix)를 주체로 하는 도전층이 형성된다. 이에 의해, 다결정 실리콘막(14n, 14p)의 표면에 생긴 자연 산화막과 WNx막(24)과의 접촉에 의한 고저항층의 형성이 억제되므로, 상기 제2 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다.
이상과 같은 프로세스에 의해, 게이트 전극(7A, 7D, 7E)을 구성하는 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 계면의 접촉 저항을, 대책 전의 5㏀/㎛2∼10㏀/㎛2로부터 1㏀/㎛2로 저감시킬 수 있었다.
또한, 게이트 절연막(6)의 재산화 처리, 세정 처리, 질화 실리콘막의 퇴적등을 상기 제1 실시 형태와 마찬가지의 방법으로 행함으로써, W의 산화물에 의한 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있었던 결과, DRAM의 리프레시 시간을 현저하게 개선할 수 있었다.
또, 본 실시 형태에서는 WNx막(24)과 다결정 실리콘막(14n, 14p)과의 사이에 W막(62)을 개재시키고, 그 후의 열 처리의 과정에서 W막(62)과 다결정 실리콘막(14n, 14p)을 반응시켜 W 실리사이드를 주체로 하는 도전층이 형성하였지만, 다결정 실리콘막(14n, 14p)의 상부에 얇은 W 실리사이드막을 형성하고, 그 상부에 WNx막(24)과 W막(25)을 퇴적해도 된다. 이에 의해, WNx막(24) 내의 질소가 다결정 실리콘막(14n, 14p)과의 계면에 확산하여 고저항의 질화 실리콘층을 형성하는 문제점을 방지할 수 있다. 또한, 열 처리의 과정에서 W막(62)과 다결정 실리콘막(14n, 14p)을 반응시켜 W 실리사이드층을 형성하는 경우에는 반응이 국소적으로 생겨, 게이트 내압이 저하되는 경우가 있지만, 시작부터 W 실리사이드막을 퇴적한 경우에는 이러한 국소적 반응이 생기기 어렵다. 이 W 실리사이드막의 막 두께는 5㎚로부터 20㎚ 정도로 충분하다. 또한, WSix의 X는 2.0∼2.7 정도가 무방하다.
〈제4 실시 형태〉
본 실시 형태는 n 채널형 MISFET와 p 채널형 MISFET로 회로를 구성하는 CMOS 로직 LSI에 적용한 것으로, 그 제조 방법의 일례를 도 52∼도 56을 이용하여 공정순으로 설명한다.
우선, 도 52에 도시한 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)을 준비하여, 상기 제1 실시 형태와 마찬가지의 방법으로 기판(1)의 주면에 소자 분리 홈(2), p형 웰(3), n형 웰(4) 및 게이트 절연막(6)을 순차적으로 형성한다.
다음으로, 도 53에 도시한 바와 같이 게이트 절연막(6)의 상부에 1.0×1019㎤ 이상의 농도의 P(인)을 도핑한 저저항의 n형 다결정 실리콘막(14n)을 퇴적하고, 불산을 사용하여 다결정 실리콘막(14n)의 표면을 세정한 후, 다결정 실리콘막(14n)의 상부에 스퍼터링법으로 막 두께 5㎚ 내지 10㎚ 정도의 WNx막(24)을 퇴적한다.
상기 제2 실시 형태와 마찬가지로, WNx막(24)은 고농도의 질소가 포함되는 분위기에서 성막을 행하여, 소자 완성 시의 질소 원소 조성이 적어도 7%로부터 10% 이상, 바람직하게는 13% 이상, 보다 바람직하게는 18% 이상이 되도록 한다. 또한, WNx막(24)은 소자 완성 시의 잔존 막 두께가 적어도 1㎚ 이상이 된 막 두께로 퇴적한다.
또한, 상기 제3 실시 형태와 마찬가지로, 다결정 실리콘막(14n)의 표면에 생긴 자연 산화막과 WNx막(24)과의 접촉에 의한 고저항층의 형성을 억제할 목적으로, WNx막(24)과 다결정 실리콘막(14n)과의 사이에 W막(62)을 형성해도 된다.
다음으로, 도 54에 도시한 바와 같이 기판(1)의 주면에 P(인)을 이온 주입한다. 이 이온 주입은 P이 WNx막(24)을 관통하여, 다결정 실리콘막(14n)의 표면으로부터 10㎚ 이하의 영역에 달하는 에너지로 행한다. 예를 들면, WNx막(24)의 막 두께가 3㎚∼15㎚ 정도인 경우, P의 주입 에너지는 2keV∼10keV로 한다.
또한, 이 이온 주입은 다결정 실리콘막(14n)의 표면 영역의 P 농도가 5×1019atoms/㎤ 이상이 되는 도우즈량으로 행한다. 또한, 이 이온 주입을 행한 후, 약 950℃의 질소 분위기 속에서, 1분 정도의 램프 어닐링을 행하고, 다결정 실리콘막(14n) 내의 불순물(P)을 전기적으로 활성화해도 된다. 또, 다결정 실리콘막(14n) 내의 불순물(P)은 후의 열 처리 공정에서 전기적으로 활성화되므로, 여기서의 열 처리는 생략해도 된다.
상기한 이온 주입은 다결정 실리콘막(14n)을 퇴적한 후, WNx막(24)을 퇴적하기 전에 행해도 된다. 또한, WNx막(24)과 다결정 실리콘막(14n)과의 사이에 W막(62)을 형성하는 경우에는 W막을 형성한 후에 이 이온 주입을 행하고, 그 후 W막의 상부에 WNx막(24)을 퇴적해도 된다.
다음으로, 도 55에 도시한 바와 같이 WNx막(24)의 상부에 스퍼터링법으로 막 두께 70㎚ 정도의 W막(25)을 퇴적한 후, W막(25)의 상부에 CVD법으로 막 두께 160㎚ 정도의 질화 실리콘막(8)을 퇴적한다. 또, WNx막(24)의 상부에는 W막(25) 대신에 Mo막을 퇴적해도 된다. 또한, W막(25)을 퇴적한 후, 기판(1)의 주면에 다시 한번 이온 주입을 행하고, W막(25) 및 WNx막(24)을 통하여 다결정 실리콘막(14n)에 P를 도핑함으로써, 다결정 실리콘막(14n)의 표면 영역을 더욱 저저항화해도 된다.
다음으로, 도 56에 도시한 바와 같이 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(63)을 마스크로 하여 질화 실리콘막(8), W막(24), WNx막(25) 및 다결정 실리콘막(14n)을 순차적으로 드라이 에칭함으로써, p형 웰(3) 상에 n 채널형 MISFET의 게이트 전극(7F)을 형성하고, n형 웰(4) 상에 p 채널형 MISFET의 게이트 전극(7G)을 형성한다.
그 후, W의 산화물에 의한 기판(1)의 오염을 매우 낮은 레벨로 유지하기 위해서, 상기 드라이 에칭으로 깎인 게이트 절연막(6)의 재산화 처리, 그 후의 세정 처리 및 질화 실리콘막의 퇴적 등을 상기 제1 실시 형태와 마찬가지의 방법으로 행한다.
본 실시 형태에서는, 게이트 전극(7F, 7G)의 각각의 일부인 다결정 실리콘막을 n형으로 구성하였지만, n 채널형 MISFET와 p 채널형 MISFET를 모두 표면 채널형으로 하기 위해서, n 채널형 MISFET의 게이트 전극(7F)의 일부인 다결정 실리콘막을 n형으로 구성하고, p 채널형 MISFET의 게이트 전극(7G)의 일부인 다결정 실리콘막을 p형으로 구성해도 된다. 이 경우에는 상기 제2 실시 형태와 마찬가지로, 게이트 절연막(6) 상에 비도핑의 비정질 실리콘막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 한 이온 주입으로, n 채널형 MISFET 형성 영역의 비정질 실리콘막에 P을 도입하고, p 채널형 MISFET 형성 영역의 비정질 실리콘막에 B를 도입함으로써, 채널링 현상에 의한 B의 관통을 방지할 수 있다.
〈제5 실시 형태〉
상기 제4 실시 형태에서는 불순물의 이온 주입법에 의해 다결정 실리콘막(14n)의 표면 영역을 저저항화하였지만, 다음과 같은 방법으로 다결정 실리콘막(14n)의 표면 영역을 저저항화할 수도 있다.
우선, 도 57에 도시한 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)의 주면에 소자 분리 홈(2), p형 웰(3), n형 웰(4) 및 게이트 절연막(6)을 순차적으로 형성하고, 계속해서 게이트 절연막(6)의 상부에 1.0×1019㎤ 이상의 농도의 P(인)을 도핑한 저저항의 n형 다결정 실리콘막(14n)을 퇴적한다. 여기까지의 공정은 상기 제4 실시 형태와 동일하다.
다음으로, 도 58에 도시한 바와 같이 다결정 실리콘막(14n)의 상부에 5.0×1019㎤ 이상의 농도의 P을 도핑한 저저항의 n형 다결정 실리콘막(64)을 CVD법으로 퇴적한 후, 기판(1)을 열 처리하여, n형 다결정 실리콘막(64) 내의 P를 다결정 실리콘막(14n)의 표면으로부터 10㎚ 이하의 표면 영역에 확산시켜, 이 표면 영역의 P 농도를 5×1019atoms/㎤ 이상으로 한다. 또, 이 열 확산 처리를 행한 후, 약 950℃의 질소 분위기 속에서, 1분 정도의 램프 어닐링을 행하여, 다결정 실리콘막(14n) 내의 P을 전기적으로 활성화해도 되지만, 다결정 실리콘막(14n) 내의 P은 후의 열 처리 공정에서 전기적으로 활성화되므로, 이 열 처리는 생략해도 된다.
다음으로, 도 59에 도시한 바와 같이 n형 다결정 실리콘막(64)을 드라이 에칭으로 제거한 후, 기판(1)의 표면에 노출된 다결정 실리콘막(14n)의 표면을 불산으로 세정한다.
다음으로, 도 60에 도시한 바와 같이 다결정 실리콘막(14n)의 상부에 스퍼터링법으로 막 두께 5㎚로부터 10㎚ 정도의 WNx막(24)을 퇴적한다. 상기 제4 실시 형태와 마찬가지로, WNx막(24)은 고농도의 질소가 포함되는 분위기에서 성막을 행하여, 소자 완성 시의 질소 원소 조성이 적어도 7%로부터 10% 이상, 바람직하게는 13% 이상, 보다 바람직하게는 18% 이상이 되도록 한다. 또한, WNx막(24)은 소자 완성 시의 잔존 막 두께가 적어도 1㎚ 이상이 된 막 두께로 퇴적한다.
또한, 상기 제3 실시 형태와 마찬가지로, 다결정 실리콘막(14n)의 표면에 생긴 자연 산화막과 WNx막(24)과의 접촉에 의한 고저항층의 형성을 억제할 목적으로, WNx막(24)과 다결정 실리콘막(14n)과의 사이에 W막을 형성해도 된다.
그 후, 도 61에 도시한 바와 같이 WNx막(24)의 상부에 스퍼터링법으로 막 두께 70㎚ 정도의 W막(25)을 퇴적한 후, W막(25)의 상부에 CVD법으로 막 두께 160㎚ 정도의 질화 실리콘막(8)을 퇴적한다.
다음으로, 도 62에 도시한 바와 같이 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(63)을 마스크로 하여 질화 실리콘막(8), W막(24), WNx막(25) 및 다결정 실리콘막(14n)을 순차적으로 드라이 에칭함으로써, p형 웰(3) 상에 n 채널형 MISFET의 게이트 전극(7F)을 형성하고, n형 웰(4) 상에 p 채널형 MISFET의 게이트 전극(7G)을 형성한다.
그 후, W의 산화물에 의한 기판(1)의 오염을 매우 낮은 레벨로 유지하기 위해서, 상기 드라이 에칭으로 깎인 게이트 절연막(6)의 재산화 처리, 그 후의 세정 처리 및 질화 실리콘막의 퇴적 등을 상기 제1 실시 형태와 마찬가지의 방법으로 행한다.
본 실시 형태에서는, 다결정 실리콘막(14n)의 상부에 퇴적한 다결정 실리콘막(64) 내의 P를 열 확산시켜, 다결정 실리콘막(14n)의 표면 영역을 저저항화하였지만, 예를 들면 다결정 실리콘막(14n)의 표면 영역에 이온 주입법으로 P를 도입하고, 다음으로 다결정 실리콘막(14n)의 상부에 산화 실리콘막 등의 절연막을 형성하여 열 처리를 행하고, 다결정 실리콘막(14n)의 표면 영역에 도입된 상기 P를 절연막과의 계면 근방에 편석시킨 후, 절연막을 제거함으로써, 다결정 실리콘막(14n)의 표면 영역을 저저항화해도 된다. 절연막은, 예를 들면 다결정 실리콘막(14n)의 표면을 열 산화하여 형성한 산화 실리콘막, 또는 다결정 실리콘막(14n) 상에 CVD법으로 퇴적한 산화 실리콘막 등으로 구성되지만, 이에 한정되는 것은 아니다.
〈제6 실시 형태〉
본 실시 형태는 플래시 메모리에 적용한 것으로, 그 제조 방법의 일례를 도 63∼도 76을 이용하여 공정 순으로 설명한다.
우선, 도 63에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지의 방법으로 기판(1)의 주면에 소자 분리 홈(2), p형 웰(3), 게이트 절연막(6)을 형성한 후, 도 64 및 도 65에 도시한 바와 같이 기판(1) 상에 CVD법으로 막 두께 70㎚∼100㎚ 정도의 n형 다결정 실리콘막(66n)을 퇴적한다. 다결정 실리콘막(66n)에는 그 퇴적공정 중에 n형 불순물, 예를 들면 인(P)을 도핑한다. 또는 비도핑의 다결정 실리콘막을 퇴적한 후에 이온 주입법으로 n형 불순물을 도핑해도 된다. 다결정 실리콘막(66n)은 메모리 셀을 구성하는 MISFET의 부유 게이트 전극으로서 사용된다.
다음으로, 도 66 및 도 67에 도시한 바와 같이 포토레지스트막을 마스크로 하여 다결정 실리콘막(66n)을 드라이 에칭함으로써, 액티브 영역 L의 상부에, 그 연장 방향을 따라 연장하는 긴 띠 형상의 평면 패턴을 갖는 다결정 실리콘막(66n)을 형성한다.
다음으로, 도 68 및 도 69에 도시한 바와 같이 다결정 실리콘막(66n)이 형성된 기판(1) 상에 산화 실리콘막, 질화 실리콘막 및 산화 실리콘막으로 이루어지는 ONO막(67)을 형성한다. ONO막(67)은 메모리 셀을 구성하는 MISFET의 제2 게이트 절연막으로서 사용되어, 예를 들면 기판(1) 상에 CVD법으로 막 두께 5㎚의 산화 실리콘막, 막 두께 7㎚의 질화 실리콘막 및 막 두께 4㎚의 산화 실리콘막을 순차적으로 퇴적함으로써 형성한다.
다음으로, 도 70 및 도 71에 도시한 바와 같이 ONO막(67)의 상부에 P(인)을 도핑한 n형 다결정 실리콘막(14n), WNx막(24), W막(25) 및 질화 실리콘막(8)을 순차적으로 퇴적한다. 다결정 실리콘막(14n), W막(25) 및 질화 실리콘막(8)은 상기 제1 실시 형태와 동일한 방법으로 퇴적한다. 또한, WNx막(24)은 다결정 실리콘막(14n)과의 접촉 저항을 저감시키기 위해서, 상기 제2 실시 형태와 마찬가지의 방법으로 퇴적한다. 즉, WNx막(24)은 소자 완성 시의 질소 원소 조성이 적어도 7%로부터 10% 이상, 바람직하게는 13% 이상, 보다 바람직하게는 18% 이상이 되는 조건으로 형성한다. 또한, 소자 완성 시의 잔존 막 두께를 적어도 1㎚ 이상으로 하기 위해서, 성막 시의 WNx막(24)의 막 두께는 5㎚로부터 10㎚의 범위 내로 하는 것이 바람직하다. 또한, WNx막(24)과 다결정 실리콘막(14n)과의 접촉 저항을 저감시키기 위해서, 상기 제3 실시 형태, 제4 실시 형태 또는 제5 실시 형태에서 설명한 프로세스를 채용해도 된다.
다결정 실리콘막(14n)은 메모리 셀을 구성하는 MISFET의 컨트롤 게이트 전극 및 워드선 WL로서 사용된다. 또한, 질화 실리콘막(8)은 컨트롤 게이트 전극 상부를 보호하는 절연막으로서 사용된다. 다결정 실리콘막(14n)은 Ge(게르마늄)을 최대 50% 전후 포함한 실리콘막으로 구성할 수도 있다.
다음으로, 도 72에 도시한 바와 같이 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(도시 생략)을 마스크로 하여 질화 실리콘막(8), W막(24), WNx막(25), 다결정 실리콘막(14n), ONO막(67) 및 다결정 실리콘막(66n)을 순차적으로 드라이 에칭함으로써, 다결정 실리콘(66n)으로 이루어지는 부유 게이트 전극(68)과, W막(24), WNx막(25) 및 다결정 실리콘막(14n)으로 이루어지는 폴리 메탈 구조의 컨트롤 게이트 전극(69)(워드선 WL)을 형성한다.
다음으로, 도 73에 도시한 바와 같이 MISFET의 소스 및 드레인을 구성하는 n형 반도체 영역(70)을 형성한다. n형 반도체 영역(70)은 p형 웰(3)에 n형 불순물(예를 들면, 비소(As))을 이온 주입한 후, 기판(1)을 약 900℃에서 열 처리하여, 상기 n형 불순물을 p형 웰(3) 내로 확산시킴으로써 형성한다.
여기까지의 공정에서, 게이트 전극(부유 게이트 전극(68) 및 컨트롤 게이트 전극(69))의 스페이스 영역의 게이트 절연막(6)에는 게이트 전극의 가공 공정이나 불순물의 이온 주입 공정에서 생긴 손상이 생기고 있다. 이 손상은 부유 게이트 전극(68)에 주입된 전자가 플로팅 게이트 전극(68)의 단부로부터 기판(1)에 누설되는 패스가 되는 등, 게이트 절연막(6)의 품질을 열화시키기 때문에, 충분히 제거해 둘 필요가 있다. .
따라서, 불산을 사용하여 게이트 절연막(6)을 에칭한 후, 얇아진 게이트 절연막(6)을 보충·재생하기 위한 재산화 처리를 행한다. 이 재산화 처리를 상기 제1 실시 형태와 마찬가지의 방법으로 행함으로써, W막(25) 및 WNx막(24)의 산화를 방지하고, 또한 기판(1) 표면의 산화물 오염을 매우 낮은 레벨로 유지할 수 있다. 이 재산화 처리에 의해, 도 74에 도시한 바와 같이 게이트 전극(플로팅 게이트) 전극(68) 및 컨트롤 게이트 전극(69))의 스페이스 영역, 즉 n형 반도체 영역(소스, 드레인)(70)의 표면과, 부유 게이트 전극(68)의 측벽 하단부에 게이트 절연막(6)이 재형성된다.
다음으로, 기판(1)의 표면을 세정한 후, 도 75에 도시한 바와 같이 기판(1) 상에 저압 CVD법으로 질화 실리콘막(11)을 퇴적한다. 이 세정 처리 및 질화 실리콘막(11)의 퇴적을 상기 제1 실시 형태와 마찬가지의 방법으로 행함으로써, W의 산화물에 의한 기판(1)의 오염을 매우 낮은 레벨로 유지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시 형태에서는 DRAM, DRAM 혼재 로직 LSI, CMOS 로직 LSI, 플래시 메모리에 적용한 경우에 대하여 설명하였지만, 이들 LSI에 한정되는 것이 아니라, 폴리메탈(polymetal) 구조의 도전막으로 게이트 전극을 형성한 MISFET를 갖는 LSI에 널리 적용할 수 있다.
또한, 본원에 기재된 발명은, 그 본질이 폴리실리콘층과 깊게 연rhks되어 있기 때문에, 폴리실리콘층이 필수인 경우를 제외하고, 폴리실리콘층이 없는 비실리콘 메탈 게이트 전극에도 적용할 수 있는 것은 물론이다.
본 발명은, 예를 들면 폴리메탈 게이트를 갖는 집적 회로 장치의 제조 등에 이용할 수 있다.

Claims (19)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 제1 주면 상의 하층의 폴리실리콘과 상층의 고융점 금속막을 드라이 에칭으로 패터닝하여 MISFET의 게이트 전극을 형성하는 공정과,
    (b) 상기 (a) 공정의 후, 수소와 수증기를 포함하는 혼합 분위기에서, 실리콘을 주요한 성분으로서 포함하는 상기 반도체 웨이퍼의 주면의 부분을 열산화하는 공정과,
    (c) 상기 (b) 공정의 후, 상기 웨이퍼의 주면을 실질적으로 과산화수소를 포함하지 않는 수용액으로 웨트 세정하는 공정과,
    (d) 상기 (c) 공정의 후, 상기 웨이퍼의 주면에 불순물을 이온 주입하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (b) 공정은 실질적으로 상기 게이트 전극의 상층의 고융점 금속막을 산화하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 수용액은 중성 또는 약알칼리성인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 고융점 금속막은 텅스텐을 주요한 성분으로서 포함하는 금속막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 수증기는 수소와 산소가 촉매를 이용하여 합성된 것인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 웨트 세정은, 상기 (d) 공정의 불순물 이온 주입 공정을 위한 레지스트 도포 공정의 전에 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 n웰과 p웰을 형성하는 공정과,
    (b) 상기 n웰과 p웰 상에 비정질 실리콘을 퇴적하고, n웰 상의 폴리실리콘에는 붕소를, p웰 상의 폴리실리콘에는 인을 이온 주입한 후 상기 비정질 실리콘을 폴리실리콘화하는 공정과,
    (c) 상기 n웰 상 및 p웰 상의 폴리실리콘 상에 비정질 실리콘과 고융점 금속의 질화막과 고융점 금속막과 질화 실리콘막을 퇴적하는 공정과,
    (d) 포토레지스트를 마스크로 하여 상기 폴리실리콘, 비정질 실리콘, 고융점 금속 질화막, 고융점 금속막, 질화 실리콘막을 드라이 에칭으로 패터닝하여 게이트 전극을 형성하는 공정과,
    (e) 상기 (d) 공정의 후, 수소와 수증기를 포함하는 혼합 분위기에서, 실리콘을 주요한 성분으로서 포함하는 상기 반도체 웨이퍼의 주면의 부분을 열산화하는 공정과,
    (f) 상기 (e) 공정의 후, 상기 웨이퍼의 주면을 실질적으로 과산화수소를 포함하지 않는 수용액으로 웨트 세정하는 공정과,
    (g) 상기 (c) 공정의 후, 상기 웨이퍼의 주면에 불순물을 이온 주입하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (e) 공정은 실질적으로 상기 게이트 전극의 상층의 고융점 금속막을 산화하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 수용액은 중성 또는 약알칼리성인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 고융점 금속막은 텅스텐을 주요한 성분으로서 포함하는 금속막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 수증기는 수소와 산소가 촉매를 이용하여 합성된 것인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 웨트 세정은, 상기 (d) 공정의 불순물 이온 주입 공정을 위한 레지스트 도포 공정의 전에 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 n웰과 p웰을 형성하는 공정과,
    (b) 상기 n웰과 p웰 상에 비정질 실리콘을 퇴적하고, n웰 상의 폴리실리콘에는 붕소를, p웰 상의 폴리실리콘에는 인을 이온 주입한 후 상기 비정질 실리콘을 폴리실리콘화하는 공정과,
    (c) 상기 n웰 상 및 p웰 상의 폴리실리콘 상에 텅스텐막과 고융점 금속의 질화막과 고융점 금속막과 질화 실리콘막을 퇴적하는 공정과,
    (d) 포토레지스트를 마스크로 하여 상기 폴리실리콘, 텅스텐막, 고융점 금속질화막, 고융점 금속막, 질화 실리콘막을 드라이 에칭으로 패터닝하여 게이트 전극을 형성하는 공정과,
    (e) 상기 (d) 공정의 후, 수소와 수증기를 포함하는 혼합 분위기에서, 실리콘을 주요한 성분으로서 포함하는 상기 반도체 웨이퍼의 주면의 부분을 열산화하는 공정과,
    (f) 상기 (e) 공정의 후, 상기 웨이퍼의 주면을 실질적으로 과산화수소를 포함하지 않는 수용액으로 웨트 세정하는 공정과,
    (g) 상기 (c) 공정의 후, 상기 웨이퍼의 주면에 불순물을 이온 주입하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (e) 공정은 실질적으로 상기 게이트 전극의 상층의 고융점 금속막을 산화하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 수용액은 중성 또는 약알칼리성인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 고융점 금속막은 텅스텐을 주요한 성분으로서 포함하는 금속막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 수증기는 수소와 산소가 촉매를 이용하여 합성된 것인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 웨트 세정은, 상기 (d) 공정의 불순물 이온 주입 공정을 위한 레지스트 도포 공정의 전에 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 (c), (d) 공정은,
    (c) 상기 n웰 상 및 p웰 상의 폴리실리콘 상에 텅스텐 실리사이드막과 고융점 금속의 질화막과 고융점 금속막과 질화 실리콘막을 퇴적하는 공정과,
    (d) 포토레지스트를 마스크로 하여 상기 폴리실리콘, 텅스텐 실리사이드막,고융점 금속 질화막, 고융점 금속막, 질화 실리콘막을 드라이 에칭으로 패터닝하여 게이트 전극을 형성하는 공정
    인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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