KR20030082430A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

불순물의 프로파일을 양호한 정밀도로 제어할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다. 반도체 영역(1)에 불순물 원소의 이온을 주입하는 공정과, 반도체 영역에 소정 원소로서 Ⅳ족 원소 또는 불순물 원소와 동일 도전형으로 불순물 원소보다 질량 수가 큰 원소의 이온을 주입하는 공정과, 불순물 원소 및 소정 원소가 주입된 영역(5, 6)에 발광 강도 분포의 최대점을 600㎚ 이하의 파장 영역에 갖는 광을 조사하여, 어닐링을 행하는 공정을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법, 특히 열 처리 기술에 관한 것이다.
LSI의 고집적화는 LSI를 구성하는 소자의 미세화에 의해 달성되어 왔다. 그리고, 소자 치수의 축소화에 수반하여, 얕은 pn 접합의 형성, 즉 얕은 불순물 확산 영역의 형성이 중요하게 되어 왔다.
얕은 불순물 확산 영역을 형성하기 위해서는, 저가속 에너지에서의 이온 주입과 그 후의 어닐링 처리의 최적화가 중요하다. p형 불순물로서는 붕소(B)가 이용되고, n형 불순물로서는 인(P) 또는 비소(As)가 이용되고 있다. 그러나, 이들 불순물은 실리콘(Si) 내에서의 확산 계수가 크기 때문에, 할로겐 램프를 이용한 RTA(Rapid Thermal Anneal) 처리에서는 불순물이 내측 및 외측으로 확산한다. 그때문에, 얕은 불순물 확산층을 얻는 것이 점차 곤란하게 되고 있다. 불순물 확산을 억제하기 위해서 어닐링 온도를 낮추면, 불순물의 활성화율이 크게 저하된다. 따라서, 할로겐 램프를 이용한 RTA 처리에서는 접합 깊이가 얕고(20㎚ 이하 정도), 또한 저저항의 불순물 확산층을 형성하는 것이 곤란하였다.
상술한 바와 같은 문제에 대하여, 활성화에 필요한 에너지를 순간적으로 공급하는 방법으로서, 크세논(Xe) 플래시 램프를 이용한 플래시 램프 어닐링법이 검토되고 있다. Xe 플래시 램프는 석영관 등의 관 내에 Xe 가스를 봉입한 것이고, 콘덴서 등에 축적된 전하를 단시간에 방전시킴으로써, 예를 들면 수 100μsec∼수 msec의 범위에서 백색 광을 발광시킬 수 있다. 그 때문에, 반도체층에 주입된 불순물 이온의 분포를 변화시키지 않고, 불순물을 활성화시킬 수 있다.
그러나, 플래시 램프의 광이 반도체 기판 표면에서 반사됨으로써, 가열 효율이 악화하고, 충분히 불순물을 활성화시키는 것이 곤란하다. 활성화율을 높이기 위해서, 플래시 램프의 조사 에너지를 높이면, 열 응력이 증가하여, 반도체 기판이 파괴된다. 즉, 종래의 플래시 램프 어닐링법에서는 얕은 접합을 갖는 불순물 확산 영역을 형성할 수는 있어도, 확산층의 저저항화에는 한계가 있었다.
한편, 종래 기술로서, 어닐링 처리 시에 램프 광을 효율적으로 흡수시키기 위해서, 광 흡수막을 형성하는 기술이 알려져 있다. 일본 특개평10-26772호 공보에는 TFT(박막 트랜지스터)의 제조에 있어서, 게이트 절연막의 표면에 광 흡수막을 형성하는 기술이 개시되어 있다. 그러나, 게이트 절연막의 표면에 형성된 광 흡수막을 이용하기 위해서, 효율적인 가열을 행하는 것이 곤란하다. 일본 특개2000-138177에는 반도체 장치의 제조에 있어서, 층간 절연막의 표면에 광 흡수막을 형성하는 기술이 개시되어 있다. 그러나, 층간 절연막의 표면에 형성된 광 흡수막을 이용하기 위해서, 효율적인 가열을 행하는 것도 곤란하다.
이와 같이 LSI의 고집적화에 수반하여, 얕게 저저항의 불순물 확산층을 형성하는 등, 불순물의 프로파일을 양호한 정밀도로 제어하는 것이 중요하게 되고 있지만, 종래는 불순물의 프로파일을 양호한 정밀도로 제어하는 것이 곤란하였다.
본 발명은 상기 종래의 과제에 대하여 이루어진 것으로, 불순물의 프로파일을 양호한 정밀도로 제어할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 2는 제1 실시예의 비교예의 제조 방법을 도시한 단면도.
도 3은 도 1의 (a)∼도 1의 (c)의 공정에 의해 얻어진 반도체 장치에서의 Ge 및 B의 농도 분포를 나타내는 도면.
도 4는 도 2의 (a) 및 도 2의 (b)의 공정에 의해 얻어진 반도체 장치에서의 B의 농도 분포를 나타낸 도면.
도 5는 실리콘 기판 표면의 반사 스펙트럼을 나타낸 도면.
도 6은 Xe 플래시 램프 및 W 할로겐 램프의 발광 스펙트럼 및 Si의 흡수 특성을 나타낸 도면.
도 7은 조사 에너지 밀도와 시트 저항과의 관계를 나타낸 도면.
도 8은 Ge의 가속 에너지와 시트 저항과의 관계를 나타낸 도면.
도 9는 Ge의 가속 에너지와 접합 누설 전류와의 관계를 나타낸 도면.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 11은 도 10의 (a)∼도 10의 (c)의 공정에 의해 얻어진 반도체 장치에서의 Ge 및 B의 농도 분포를 나타낸 도면.
도 12는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 13은 도 12의 (a)∼도 12의 (c)의 공정에 의해 얻어진 반도체 장치에서의 Ga 및 B의 농도 분포를 나타낸 도면.
도 14는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 15는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 16은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
도 17은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21 : 실리콘 기판
2 : 소자 분리 영역
3 : 게이트 절연막
4 : 게이트 전극
5, 24 : 결정 결함 영역
6, 10, 25 : 불순물 영역
7, 11 : 소스·드레인 확산층
8 : 실리콘 질화막
9, 22 : 실리콘 산화막
23 : 컨택트홀
26, 28 : 금속막
27 : 확산층
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 영역에 불순물 원소의 이온을 주입하는 공정과, 상기 반도체 영역에 소정 원소로서 Ⅳ족 원소 또는 상기 불순물 원소와 동일 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소의 이온을 주입하는 공정과, 상기 불순물 원소 및 상기 소정 원소가 주입된 영역에 발광 강도 분포의 최대점을 600㎚ 이하의 파장 영역에 갖는 광을 조사하여, 어닐링을 행하는 공정을 포함한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과, 적어도 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 불순물 원소의이온을 주입하는 공정과, 적어도 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 소정 원소로서 Ⅳ족 원소 또는 상기 불순물 원소와 동일 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소의 이온을 주입하는 공정과, 상기 불순물 원소 및 상기 소정 원소가 주입된 영역에 발광 강도 분포의 최대점을 600㎚ 이하의 파장 영역에 갖는 광을 조사하여, 어닐링을 행하는 공정을 포함한 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역 상에 형성되고, 제2 도전형의 불순물 원소를 함유하는 제2 도전형의 제2 반도체 영역을 갖는 반도체 장치로서, 상기 제2 반도체 영역에는 소정 원소로서 Ⅳ족 원소 또는 제2 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소를 함유하는 영역 중 적어도 일부가 포함되고, 상기 소정 원소는 깊이 방향으로 농도 분포를 갖고, 상기 제2 반도체 영역의 표면으로부터 상기 농도 분포의 최대점까지의 깊이는 상기 제2 반도체 영역의 표면으로부터 상기 제1 반도체 영역과 제2 반도체 영역과의 경계까지의 깊이보다 얕은 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
〈실시예〉
도 1의 (a)∼도 1의 (c)는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 이하, p형 MOS 트랜지스터의 제조 공정을 예로 들어 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이 통상의 p형 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘(Si) 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다.
다음으로, 도 1의 (b)에 도시한 바와 같이 게이트 전극(4)을 마스크로 하여, n형 실리콘 기판(1)의 표면 영역에 게르마늄(Ge)의 이온을 주입한다. 이온 주입의 조건은 가속 에너지 15keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면에는 결정 결함 영역(5)이 형성된다. 예를 들면, 비정질 상태의 결정 결함 영역(5)이 형성된다. 이 결정 결함 영역(5)의 단부의 깊이는 실리콘 기판(1)의 표면으로부터 약 20㎚ 정도이다.
다음으로, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에 붕소(B)의 이온을 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(6)이 결정 결함 영역(5)에 중첩하도록 하여, 결정 결함 영역(5)의 상부에 형성된다.
다음으로, 도 1의 (c)에 도시한 바와 같이 크세논(Xe) 플래시 램프를 이용하여, 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사(플래시 램프 어닐링)에 의해, 불순물 원소가 활성화됨과 함께, 결정 결함 영역(5) 및 불순물 영역(6)의 결함이 회복하여, p형 소스·드레인 확산층(7)이 얻어진다. 광 조사에 있어서는 광 조사 전부터 미리 기판을 400℃ 정도의 온도로 가열해 두는 것이 바람직하다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도400℃에서, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
도 2의 (a) 및 도 2의 (b)는 제1 실시예의 비교예의 제조 방법을 도시한 단면도이다. 본 비교예에서는 실리콘 기판(1)에 Ge를 이온 주입하지 않고, B를 상기 실시예와 동일 조건으로 이온 주입하고, 그 후 크세논 플래시 램프광을 상기 실시예와 동일 조건으로 조사하고 있다.
도 3은 도 1의 (a)∼도 1의 (c)의 공정에 의해 얻어진 Ge 및 B의 농도 분포를 도시한 것이며, 도 4는 도 2의 (a) 및 도 2의 (b)의 공정에 의해 얻어진 B의 농도 분포를 도시한 것이다.
본 실시예인 경우에는 농도가 1018㎝-3이 되는 깊이는 Ge에서 약 55㎚, B에서 약 12㎚이다. 이에 대하여, 비교예인 경우에는 B 농도가 1018㎝-3이 되는 깊이는 약 18㎚이다. 즉, 본 실시예가 비교예에 비하여, B가 얕은 영역에 분포하고 있다. 이것은 B보다 질량이 무거운(질량 수가 큰) Ge의 이온 주입을 행함으로써, 기판 표면에 다량의 결정 결함이 생겨 비정질 상태가 되고, B의 채널링 현상이 억제되기 때문이다.
또한, 확산층의 시트 저항을 실측한 바, Ge를 이온 주입하지 않는 비교예의 샘플에서는 7㏀/□인 반면, Ge를 이온 주입한 본 실시예의 샘플에서는 510Ω/□로, 확산층의 저항이 현저히 저하되고 있는 것을 알 수 있었다. 또한, 기판면 내에서의 저항의 변동을 조사한 바, 비교예의 샘플에서는 σ=10%인 반면, 본 실시예의 샘플에서는 σ<1.5%로, 균일성이 향상되고 있는 것을 알 수 있었다.
이상과 같이 Ge의 이온 주입과 플래시 램프 어닐링을 조합함으로써, 불순물의 프로파일을 양호한 정밀도로 제어할 수 있다. 따라서, 깊이 20㎚ 이하의 얕은 접합을 갖는, 저저항의 p형 소스·드레인 확산층을 형성할 수 있다.
확산층의 저항값의 감소 및 확산층 저항의 균일성 향상의 이유를 조사하기 위해서, 실리콘 기판 표면의 반사율을 측정하였다. 도 5는 실리콘 기판 표면의 반사 스펙트럼을 도시한 것이다.
B의 저가속 이온 주입에 의해, Si(100)로부터의 반사율은 300㎚ 이하의 단파장측에서 10% 정도 저하되고 있다. 또한, Ge를 이온 주입함으로써, 400㎚ 이하의 단파장측의 반사율이 수% 정도 저하되고 있다. 한편, Ge의 이온 주입에 의해, 450㎚ 이상의 장파장측의 반사율이 증가하고 있다. 이온 주입없음의 Si(베어 Si)에서는 360㎚ 및 270㎚ 부근에 피크가 관측된다. 이들의 피크는 대역 구조의 임계점 E1(L3→L1) 및 E2(X4→X1)에 관련하는 것이다. Ge를 이온 주입함으로써, 이들 두 개의 피크가 소실되어 있지만, 이것은 기판 표면에 다량의 결정 결함이 생겨, 결정의 주기성이 무너진 것을 시사하고 있다.
도 6은 Xe 플래시 램프 및 W 할로겐 램프의 발광 스펙트럼(발광 강도 분포) 와, Si의 흡수 특성을 도시한 것이다. 할로겐 램프에서는 장파장측에서 발광 강도가 강한 반면, 플래시 램프에서는 가시광 영역, 특히 250∼500㎚ 정도의 영역에서발광 강도가 강한 것을 알 수 있다. 또한, Si는 가시광 영역에서 광의 흡수율이 높다.
이상의 점으로부터 알 수 있듯이 플래시 램프를 이용하는 경우가, 할로겐 램프를 이용하는 경우에 비하여, 발광 에너지가 효율적으로 실리콘에 흡수된다. 또한, Ge의 이온 주입에 의해 실리콘 기판의 표면 영역에 다량의 결정 결함을 생기게 함으로써, 플래시 램프의 발광 강도가 큰 파장 영역에서, 실리콘 기판 표면의 반사율을 낮출 수 있다. 즉, 실리콘 기판 표면의 흡수율을 높일 수 있다. 따라서, Ge의 이온 주입과 플래시 램프 어닐링을 조합함으로써 가열 효율을 높일 수 있어, B 등의 불순물의 프로파일을 무너뜨리지 않고 불순물을 효율적으로 활성화시킬 수 있다.
도 7은 본 실시예의 도 1의 (c)의 공정 후의, 조사 에너지 밀도와 시트 저항의 관계를 조사한 결과이다. 자외광을 컷트하지 않는 플래시 램프를 이용한 경우(a)와, 400㎚ 이하의 자외광을 컷트한 플래시 램프를 이용한 경우(b)에 대하여 나타내고 있다. 자외광을 컷트한 경우에는 불순물 확산층의 시트 저항의 변화로부터, 약 30% 파워 손실이 있는 것을 알 수 있었다. 즉, 통상의 플래시 램프의 조사에서는 자외광이 효과적으로 Si 기판을 가열하고 있는 것을 알 수 있었다.
또한, B를 10keV, 5×1015㎝-2의 조건으로 주입한 Si 기판과, 이것과 동일한 조건으로 B를 주입한 후에 Ge를 1keV, 5×1014㎝-2의 조건으로 주입한 Si 기판을 준비하고, 각각의 기판에 대하여, 기판 온도 400℃, 조사 에너지 밀도 35J/㎠의 조건으로, 플래시 램프 어닐링 처리를 행하였다. 그 결과, B만을 이온 주입한 샘플의 시트 저항은 320Ω/□인 반면, Ge와 B를 이온 주입한 샘플의 시트 저항은 100Ω/□이었다. 이 때, 농도가 1×1018㎝-3이 되는 깊이는 B에서 약 150㎚, Ge에서 약 10㎚이었다. 즉, B가 함유되어 있는 영역 전체에 Ge가 함유되어 있는 것은 아니다. 따라서, 상기한 결과는 종래의 프리비정질화의 효과나 Ge가 고농도로 존재함으로써 B의 활성화율을 높이는 효과와는, 다른 것을 의미한다.
또한, Ge가 고농도로 존재하는 효과가 아닌 것을 증명하기 위해서, Ge를 이온 주입하여, 계속해서 550℃에서 1시간 어닐링 처리를 행함으로써 결정 상태를 회복시켜, 그 후에 B를 이온 주입하고, 또한 그 후에 플래시 램프 어닐링 처리를 행하였다. 이 샘플의 확산층의 시트 저항을 측정한 바 7㏀/□이고, 시트 저항값을 저하시킬 수는 없었다.
이상의 점으로부터, Ge의 이온 주입에 의한 불순물 확산층의 시트 저항의 저하 및 시트 저항의 균일성의 향상은 Ge에 의해 Si 기판의 표면 영역을 비정질 상태로 하였기 때문에, 결정성의 회복이 좋아진 것 외에, 플래시 램프 조사에 의해 가열 효율이 상승하였기 때문이라고 생각된다.
이상과 같이 본 실시예에 따르면, Ge의 이온 주입과 플래시 램프에 의한 단시간의 광 조사를 조합함으로써, 불순물의 프로파일을 양호한 정밀도로 제어할 수 있다. 그 때문에, 고농도로 얕은 저저항의 확산층을 형성할 수 있다.
〈제2 실시예〉
도 10의 (a)∼도 10의 (c)는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 이하, p형 MOS 트랜지스터의 제조 공정을 예로 하여 설명한다.
본 실시예에서는 Ge(소정 원소)의 이온 주입 영역(Ge 확산층)이 B(불순물 원소)의 이온 주입 영역(B 확산층)보다 얕아지도록 하고 있다. 구체적으로는, n형의 반도체 기판과 p형의 B 확산층과의 경계(pn 접합의 경계)에 있어서, Ge의 농도가 B의 농도보다 낮아지도록 되어 있다. 다른 관점에서 말하면, Ge 농도가 pn 접합의 경계에서의 B 농도와 같아지는 위치가, 반도체 기판의 표면과 pn 접합의 경계와의 사이가 되도록 하고 있다. pn 접합의 경계에서의 B의 농도는, 예를 들면 1×1018/㎤ 정도이다. 또 다른 관점에서 말하면, Ge의 농도 분포가 최대가 되는 위치가, B의 농도가 1×1019/㎤가 되는 깊이보다, 얕아지도록 되어 있다.
우선, 도 10의 (a)에 도시한 바와 같이 통상의 p형 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다.
다음으로, 도 10의 (b)에 도시한 바와 같이 게이트 전극(4)을 마스크로 하여, n형 실리콘 기판(1)의 표면 영역에 Ge를 이온 주입한다. 이온 주입의 조건은 가속 에너지 1keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면에는 결정 결함 영역(5)이 형성된다. 다음으로, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에 B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(6)이 결정 결함 영역(5)에 중첩하도록 하여, 결정 결함 영역(5)보다 하측까지 형성된다.
다음으로, 도 10의 (c)에 도시한 바와 같이 크세논(Xe) 플래시 램프를 이용하여, 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사(플래시 램프 어닐링)에 의해, 불순물 원소가 활성화됨과 함께, 결정 결함 영역(5) 및 불순물 영역(6)의 결함이 회복하고, p형 소스·드레인 확산층(7)이 얻어진다. 광 조사 시에는 광 조사 전부터 미리 기판을 400℃ 정도의 온도로 가열해 두는 것이 바람직하다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도 400℃에서, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
도 11은 도 10의 (a)∼도 10의 (c)의 공정에 의해 얻어진 Ge 및 B의 농도 분포를 도시한 것이다. 본 실시예에서는 농도가 1018㎝-3이 되는 깊이는 Ge에서 약 10㎚, B에서 약 14㎚이다. 즉, B가 주입된 불순물 영역 전체에 Ge가 분포하고 있는 것은 아니고, B 확산층보다 얕게 Ge 확산층이 형성되어 있다.
또한, 확산층의 시트 저항을 측정한 바, 960Ω/□이고, Ge를 주입하지 않은경우와 비교하여, 현저히 저하되고 있었다. 이 결과는 종래의 프리비정질화의 효과나 Ge가 고농도로 존재함으로써 B의 활성화율을 높이는 효과와는 다른 것을 의미한다.
또한, 접합 누설 전류를 측정한 바, 제1 실시예에서는 2×10-12A/㎛2인 반면, 본 실시예에서는 6×10-17A/㎛2이고, pn 접합 특성이 대폭 향상되고 있는 것을 알 수 있었다. 이것은 B 확산층보다 얕은 영역에 Ge 확산층이 형성되어 있기 때문에, 공핍층 내에 Ge에 기인하는 결정 결함이 존재하지 않기 때문이라고 생각된다. 또한, B 확산층보다 깊은 영역에 결정 결함이 형성되어 있는 경우에는 후에 행해지는 열 처리 공정에서 B의 확산이 유발되고, 트랜지스터의 특성이 열화할 우려가 있지만, 본 실시예에서는 이러한 B의 확산을 억제할 수 있다.
이상과 같이 본 실시예에 따르면, 제1 실시예와 마찬가지의 작용 효과를 얻을 수 있는 것 외에, Ge 확산층이 B 확산층보다 얕아지도록 하고 있기 때문에, 누설 전류의 저감이나 B 확산의 억제를 도모할 수 있어, 특성이나 신뢰성이 우수한 미세한 트랜지스터를 얻을 수 있다.
도 8 및 도 9는, 각각 가속 에너지 0.2∼0.5keV, 도우즈량 1×1015㎝-2의 조건으로 B를 주입한 Si 기판에 대하여, 기판 온도 400℃, 조사 에너지 밀도는 35J/㎠의 조건으로 플래시 램프 어닐링 처리를 행했을 때의, Ge의 이온 주입 가속 조건(도우즈량은 5×1014㎝-2)과 시트 저항과의 관계, 및 Ge의 이온 주입 가속 에너지와 pn 접합 누설 전류와의 관계를 나타낸 도면이다.
도 8에 도시한 바와 같이 Ge의 가속 에너지가 증가할수록, 시트 저항은 저하되고 있다. 예를 들면, B의 가속 에너지가 0.2keV인 경우에는 Ge를 0.8keV 이상의 가속 에너지로 주입하면, 1000Ω/□ 이하의 시트 저항을 얻을 수 있다. B의 가속 에너지가 0.5keV인 경우에는 Ge를 0.5keV 이상의 가속 에너지로 주입하면, 1000Ω/□ 이하의 시트 저항을 얻을 수 있다.
한편, 도 9에 도시한 바와 같이 Ge의 가속 에너지가 증가할수록, pn 접합 누설 전류는 증가한다. 예를 들면, B의 가속 에너지가 0.2keV인 경우에는 Ge의 가속 에너지가 4keV를 초과하면, 접합 누설 전류는 10-16A/㎛2이상이 된다. B의 가속 에너지가 0.5keV인 경우에는 Ge의 가속 에너지가 6keV를 초과하면, 접합 누설 전류는 10-16A/㎛2이상이 된다.
따라서, B의 가속 에너지가 0.2keV인 경우에는 Ge의 가속 에너지가 0.8keV 이상이고 4keV 이하인 것이 바람직하고, B의 가속 에너지가 0.5keV인 경우에는 Ge의 가속 에너지가 0.5keV 이상이고 6keV 이하인 것이 바람직하다.
예를 들면, 상기한 바와 같은 조건에서, B 농도가 1018㎝-3이 되는 위치(pn 접합의 경계)를 깊이 20㎚ 이하의 영역 내에 설정할 수 있다. 그리고, 상기한 바와 같은 조건에서, Ge 이온 주입의 평균 비정(Ge의 농도 분포의 최대점)을 pn 접합의 경계보다 얕게 할 수 있다. 또한, 상기 평균 비정에 상기 농도 분포의 표준 편차를 가산한 값(깊이)을 pn 접합의 경계보다 얕게 할 수도 있다.
또, 상술한 제1 및 제2 실시예에서는 실리콘 기판(Ⅳ족 반도체 기판)에 Ⅳ족 원소로서 Ge를 이온 주입한 후에 불순물 원소로서 B를 이온 주입하였지만, 반대로 불순물 원소를 이온 주입한 후에 Ⅳ족 원소를 이온 주입해도 된다. 또한, Ⅳ족 원소에는 Ge 외에, Si, Sn(주석) 또는 Pb(납)을 이용할 수 있다. 또한, Ⅳ족 원소의 도우즈량은 Si 기판의 표면 영역에 어느 정도 이상의 결정 결함을 생기게 하는 범위(바람직하게는, Si 기판의 표면 영역을 비정질 상태로 하는 범위)이면 되고, 1×1014㎝-2이상이고 1×1016㎝-2이하의 범위인 것이 바람직하다.
또한, 상술한 제1 및 제2 실시예에서는 p 채널형 MOS(MIS)FET에 대하여 설명하였지만, n 채널형 MOS(MIS)FET에 대해서도 마찬가지의 방법을 적용할 수 있다. 이 경우, p형 실리콘 기판에 주입되는 n형 불순물에는 인(P) 또는 비소(As)가 이용된다. n형 불순물인 경우, 할로겐 램프를 가열원으로 한 RTA(Rapid Thermal Anneal) 처리에서는 Ge의 첨가량이 증가할수록 캐리어 농도가 감소하여, 확산층의 저항값이 증가하는 것이 알려져 있다. 플래시 램프 어닐링을 이용함으로써, 가열 효율을 높일 수 있기 때문에, 확산층의 저항값을 효과적으로 내릴 수 있다.
〈제3 실시예〉
도 12의 (a)∼도 12의 (c)는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 이하, p형 MOS 트랜지스터의 제조 공정을 예로 들어 설명한다.
본 실시예에서는 결정 결함 영역(5)을 형성하기 위한 원소로서, Ge 대신에Ga를 이용하고 있다. 또한, Ga(소정 원소)의 이온 주입 영역(Ga 확산층)이 B(불순물 원소)의 이온 주입 영역(B 확산층)보다 얕아지도록 하고 있다.
우선, 도 12의 (a)에 도시한 바와 같이, 통상의 p형 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다.
다음으로, 도 12의 (b)에 도시한 바와 같이, 게이트 전극(4)을 마스크로 하여, n형 실리콘 기판(1)의 표면 영역에 Ga를 이온 주입한다. 이온 주입의 조건은 가속 에너지 1keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면에는 결정 결함 영역(5)으로서, 예를 들면 비정질 영역이 형성된다. 다음으로, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에 B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(6)이 결정 결함 영역(5)에 중첩하도록 하여, 결정 결함 영역(5)보다 하측까지 형성된다.
다음으로, 도 12의 (c)에 도시한 바와 같이, 크세논(Xe) 플래시 램프를 이용하여, 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사(플래시 램프 어닐링)에 의해, 불순물 원소가 활성화됨과 함께, 결정 결함 영역(5) 및 불순물 영역(6)의 결함이 회복하여, p형 소스·드레인 확산층(7)이 얻어진다. 광 조사에 있어서는 광 조사 전부터 미리 기판을 400℃ 정도의 온도로 가열해 두는 것이 바람직하다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도 400℃에서, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
도 13은 도 12의 (a)∼도 12의 (c)의 공정에 의해 얻어진 Ga 및 B의 농도 분포를 도시한 것이다. 본 실시예에서는 농도가 1018㎝-3이 되는 깊이는 Ga에서 약 11㎚, B에서 약 14㎚이다. 즉, B가 주입된 불순물 영역 전체에 Ga가 분포하고 있는 것은 아니라, B 확산층보다 얕게 Ga 확산층이 형성되어 있다.
또한, 확산층의 시트 저항을 측정한 바, 850Ω/□이었다. 제2 실시예보다 시트 저항이 낮은 것은 B와 동일 도전형인 Ga의 활성화에 기인하고 있다. 또한, 접합 누설 전류를 측정한 바, 누설 전류의 증가는 보이지 않았다. 즉, Ga의 이온 주입에 수반하는, pn 접합 특성의 열화는 보이지 않았다.
이상과 같이 본 실시예에서도, 제1 실시예와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 제2 실시예와 마찬가지로, Ga 확산층이 B 확산층보다 얕아지도록 되어 있기 때문에, 누설 전류의 저감이나 B 확산의 억제를 도모할 수 있어, 특성이나 신뢰성이 우수한 미세한 트랜지스터를 얻을 수 있다.
또한, 상술한 제3 실시예에서는 B(불순물 원소)와 동족의 Ga(Ⅲ족 원소)를 이온 주입한 후에 B를 이온 주입하였지만, 반대로 불순물 원소를 이온 주입한 후에Ⅲ족 원소를 이온 주입해도 된다. 또한, Ⅲ족 원소에는 불순물 원소보다 무거운(불순물 원소보다 질량 수가 큰) 것을 이용할 수 있으며, Ga 외에, In(인듐) 또는 Tl(타륨)을 이용할 수 있다. 또한, Ⅲ 원소의 도우즈량은 Si 기판의 표면 영역에 어느 정도 이상의 결정 결함을 생기게 하는 범위(바람직하게는, Si 기판의 표면 영역을 비정질 상태로 하는 범위)이면 되고, 1×1014㎝-2이상이고 1×1016㎝-2이하의 범위인 것이 바람직하다.
또한, 상술한 제3 실시예에서는 p 채널형 MOS(MIS)FET에 대하여 설명하였지만, n 채널형 MOS(MIS)FET에 대해서도 마찬가지의 방법을 적용할 수 있다. 이 경우, p형 실리콘 기판에 주입되는 n형 불순물에는 인(P) 또는 비소(As)가 이용된다. 이 경우, 인 및 비소와 동족 원소(Ⅴ원소)로서, 인 및 비소보다 무거운(인 및 비소보다 질량 수가 큰) Sb 또는 Bi를 이용할 수 있다.
또, 이상 설명한 제1∼제3 실시예에서는 플래시 램프 어닐링의 조건으로서, 조사 에너지 밀도를 35J/㎠, 기판 온도를 400℃로 하였지만, 기판 온도는 200∼550℃의 범위에서, 조사 에너지 밀도는 10∼60J/㎠의 범위에서 변경 가능하다. 기판 온도를 550℃ 이하로 하는 것은, 플래시 램프의 조사 전에, 결정 결함 영역이 회복하는 것을 방지하기 위함이다. 조사 에너지 밀도를 60J/㎠ 이하로 하는 것은, 과잉이며 급격한 조사 에너지에 의한 열 응력의 증가를 방지하고, Si 기판 내에 슬립이나 크랙 등의 손상이 생기는 것을 방지하기 위함이다. 기판 온도를 200℃ 이상으로 하는 것은, 200℃ 미만의 기판 온도에서는 불순물을 활성화하기 위해서 60J/㎠를 초과하는 조사 에너지가 필요하기 때문이다. 기판의 예비 가열 방법으로서는 할로겐 램프 등에 의한 램프 가열이나, 핫 플레이트 등에 의한 히터 가열을 이용할 수 있다.
또한, 이상 설명한 제1∼제3 실시예에서는 얕은 소스·드레인 확산층의 형성, 즉 익스텐션 영역의 형성에 대하여 설명하였지만, 상술한 방법은 깊은 소스·드레인 확산층의 형성, 폴리실리콘 게이트 전극의 형성 또는 채널 영역의 형성에도 적용 가능하다.
또한, 이상 설명한 제1∼제3 실시예에서는 광원으로서 플래시 램프를 이용한 어닐링에 대하여 설명하였지만, 발광 강도 분포의 최대점이 600㎚ 이하(바람직하게는, 500㎚ 이하)의 광이면, 플래시 램프 이외의 광원을 이용할 수도 있다. 또한, 발광 기간은 100㎳ 이하, 보다 바람직하게는 10㎳ 이하인 것이 바람직하다. 플래시 램프 이외의 광원에는 엑시머 레이저를 이용할 수 있다.
〈제4 실시예〉
도 14의 (a)∼도 14의 (f)는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 본 실시예는 상술한 제1∼제3 실시예의 방법을 이용한 MOS 트랜지스터의 제조 방법에 관한 것이다. 따라서, 기본적으로는 제1∼제3 실시예에서 설명한 각종 사항을 적절하게 적용할 수 있다(제5∼제7 실시예에 대해서도 마찬가지임).
우선, 도 14의 (a)에 도시한 바와 같이, 통상의 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에, Ge를 이온 주입한다. 이온 주입의 조건은 가속 에너지 1keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면으로부터 깊이 10㎚까지 결정 결함 영역(5)이 형성된다. 다음으로, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에 B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(6)이 결정 결함 영역(5)에 중첩하도록 하여 형성된다.
다음으로, 도 14의 (c)에 도시한 바와 같이, 기판을 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사에 의해, 불순물 원소가 활성화됨과 함께, 결정 결함 영역(5) 및 불순물 영역(6)의 결함이 회복하여, 게이트 전극(4)에 인접하는 얕은 소스·드레인 확산층(7)(익스텐션 영역)이 얻어진다.
다음으로, 도 14의 (d)에 도시한 바와 같이, 실리콘 질화막(SiN막) 및 실리콘 산화막(SiO2막)을 CVD법에 의해 순차적으로 퇴적한다. 계속해서, RIE법에 의해, 실리콘 질화막(8) 및 실리콘 산화막(9)을 게이트 전극(4)의 측벽에 선택적으로 잔치시켜, 다층 구조의 측벽 스페이서를 형성한다.
다음으로, 도 14의 (e)에 도시한 바와 같이, 게이트 전극(4)과 실리콘 질화막(8) 및 실리콘 산화막(9)으로 이루어지는 측벽 스페이서를 마스크로 하여, B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 5keV, 도우즈량 3×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)의 단부로부터 이격한 깊은 불순물 영역(10)이 형성된다. 또한, 이 이온 주입에 의해, 게이트 전극(폴리실리콘) 중에도 B가 주입된다.
다음으로, 도 14의 (f)에 도시한 바와 같이, 기판을 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사에 의해, 이온 주입된 불순물 원소가 활성화됨과 함께, 불순물 영역(10) 등의 결정 결함이 회복하여, 게이트 전극(4)의 단부로부터 이격된 깊은 소스·드레인 확산층(11)이 얻어진다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도 400℃에서, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
본 실시예에 따르면, 플래시 램프 어닐링을 이용함으로써, 게이트 전극(4)에 인접하는 얕은 불순물 영역(6)을 활성화하기 위한 열 처리 시간을 짧게 할 수 있다. 그 때문에, 게이트 전극 아래로의 불순물의 확산을 최소한으로 억제할 수 있어, 단채널 효과를 억제할 수 있다. 또한, 플래시 램프 광 조사 전의 Ge의 이온 주입에 의해, Si 기판의 표면 영역에 결정 결함 영역을 형성하였기 때문에, 가열 효율이 상승한다. 그 때문에, 확산층의 저항을 효과적으로 낮출 수 있어, MOS 트랜지스터의 전류 구동 능력을 향상시킬 수 있다.
〈제5 실시예〉
도 15의 (a)∼도 15의 (f)는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 본 실시예도, 상술한 제1∼제3 실시예의 방법을 이용한 MOS 트랜지스터의 제조 방법에 관한 것이다.
우선, 도 15의 (a)에 도시한 바와 같이, 통상의 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다.
다음으로, 도 15의 (b)에 도시한 바와 같이, 게이트 전극(4)을 마스크로 하여, 실리콘 기판(1)의 표면 영역에 B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(6)이 형성된다.
다음으로, 도 15의 (c)에 도시한 바와 같이, 할로겐 램프를 이용한 RTA 처리를 행한다. 어닐링 조건은 기판 온도 800℃, 가열 시간 10초로 한다. 이 어닐링 처리에 의해, 불순물 원소가 활성화됨과 함께, 불순물 영역(6)의 결함이 회복하여,게이트 전극(4)에 인접하는 얕은 소스·드레인 확산층(7)(익스텐션 영역)이 얻어진다.
다음으로, 도 15의 (d)에 도시한 바와 같이, 실리콘 질화막(SiN막) 및 실리콘 산화막(SiO2막)을 CVD법에 의해 순차적으로 퇴적한다. 계속해서, RIE법에 의해, 실리콘 질화막(8) 및 실리콘 산화막(9)을 게이트 전극(4)의 측벽에 선택적으로 잔치시켜, 다층 구조의 측벽 스페이서를 형성한다.
다음으로, 도 15의 (e)에 도시한 바와 같이, 게이트 전극(4)과 실리콘 질화막(8) 및 실리콘 산화막(9)으로 이루어지는 측벽 스페이서를 마스크로 하여, Ge를 이온 주입한다. 이온 주입의 조건은, 가속 에너지 15keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면으로부터 깊이 20㎚까지 비정질 영역(결정 결함 영역(5))이 형성된다. 다음으로, 게이트 전극 및 측벽 스페이서를 마스크로 하여, B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 5keV, 도우즈량 3×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)의 단부로부터 이격된 깊은 불순물 영역(10)이 형성된다. 또한, 이 이온 주입에 의해, 게이트 전극(폴리실리콘) 내에도 B가 주입된다.
다음으로, 도 15의 (f)에 도시한 바와 같이, 기판을 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사에 의해, 이온 주입된 불순물 원소가 활성화됨과 함께, 불순물 영역(10) 등의 결정 결함이 회복하여,게이트 전극(4)의 단부로부터 이격된 깊은 소스·드레인 확산층(11)이 얻어진다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도 400℃에서, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
본 실시예에 따르면, 얕은 불순물 확산층(7)이 고온에 노출되는 것은, 깊은 불순물 영역(10)을 활성화시키기 위한 플래시 램프 어닐링 공정뿐이다. 그 때문에, 게이트 전극 하에의 불순물의 확산을 최소한으로 억제할 수 있어, 단채널 효과를 억제할 수 있다. 또한, 플래시 램프의 조사 횟수가 감소하기 때문에, 급격한 온도 상승에 기인한 열 응력의 발생을 억제할 수 있다. 그 때문에, 기판 손상을 저감시킬 수 있어, 수율을 향상시킬 수 있다. 또한, 플래시 램프 광 조사 전의 Ge의 이온 주입에 의해, Si 기판의 표면 영역을 비정질 상태로 하였기 때문에, 결정성의 회복이 양호하게 됨과 함께, 가열 효율이 상승한다. 그 때문에, 확산층의 저항을 효과적으로 낮출 수 있어, MOS 트랜지스터의 전류 구동 능력을 향상시킬 수 있다.
〈제6 실시예〉
도 16의 (a)∼도 16의 (f)는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다. 본 실시예도, 상술한 제1∼제3 실시예의 방법을 이용한 MOS 트랜지스터의 제조 방법에 관한 것이다.
우선, 도 16의 (a)에 도시한 바와 같이 통상의 MOS 트랜지스터의 제조 방법에 따라, n형 실리콘 기판(1)에 소자 분리 영역(2)을 형성한다. 그 후, 게이트 절연막(실리콘 산화막)(3)을 형성하고, 또한 게이트 절연막(3) 상에 게이트 전극(4)을 형성한다. 그 후, 실리콘 질화막(SiN막) 및 실리콘 산화막(SiO2막)을 CVD법에 의해 순차적으로 퇴적한다. 계속해서, RIE법에 의해, 실리콘 질화막(8) 및 실리콘 산화막(9)을 게이트 전극(4)의 측벽에 선택적으로 잔치시켜, 다층 구조의 측벽 스페이서를 형성한다.
다음으로, 도 16의 (b)에 도시한 바와 같이 게이트 전극 및 측벽 스페이서를 마스크로 하여, B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 5keV, 도우즈량 3×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)의 단부로부터 이격된, 깊은 불순물 영역(10)이 형성된다. 또한, 이 이온 주입에 의해, 게이트 전극(폴리실리콘) 내에도 B가 주입된다.
다음으로, 도 16의 (c)에 도시한 바와 같이 할로겐 램프를 이용한 RTA 처리를 행한다. 어닐링 조건은 기판 온도 1015℃, 가열 시간 10초로 한다. 이 어닐링 처리에 의해, 불순물 원소가 활성화됨과 함께, 불순물 영역(10)의 결함이 회복하여, 게이트 전극(4)으로부터 이격된 깊은 소스·드레인 확산층(11)이 얻어진다.
다음으로, 도 16의 (d)에 도시한 바와 같이 측벽 스페이서의 일부를 구성하는 실리콘 산화막(9)을 불산(HF)에 의해 선택적으로 에칭한다.
다음으로, 도 16의 (e)에 도시한 바와 같이 게이트 전극(4)과 실리콘 질화막(8)을 마스크로 하여, Ge를 이온 주입한다. 이온 주입의 조건은 가속 에너지 1keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(1)의 표면으로부터 깊이 10㎚까지 결정 결함 영역(5)이 형성된다. 다음으로, 게이트 전극(4)과 실리콘 질화막(8)을 마스크로 하여, B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 0.2keV, 도우즈량 1×1015㎝-2로 한다. 이 이온 주입에 의해, 게이트 전극(4)의 단부에 인접한 얕은 불순물 영역(6)이 형성된다.
다음으로, 도 16의 (f)에 도시한 바와 같이 기판을 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사에 의해, 이온 주입된 불순물 원소가 활성화됨과 함께, 불순물 영역(6) 등의 결정 결함이 회복하여, 게이트 전극(4)에 인접한 얕은 소스·드레인 확산층(7)이 얻어진다.
그 후의 공정은 도시하지 않지만, 예를 들면 상압 CVD법에 의해, 성막 온도 400℃, 전면에 층간 절연막으로서 실리콘 산화막을 형성한다. 그 후, 층간 절연막에 컨택트홀을 형성하고, 또한 소스·드레인 전극, 게이트 전극, 배선 등을 형성한다.
본 실시예에 따르면, 얕은 소스·드레인 확산층(7)이 깊은 소스·드레인 확산층(11)보다 후에 형성된다. 그 때문에, 깊은 불순물 영역(10)을 활성화하기 위한 초 정도의 고온으로, 얕은 불순물 영역(6)은 노출되지 않는다. 그 때문에, 게이트 전극 아래로의 불순물의 확산을 최소한으로 억제할 수 있어, 단채널 효과를 억제할 수 있다. 또한, 플래시 램프의 조사 횟수가 감소하기 때문에, 급격한 온도상승에 기인한 열 응력의 발생을 억제할 수 있다. 그 때문에, 기판 손상을 저감시킬 수 있어, 수율을 향상시킬 수 있다. 또한, 플래시 램프 광 조사 전의 Ge의 이온 주입에 의해, Si 기판의 표면 영역에 결정 결함 영역을 형성하였기 때문에, 가열 효율이 상승한다. 그 때문에, 확산층의 저항을 효과적으로 낮출 수 있어, MOS 트랜지스터의 전류 구동 능력을 향상시킬 수 있다.
또, 상술한 제4∼제6 실시예에서는 p형 MOS 트랜지스터의 예에 대하여 설명하였지만, n형 MOS 트랜지스터에도 상술한 방법을 적용 가능하다. 또한, 제1∼제3 실시예에서 설명한 바와 같은 각종 변경이 가능하다.
〈제7 실시예〉
도 17의 (a)∼도 17의 (e)는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도이다.
우선, 도 17의 (a)에 도시한 바와 같이 n형 실리콘 기판(21) 상에, CVD법에 의해 두께 200㎚의 실리콘 산화막(SiO2막)(22)을 퇴적한다. 다음으로, 도 17의 (b)에 도시한 바와 같이 실리콘 산화막(22)을 패터닝하여, 0.3㎛×0.3㎛의 컨택트홀(23)을 형성한다.
다음으로, 도 17의 (c)에 도시한 바와 같이 실리콘 산화막(22)을 마스크로 하여, 실리콘 기판(21)의 표면 영역에 Ge를 이온 주입한다. 이온 주입의 조건은 가속 에너지 15keV, 도우즈량 5×1014㎝-2로 한다. 이 이온 주입에 의해, 실리콘 기판(21)의 표면에는 결정 결함 영역(24)으로서, 예를 들면 비정질 영역이 형성된다.다음으로, 실리콘 산화막(22)을 마스크로 하여, 실리콘 기판(21)의 표면 영역에 B를 이온 주입한다. 이온 주입의 조건은 가속 에너지 5keV, 도우즈량 5×1015㎝-2로 한다. 이 이온 주입에 의해, 불순물 영역(25)이 결정 결함 영역(24)에 중첩하도록 하여, 결정 결함 영역(24)보다 하측까지 형성된다.
다음으로, 도 17의 (d)에 도시한 바와 같이 전면에 두께 30㎚ 이하의 금속막(26)을 형성한다. 이 금속막(26)에는 실리콘 기판 상의 자연 산화막을 환원할 수 있는 금속, 예를 들면 Ti를 이용하는 것이 바람직하다. 일반적으로는 Ⅲa족, Ⅳa족, Ⅴa족의 고융점 금속을 이용할 수 있다.
다음으로, 기판을 400℃ 정도의 온도로 가열한 상태에서, Xe 플래시 램프의 광을 기판 전면에 조사한다. 조사 시간은 10㎳ 이하로 하고, 조사 에너지 밀도는 35J/㎠로 한다. 이 광 조사(플래시 램프 어닐링)에 의해, 불순물 원소가 활성화됨과 함께, 결정 결함 영역(24) 및 불순물 영역(25)의 결함이 회복하여, 확산층(27)이 얻어진다. 또한, 이 플래시 램프 어닐링에 의해, 금속막(26)과 확산층(27)과의 양호한 오믹 컨택트가 얻어진다.
다음으로, 도 17의 (e)에 도시한 바와 같이 저항율이 낮은 금속막(28)으로서, 예를 들면 Al막(막 두께 400㎚)을 퇴적한다. 또한, 금속막(26, 28)을 패터닝하여 전극을 형성한다.
상술한 공정에 의해 얻어진 Al 전극(28)과 실리콘 기판(21) 사이의 컨택트 저항을 측정한 바, 6×10-8Ω㎠이었다. 이에 대하여, Ge를 이온 주입하지 않고 B만을 이온 주입한 비교예의 시료에서는 컨택트 저항은 3×10-7Ω㎠이었다. 이들 결과로부터, 본 실시예에서는 비교예에 비하여, 컨택트 저항이 현저히 저감되어 있는 것을 알 수 있다.
일반적으로, 금속과 반도체와의 접촉에서는 반도체 내에 장벽층이 존재하고, 이것이 컨택트 저항의 발생 요인으로 되어 있다. Ge를 이온 주입함으로써, 기판 표면에 결정 결함을 생기게 함으로써(기판 표면을 비정질화함으로써), 장벽층 내에 국부적인 준위를 형성할 수 있다. 이에 의해, 열 전자 방출 전류와 같이 캐리어가 장벽을 넘지 않아도, 장벽 내에 형성된 준위를 개재하여 용이하게 캐리어가 이동한다. 따라서, 본 실시예에서는 재결합 오믹 컨택트가 형성된 결과, 컨택트 저항이 현저하게 저하된 것이라고 생각된다.
또, 상술한 실시예에서, Ge(소정 원소)의 이온 주입 공정, B(불순물 원소)의 이온 주입 공정 및 금속막(도전막)(26)의 형성 공정은 임의의 순서로 행할 수 있다.
이상과 같이 본 실시예에 따르면, 제1∼제3 실시예에서 설명한 바와 같이 저저항이 얕은 확산층이 얻어지는 것 외에, 양호한 오믹 컨택트를 얻을 수 있다.
또, 본 실시예에서도, 제1∼제3 실시예에서 설명한 바와 같은 각종 변경이 가능하다. 예를 들면, 본 실시예에서는 붕소(B)를 이온 주입함으로써 p형 확산층을 형성하였지만, 인(P) 또는 비소(As)를 이온 주입함으로써 n형 확산층을 형성할 수도 있다. 또한, Ge를 이온 주입하는 대신에, Ⅳ족 원소로서 Si, Sn 또는 Pb를이온 주입할 수도 있다. 또한, p형 확산층을 형성하는 경우에는 Ge를 이온 주입하는 대신에, Ⅲ족 원소인 Ga, In 또는 Tl을 이온 주입할 수도 있다. 또한, n형 확산층을 형성하는 경우에는 Ge를 이온 주입하는 대신에, Ⅴ족 원소인 Sb 또는 Bi를 이온 주입할 수도 있다.
이상, 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 취지를 일탈하지 않은 범위 내에서 여러가지 변형하여 실시하는 것이 가능하다. 또한, 상기 실시예에는 여러가지의 단계의 발명이 포함되어 있으며, 개시된 구성 요건을 적절하게 조합함으로써 여러가지의 발명이 추출될 수 있다. 예를 들면, 개시된 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 소정의 효과가 얻어지는 것이면 발명으로서 추출될 수 있다.
본 발명에 따르면, 얕게 저저항의 불순물 확산층을 형성할 수 있는 등, 불순물의 프로파일을 양호한 정밀도로 제어할 수 있다.

Claims (11)

  1. 반도체 영역에 불순물 원소의 이온을 주입하는 공정과,
    상기 반도체 영역에, 소정 원소로서 Ⅳ족 원소 또는 상기 불순물 원소와 동일 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소의 이온을 주입하는 공정과,
    상기 불순물 원소 및 상기 소정 원소가 주입된 영역에, 발광 강도 분포의 최대점을 600㎚ 이하의 파장 영역에 갖는 광을 조사하여, 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
    적어도 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 불순물 원소의 이온을 주입하는 공정과,
    적어도 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 소정 원소로서 Ⅳ족 원소 또는 상기 불순물 원소와 동일 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소의 이온을 주입하는 공정과,
    상기 불순물 원소 및 상기 소정 원소가 주입된 영역에, 발광 강도 분포의 최대점을 600㎚ 이하의 파장 영역에 갖는 광을 조사하여, 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 광을 조사하는 공정 전에, 상기 반도체 영역 상에 도전막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 소정 원소는 Si, Ge, Sn, Pb, Ga, In, Tl, Sb 및 Bi 중에서 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 광은 발광 기간이 100㎳ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 광은 조사 에너지 밀도가 10J/㎠ 이상이고 60J/㎠ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 광은 플래시 램프의 광인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 광을 조사하는 공정은 상기 반도체 영역을 가열한 상태에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 상에 형성되고, 제2 도전형의 불순물 원소를 함유하는 제2 도전형의 제2 반도체 영역을 갖는 반도체 장치로서,
    상기 제2 반도체 영역에는 소정 원소로서 Ⅳ족 원소 또는 제2 도전형으로 상기 불순물 원소보다 질량 수가 큰 원소를 함유하는 영역 중 적어도 일부가 포함되고,
    상기 소정 원소는 깊이 방향으로 농도 분포를 갖고, 상기 제2 반도체 영역의 표면으로부터 상기 농도 분포의 최대점까지의 깊이는 상기 제2 반도체 영역의 표면으로부터 상기 제1 반도체 영역과 제2 반도체 영역과의 경계까지의 깊이보다 얕은 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 반도체 영역의 표면으로부터 상기 농도 분포의 최대점까지의 깊이에 상기 농도 분포의 표준 편차를 가산한 깊이는 상기 제2 반도체 영역의 표면으로부터 상기 제1 반도체 영역과 제2 반도체 영역과의 경계까지의 깊이보다 얕은 것을특징으로 하는 반도체 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 소정 원소는 Si, Ge, Sn, Pb, Ga, In, Tl, Sb 및 Bi 중에서 선택되는 것을 특징으로 하는 반도체 장치.
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