JP2009027027A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 半導体基板中にダメージを招かずに、浅い不純物拡散領域を形成できる半導体装置の製造方法を提供すること。
【解決手段】 半導体基板１の表面に不純物拡散層を形成する工程を含む半導体装置の製造方法であって、前記不純物拡散層を形成する工程は、Ｍ１x Ｍ２y （ｙ／ｘ≦１．２、ここでｘはＭ１の比率、ｙはＭ２の比率、Ｍ１は半導体基板１に対してアクセプタまたはドナーとなる物質、Ｍ２は前記半導体基板に対してアクセプタまたはドナーにならない物質（半導体基板１を構成する半導体は除く。））を有する物質３を半導体基板１に照射する工程と、半導体基板１を光により加熱する工程とを含むことを特徴とする。
【選択図】 図１

Description

本発明は、半導体基板の表面に不純物拡散層を形成する工程を含む半導体装置の製造方法に関する。
ＬＳＩの高性能化のためにトランジスタの微細化が進み、ゲート長が短くなってきている。短いゲート長に対応して、ソース／ドレイン領域の接合深さ（拡散深さ）を浅くする必要がある。ゲート長が３０ｎｍ以下の微細トランジスタでは、最も浅い接合深さは１５ｎｍ以下となり、非常に浅いソース／ドレイン領域が必要になる。
従来のイオン注入法として、Ｂ+ イオン当たり２００−５００ｅＶの加速エネルギーでＢ+ やＢＦ2+、あるいは、１ｋｅＶ以下の加速エネルギーでＡｓ+ を注入する方法が報告されている。このイオン注入法では、シリコン基板中に注入されたＢやＡｓの不純物分布は広がってしまう。そのため、深さ方向で１５ｎｍ以下、マスクエッヂからマスク直下への横方向への食い込み１０ｎｍ以下の高濃度不純物分布を有するソース／ドレイン領域を得ることは困難である。
また、イオン注入によりシリコン基板中に形成された原子空孔や格子間原子などの点欠陥は、不純物の拡散を増速させる。そのため、イオン注入後に行われる不純物の活性化および結晶欠陥（ダメージ）の回復のためのアニールにより、ソース／ドレイン領域はさらに広がってしまう。
この問題に対して、上記アニールに必要なエネルギーを瞬時に供給する方法が検討されている。具体的には、キセノン等の希ガスが封入されたフラッシュランプを用いたアニール法、赤外線や可視光等の光を用いたアニール法、あるいは、紫外光のレーザーを用いたアニール法が検討されている。
フラッシュランプは、短いものでサブミリ秒のパルス幅で発光させることができる。そのため、フラッシュランプアニール法は、シリコン基板の表面に注入された不純物の分布をほとんど変化させずに、不純物を活性化させることが可能である（非特許文献１）。
しかし、従来のフラッシュランプアニール法には以下のような問題がある。
イオン注入により生じた結晶欠陥（ダメージ）を十分に回復させるためには、３０Ｊ／ｃｍ2 以上の大きな照射エネルギーが必要となる。このような大きな照射エネルギーは、シリコン基板中の熱応力を増大させ、シリコン基板にスリップや転位等の結晶損傷（ダメージ）を生じさせる。その結果、生産歩留まりが低下する。
ここで、照射エネルギーが少なくて済むように、Ｇｅ等のＩＶ族元素を用いたイオン注入により、シリコン基板の表面をプリアモルファス化させ、シリコン基板の表面での光吸収率を高める方法がある。
しかし、従来のプリアモルファス化の方法には以下のような問題がある。
プリアモルファス化後に行われるアニールによって、Ｇｅ等のＩＶ族元素のイオン注入に起因する結晶欠陥（ダメージ）が残りやすくなる。このような結晶欠陥は、ｐｎ接合リーク電流の増大や、トランジスタのオフ電流の増大を招く要因になる。
一方、フラッシュランプ法やレーザーアニール法を用いた場合において、イオン注入により生じた結晶欠陥（ダメージ）を十分に回復させようとすると、一部のデバイスパターンのＳｉの表層が溶融して、ＳｉおよびＳｉＯ2 の微細パターンが変形してしまう。
T. Ito et al., Paper No. S4-3, Ext. Abs. the 5th international Workshop on Junction Technology 2005.
本発明の目的は、半導体基板中にダメージを招かずに、浅い不純物拡散領域を形成できる半導体装置の製造方法を提供することにある。
本発明に係る半導体装置の製造方法は、半導体基板の表面に不純物拡散層を形成する工程を含む半導体装置の製造方法であって、前記不純物拡散層を形成する工程は、Ｍ１x Ｍ２y （ｙ／ｘ≦１．２、ここでｘはＭ１の比率、ｙはＭ２の比率、Ｍ１は前記半導体基板に対してアクセプタまたはドナーとなる物質、Ｍ２は前記半導体基板に対してアクセプタまたはドナーにならない物質（前記半導体基板を構成する半導体は除く。））を有する物質を前記半導体基板に照射する工程と、前記半導体基板を光により加熱する工程とを含むことを特徴とする。
本発明によれば、半導体基板中にダメージを招かずに、浅い不純物拡散領域を形成できる半導体装置の製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１−図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１に示すように、シリコン基板１の上方にステンシルマスク２が配置される。不純物３は、ステンシルマスク２を介して、シリコン基板１の所定の領域に選択的に照射される。その結果、シリコン基板１の前記所定の領域上に不純物３を含む不純物層４が選択的に形成される。
図１には、シリコン基板１上に形成された不純物堆積層４ａと、シリコン基板１の表面に形成された不純物ドーピング層４ｂとを含む不純物層４が示されている。
本実施形態で使用される不純物３は、Ｍ１x Ｍ２y （ｙ／ｘ≦１．２）を有する物質であり、Ｍ１はシリコン基板１に対してアクセプタまたはドナーとなる物質であり、具体的には、Ｂ、Ｇａ、Ｉｎ、Ｐ、ＡｓまたはＳｂである。Ｍ２はシリコン基板１に対してアクセプタかつドナーにならない物質（シリコンを除く）であり、例えば、ＦまたはＨである。したがって、本実施形態では、Ｂ2 Ｈ6 （ｙ／ｘ＝３．０）、Ｂ10Ｈ14（ｙ／ｘ＝１．４）、Ｂ18Ｈ22（ｙ／ｘ＝１．２２）などの周知の不純物は使用されない。
本実施形態で使用される不純物３は、例えば、Ｂ10Ｈ10Ｆ4 （ｙ／ｘ＝１．０）、Ｂ10Ｈ11Ｆ3 （ｙ／ｘ＝１．１）、Ｂ10Ｈ10Ｃ4 （ｙ／ｘ＝１．０）、Ｂ10Ｈ11Ｃ3 （ｙ／ｘ＝１．１）、 Ｂ18Ｈ18F4 （ｙ／ｘ＝１．０）、Ｂ18Ｈ19Ｆ3 （ｙ／ｘ＝１．０６）、Ｂ18Ｈ20Ｆ2 （ｙ／ｘ＝１．１）、Ｂ18Ｈ18Ｃ4 （ｙ／ｘ＝１．０）、Ｂ18Ｈ19Ｃ3 （ｙ／ｘ＝１．０６）、Ｂ18Ｈ20Ｃ2 （ｙ／ｘ＝１．１）、Ｂ26Ｈ26Ｆ4 （ｙ／ｘ＝１．０）、Ｂ26Ｈ27Ｆ3 （ｙ／ｘ＝１．０４）、Ｂ26Ｈ28Ｆ2 （ｙ／ｘ＝１．０８）、Ｂ26Ｈ29Ｆ（ｙ／ｘ＝１．１２）、Ｂ26Ｈ26Ｃ4 （ｙ／ｘ＝１．０）、Ｂ26Ｈ27Ｃ3 （ｙ／ｘ＝１．０４）、Ｂ26Ｈ28Ｃ2 （ｙ／ｘ＝１．０８）、Ｂ26Ｈ29Ｃ（ｙ／ｘ＝１．１２）、Ｂ34Ｈ34Ｆ4 （ｙ／ｘ＝１．０）、Ｂ34Ｈ35Ｆ3 （ｙ／ｘ＝１．０３）、Ｂ34Ｈ36Ｆ2 （ｙ／ｘ＝１．０６）、Ｂ34Ｈ37Ｆ（ｙ／ｘ＝１．０９）、Ｂ34Ｈ38、Ｂ34Ｈ34Ｃ4 （ｙ／ｘ＝１．０）、Ｂ34Ｈ35Ｃ3 （ｙ／ｘ＝１．０３）、Ｂ34Ｈ36Ｃ2 （ｙ／ｘ＝１．０６）、Ｂ34Ｈ37Ｃ（ｙ／ｘ＝１．０９）などである。
不純物３としてＭ１x Ｍ２y （ｙ／ｘ≦１．２）を有する物質を用いることにより、シリコン基板１中に導入される物質Ｍ２の量を減らせる。物質Ｍ２は、シリコン基板１中においてアクセプタにならず、また、ドナーにもならず、不純物拡散層の形成には寄与しない。不純物拡散層の形成には寄与しないだけであればよいが、シリコン基板１中の物質Ｍ２は、微細なデバイスに対して悪影響を与える可能性があるので、物質Ｍ２の量は少ない方が良い。
図１５はＭ２(水素)の比率ｙとＭ１（ボロン）の比率ｘの比ｙ／ｘを横軸にして、ボロンの活性化率を縦軸にデータをプロットした図である。シリコン基板に注入されるボロンの1個当たりのエネルギーは２００ｅＶになるようにし、１×１０15cm-2、角度０度で注入した。熱処理は１０５０℃で１秒以内で加熱を行った。図１５から明らかなように、ｙ／ｘが１．２以上になるとボロンの電気的な活性化率が急激に低下することがわかる。同様の結果は他のＭ１とＭｙとの組合せの場合にも得られた。
また、本実施形態では、不純物３として、Ｍ２がＨであり、さらにＨに加えてＦも含んでいる、Ｂ10Ｈ10Ｆ4 等の物質を例示した。この種の物質の場合、Ｆは、ＨＦ（フッ化水素）という蒸発しやすい分子となって、シリコン基板から抜け出しやすい。また、ＦはＨよりもシリコン基板の結晶欠陥や種種の界面に集まりやすいので、初期の注入位置から分散しやすく、Ｂの不活性化に与える効果はＨと比べて非常に小さい。したがって、Ｆを含んでいても構わない。Ｍ１がＢではなく、Ｐ、Ｉｎ、Ａｓの場合も同様である。
上記はＭ１がＢの例であるが他の元素（Ｇａ、Ｉｎ、Ｐ、ＡｓおよびＳｂの中から選ばれる一つ以上の元素）の場合も同様である。例えば、Ｂ10Ｈ10Ｆ4 中のＢをＰに置き換えて得られるＰ10Ｈ10Ｆ4 など、上記の例示した物質中のＢを上記他の元素に置き換えて得られる物質を使用しても構わない。また、上記はＭ２がＨの例であるがＦの場合も同様である。
なお、シリコンは、アクセプタでもドナーでもないが、シリコン基板１の材料（基板材料）であるので、シリコン基板１中に導入されても問題はない。シリコンと同じIV族の元素であるＣ、Ｇｅ、Ｓｎも同様の理由でシリコン基板１中に導入されても問題はなく、さらに、複数種のIV族元素がシリコン基板１中に導入されても問題はない。したがって、不純物３は、Ｓｉ、Ｃ、ＧｅおよびＳｎの少なくとも一つを含んでいても構わない。このようなIV族元素を含んだ不純物３としては、例えば、Ｂ10Ｈ10Ｓｉ4 、Ｂ10Ｈ11Ｓｉ3 、Ｂ18Ｈ18Ｓｉ4 、Ｂ18Ｈ19Ｓｉ3 、Ｂ18Ｈ20Ｓｉ2 があげられる。
また、不純物３は、原子１個当たり平均２００ｅＶ以下の低エネルギーで、シリコン基板１に照射される。平均エネルギーの上限を２００ｅＶ以下にすることにより、シリコン基板１に生じるダメージ（結晶欠陥、結晶損傷など）は十分に抑制される。これにより、トランジスタのｐｎ接合リーク電流の増加は十分に抑制される。
また、平均エネルギーを２００ｅＶ以下にすることにより、不純物ドーピング層４ｂの不純物分布をボックス型にすることができる。すなわち、高濃度領域が広い不純物分布が得られる。
一方、上記平均エネルギーの下限は５０ｅＶ以上が良い。その理由は、５０ｅＶ未満であると、不純物層４の剥がれが起こる可能性があるからである。
なお、シリコン基板１に生じるダメージが抑制される他の理由としては、以下のことが考えられる。シリコン基板１に生じるダメージは、一般には、シリコン基板１に照射される分子の数が多いほど大きくなる。本実施形態では、不純物３としてＭ１x Ｍ２y （ｙ／ｘ≦１．２）を有する物質が用いられているため、分子１個当たりにより得られるアクセプタまたはドナーの数は従来よりも多くなる。これにより、同じ不純物濃度を実現するには、従来よりも少ないドーズ量で済む。したがって、本実施形態によれば、シリコン基板１に照射される分子の数が減り、ダメージが抑制される。
また、本実施形態では、不純物３が二種類の元素で構成されたＭ１x Ｍ２y （ｙ／ｘ≦１．２）を有する物質であるが、三種類の元素で構成されたＭ１x Ｍ２y Ｍ３z を有する物質でも構わない。ここで、Ｍ３は不純物３中においてＭ２よりも構成量が少ない元素、ｚ（＜ｙ）はＭ３の比率、かつ、Ｍ２およびＭ３はＨ、ＦおよびＣから選ばれた二つである。
上述したように、図１には、不純物堆積層４ａと不純物ドーピング層４ｂとを含む不純物層４が示されている。
しかし、不純物３の原子１個当たりのエネルギーを制御することにより、図３に示すように、不純物堆積層４ａを主とする不純物層を形成したり、または、図４に示すように、不純物ドーピング層４ｂを主とする不純物層を形成することができる。これは、図５に示すように、不純物３の原子１個当たりの平均エネルギーが一定値（Ｅｃ）を越えると、不純物堆積層４ａの堆積膜厚がほぼゼロになるからである。
次に、不純物層４中の物質Ｍ１を活性化するための超高速熱処理がシリコン基板１に対して行われる。
具体的には、図２に示すように、紫外光、白色光および赤外光の少なくとも１つを含む光５をシリコン基板１の全面に照射してシリコン基板１の全体を加熱し、シリコン基板１の表面の温度（基板温度）を、例えば、９００℃以上に０．１ミリ秒以上１００ミリ秒以下の間保持することにより、不純物拡散層４’が形成される。
このとき、光５だけによる加熱ではなく、ホットプレート等の他の加熱装置による加熱を併用することにより、基板温度を容易に９００℃以上にすることができる。また、基板温度が９００℃以上である時間（加熱時間）は、光５の照射のオン／オフで容易に制御できる。
加熱時間（例えば基板温度が９００℃以上である時間）を１００ミリ秒以下にすることにより、不純物層４中の物質Ｍ１の拡散は十分に抑制される。例えば、Ｂの場合であれば、拡散距離は３ｎｍ以下となる。したがって、本実施形態によれば、浅くて高濃度の不純物拡散層４’が実現される。具体的には、接合深さ（拡散深さ）が１５ｎｍ以下、横方向への食い込みが１０ｎｍ以下、不純物濃度が１×１０20〜１×１０21ｃｍ-3の範囲で存在する急峻な分布を有する不純物拡散層４’が実現された。また、上記の通り、不純物３は低エネルギーでシリコン基板１に照射されるので、シリコン基板１に生じるダメージ（結晶欠陥、結晶損傷など）は十分に抑制される。
なお、高濃度の不純物拡散層４’が実現される他の理由としては、不純物ドーピング層４ｂがボックス型の不純物分布を有し、このボックス型の不純物分布がアニール後もほぼ維持されることがあげられる。
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、構成、効果、変形例等の詳細な説明は省略する（以下、同様）。
本実施形態が第１の実施形態と異なる点は、図６に示すように、シリコン基板１の表面上に形成されたマスク１０を介して、シリコン基板１の表面に不純物３を照射することにより、不純物層４を形成することにある。このとき、シリコン基板１は加熱されることが好ましい。加熱温度は７０℃以上、好ましくは、１００℃以上である。
ここで、マスク１０は、フォトレジストよりも耐熱性が高い膜で構成されている。具体的には、マスク１０は、炭素膜、シリコン窒化膜またはシリコン酸化膜である。この種の膜を用いることで、２００℃以上の耐熱性が確保される。これにより、不純物３の照射時に、マスク１０に不純物３が衝突し、マスク１０が加熱されても、マスク１０の劣化（形状や寸法の変化）は抑制される。マスク１０の劣化は、不純物層４の形状や寸法等に影響を与える。
不純物層４を形成した後は、第１の実施形態と同様の工程を経て、不純物拡散層４’が形成される。本実施形態でも第１の実施形態と同様の効果が得られる。
（第３の実施形態）
図７および図８は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図７に示すように、シリコン基板１に不純物３が照射され、シリコン基板１上に不純物層４が形成される。このとき、シリコン基板１は加熱されることが好ましい。加熱温度は７０℃以上、好ましくは、１００℃以上である。
不純物３の照射条件は、第１の実施形態のそれと同じである。ただし、本実施形態の場合、不純物３は不純物拡散層４’が形成される領域以外にも照射される点で、第１の実施形態と異なる。図７には、シリコン基板１の全面に不純物３が照射され、シリコン基板１の全面に不純物層４が形成される様子が示されている。
次に、図８に示すように、シリコン基板１上の上方にマスク２０が配置される。マスク２０の主材料は、例えば、シリコンである。次に、不純物層４の所定領域に対して選択的に超高速熱処理を施すために、マスク２０を介して不純物層４の所定領域に光５を選択的に照射する。これにより、シリコン基板１の所定の領域に不純物拡散層４が選択的に形成される。上記超高速熱処理の条件は第１の実施形態のそれと同じである。
不純物層４を形成した後は、第１の実施形態と同様の工程を経て、不純物拡散層４’が形成される。本実施形態でも第１の実施形態と同様の効果が得られる。
（第４の実施形態）
図９−図１４は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。図９−図１４において、左側はｎＭＯＳ形成領域（図では単にｎＭＯＳと表記）、右側はｐＭＯＳ形成領域（図では単にｐＭＯＳと表記）を示している。
［図９］
ｐ型シリコン基板３１のｎＭＯＳ形成領域内にｐウェル層３２が形成され、ｐＭＯＳ形成領域内にｎウェル層３３が形成される。ＳＴＩプロセスにより、素子分離領域３４が形成される。素子分離領域３４は、ｎおよびｐＭＯＳ形成領域に形成されるｎおよびｐチャネルＭＯＳトランジスタのアクティブエリアの周囲に形成される。ｐ型シリコン基板３１の表面にゲート絶縁膜３５が形成される。ゲート絶縁膜３５は、例えば、シリコン酸化膜である。
［図１０］
ゲート絶縁膜３５上にゲート電極３６となる多結晶シリコン膜を形成し、この多結晶シリコン膜をＲＩＥ（Reactive Ion Etching）プロセスにより加工することにより、ゲート電極３６が形成される。
［図１１］
ｐＭＯＳ形成領域をフォトレジスト膜３７でマスクして、かつ、ｎＭＯＳ形成領域のゲート電極３６をマスクに用いて、第１の実施形態と同様に、不純物３（ｎ型）を照射して不純物層を形成し、その後、不純物層に対してアニールを施すことにより、ｎＭＯＳ形成領域には素子分離領域３４に接したｎ型エクステンション３８が形成される。この後、フォトレジスト膜３７が除去される。
ここでは、不純物３（ｎ型不純物）は、例えば、Ｐ4 である。不純物３の原子１個当たりの平均エネルギーは１００−１８０ｅＶ、不純物３のドーズ量は１×１０15ｃｍ-2とする。
［図１２］
ｎＭＯＳ形成領域をフォトレジスト膜３９でマスクして、かつ、ｐＭＯＳ形成領域のゲート電極３６をマスクに用いて、第１の実施形態と同様に、不純物３（ｐ型）を照射して不純物層を形成し、その後、不純物層に対してアニールを施すことにより、ｐＭＯＳ形成領域には素子分離領域３４に接したｐ型エクステンション４０が形成される。
ここでは、不純物３（ｐ型不純物）は、例えば、Ｂ10Ｈ10Ｆ4 （ｙ／ｘ＝１．０）、Ｂ10Ｈ11Ｆ3 （ｙ／ｘ＝１．１）、Ｂ10Ｈ10Ｃ4 （ｙ／ｘ＝１．０）、Ｂ10Ｈ11Ｃ3 （ｙ／ｘ＝１．１）、 Ｂ18Ｈ18F4 （ｙ／ｘ＝１．０）、Ｂ18Ｈ19Ｆ3 （ｙ／ｘ＝１．０６）、Ｂ18Ｈ20Ｆ2 （ｙ／ｘ＝１．１）、Ｂ18Ｈ18Ｃ4 （ｙ／ｘ＝１．０）、Ｂ18Ｈ19Ｃ3 （ｙ／ｘ＝１．０６）、Ｂ18Ｈ20Ｃ2 （ｙ／ｘ＝１．１）、Ｂ26Ｈ26Ｆ4 （ｙ／ｘ＝１．０）、Ｂ26Ｈ27Ｆ3 （ｙ／ｘ＝１．０４）、Ｂ26Ｈ28Ｆ2 （ｙ／ｘ＝１．０８）、Ｂ26Ｈ29Ｆ（ｙ／ｘ＝１．１２）、Ｂ26Ｈ26Ｃ4 （ｙ／ｘ＝１．０）、Ｂ26Ｈ27Ｃ3 （ｙ／ｘ＝１．０４）、Ｂ26Ｈ28Ｃ2 （ｙ／ｘ＝１．０８）、Ｂ26Ｈ29Ｃ（ｙ／ｘ＝１．１２）、Ｂ34Ｈ34Ｆ4 （ｙ／ｘ＝１．０）、Ｂ34Ｈ35Ｆ3 （ｙ／ｘ＝１．０３）、Ｂ34Ｈ36Ｆ2 （ｙ／ｘ＝１．０６）、Ｂ34Ｈ37Ｆ（ｙ／ｘ＝１．０９）、Ｂ34Ｈ38、Ｂ34Ｈ34Ｃ4 （ｙ／ｘ＝１．０）、Ｂ34Ｈ35Ｃ3 （ｙ／ｘ＝１．０３）、Ｂ34Ｈ36Ｃ2 （ｙ／ｘ＝１．０６）、Ｂ34Ｈ37Ｃ（ｙ／ｘ＝１．０９）などである。
不純物３の原子１個当たりの平均エネルギーは１００−１８０ｅＶ、不純物３のドーズ量は１×１０15ｃｍ-2とする。
［図１３］
ゲート電極３６の側壁に、第１の側壁スペーサ４１、第２の側壁スペーサ４２を含む多層構造の側壁スペーサが形成される。この側壁スペーサは以下のようにして形成される。まず、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）プロセスにより、第１の側壁スペーサ４１となるシリコン酸化膜、第２の側壁スペーサ４２となるシリコン窒化膜が全面に順次堆積される。その後、ＲＩＥプロセスにより、上記シリコン酸化膜および上記シリコン窒化膜をエッチングし、これらをゲート電極３６の側壁に残置させることにより、第１および第２のスペーサ４１，４２が得られる。
［図１４］
ｐＭＯＳ形成領域を図示しないフォトレジスト膜でマスクして、ゲート電極３６と側壁スペーサ４１，４２をマスクとして、イオン注入プロセスにより、ｎＭＯＳ形成領域にｎ型不純物（Ｖ族原子）、例えばＰを注入し、その後、アニールによりイオン注入されたｎ型不純物を活性化することにより、ゲート電極３６の端部から離間し、素子分離領域３４およびｎ型エクステンション３８に接したｎ型ソース／ドレイン領域４３が形成される。ｎ型不純物のイオン注入の条件は、例えば、加速エネルギー：１０ｋｅＶ、ドーズ量：５×１０15ｃｍ-2である。なお、上記ｎ型不純物は、ｎＭＯＳ形成領域のゲート電極３６中にも注入される。
同様に、ｎＭＯＳ形成領域を図示しないフォトレジスト膜でマスクして、ゲート電極３６と側壁スペーサ４１，４２をマスクとして、イオン注入プロセスにより、ｐＭＯＳ形成領域にｐ型不純物（III族原子）、例えばＢを注入し、その後、アニールによりイオン注入されたｐ型不純物を活性化することにより、ゲート電極３６の端部から離間し、素子分離領域３４およびｐ型エクステンション４０に接したｐ型ソース／ドレイン領域４４が形成される。ｐ型不純物のイオン注入の条件は、例えば、加速エネルギー：４ｋｅＶ、ドーズ量：５×１０15ｃｍ-2である。なお、上記ｐ型不純物は、ｐＭＯＳ形成領域のゲート電極３６中にも注入される。
ここでは、上記ｎ型およびｐ型不純物をそれぞれ別の工程で活性化したが、上記ｐ型不純物を活性化する工程で、上記ｎ型不純物も同時に活性化しても構わない。上記ｎ型およびｐ型不純物は、例えば、フラッシュランプ、赤外レーザー光、可視レーザー光または紫外レーザー光を用いて行われる。
この後は図示しないが、層間絶縁膜（例えば酸化シリコン膜）を形成する工程、層間絶縁膜にコンタクトホールを開口する工程、コンタクトホールを介してゲート電極３６およびソース／ドレイン領域４３，４４に接続する配線を形成する工程等の周知の工程を経てＣＭＯＳＦＥＴが完成する。
本実施形態の方法により製造されたＣＭＯＳＦＥＴの電気的な特性を評価したところ、電源電圧０．５−２Ｖにおいて、ｐｎ接合リーク電流が１×１０-7Ａ／ｃｍ2 以下の良好な特性を示した。
なお、本発明は、上記実施形態に限定されるものではない。
例えば、上記実施形態では、半導体基板としてシリコン基板を用いた場合について説明したが、ＳＯＩ基板を用いても構わない。さらに、シリコン以外の材料、例えば、ＳｉＧｅを材料として含む半導体基板に対しても本発明は有効である。
また、上記実施形態では、ステンシルマスクを介して基板表面に不純物を照射したが、シャッターの開口部分を介して基板表面に不純物を照射しても構わない。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。さらにまた、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらにまた、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 図２に続く第１の実施形態の半導体装置の製造方法を説明するための断面図。 第１の実施形態に係る半導体装置の製造方法の変形例を示す断面図。 第１の実施形態に係る半導体装置の製造方法の他の変形例を示す断面図。 不純物堆積層の堆積膜厚と不純物の原子１個当たりの平均エネルギーとの関係を示す図。 第２の実施形態に係る半導体装置の製造方法を説明するための断面図。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図。 図７に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。 第４の実施形態に係る半導体装置の製造方法を説明するための断面図。 図９に続く第４の実施形態の半導体装置の製造方法を説明するための断面図。 図１０に続く第４の実施形態の半導体装置の製造方法を説明するための断面図。 図１１に続く第４の実施形態の半導体装置の製造方法を説明するための断面図。 図１２に続く第４の実施形態の半導体装置の製造方法を説明するための断面図。 図１３に続く第４の実施形態の半導体装置の製造方法を説明するための断面図。 Ｍ１x Ｍ２y の組成比（ｙ／ｘ）とＭ２の活性化率との関係を示す図。
符号の説明
１…シリコン基板、２…ステンシルマスク、３…不純物、４…不純物層、４ａ…不純物堆積層、４ｂ…不純物ドーピング層、４’…不純物拡散層、５…光、６…、７…、８…、９…、１０…マスク、１１…、１２…、１３…、１４…、１５…、１６…、１７…、１８…、１９…、２０…マスク、３１…シリコン基板、３２…ｐウェル層、３３…ｎウェル層、３４…素子分離領域、３５…ゲート絶縁膜、３６…ゲート電極、３７…フォトレジスト膜、３８…ｎ型エクステンション、３９…フォトレジスト膜、４０…ｐ型エクステンション、４１，４２…側壁スペーサ、４３，４４…ソース／ドレイン領域。

Claims (6)

  1. 半導体基板の表面に不純物拡散層を形成する工程を含む半導体装置の製造方法であって、
    前記不純物拡散層を形成する工程は、
    Ｍ１x Ｍ２y （ｙ／ｘ≦１．２、ここでｘはＭ１の比率、ｙはＭ２の比率、Ｍ１は前記半導体基板に対してアクセプタまたはドナーとなる物質、Ｍ２は前記半導体基板に対してアクセプタまたはドナーにならない物質（前記半導体基板を構成する半導体は除く。））を有する物質を前記半導体基板に照射する工程と、
    前記半導体基板を光により加熱する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記Ｍ１x Ｍ２y を有する物質を前記半導体基板に照射する工程において、前記Ｍ１x Ｍ２y を有する物質は、前記半導体基板の上方に離間して配置されたステンシルマスクまたはシャッターの開口部分を介して、前記半導体基板の所定の領域に選択的に照射され、
    前記半導体基板を光により加熱する工程において、前記半導体基板の全体が加熱されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記Ｍ１x Ｍ２y を有する物質を前記半導体基板に照射する工程において、前記Ｍ１x Ｍ２y を有する物質は、前記半導体基板の前記不純物拡散層が形成される領域および前記半導体基板の前記不純物拡散層が形成されない領域に照射され、
    前記半導体基板を光により加熱する工程において、前記半導体基板の前記不純物拡散層が形成される領域が選択的に加熱されることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記Ｍ１x Ｍ２y を有する物質を前記半導体基板に照射する工程において、前記Ｍ１x Ｍ２y を有する物質は２００ｅＶ以下のエネルギーで前記半導体基板に照射され、かつ、前記半導体基板を光により加熱する工程において、前記半導体基板の加熱時間が１００ミリ秒以下であることを特徴とする請求項１ないし３のいずれ１項に記載の半導体装置の製造方法。
  5. 前記Ｍ１はＢ、Ｇａ、Ｉｎ、Ｐ、ＡｓおよびＳｂの中から選択された１つであり、Ｍ２はＨおよびＦの少なくとも一方であることを特徴とする請求項１ないし４のいずれ１項に記載の半導体装置の製造方法。
  6. 前記物質はさらにＭ３を有し、前記Ｍ３を有する前記物質はＭ１x Ｍ２y Ｍ３z （Ｍ３は前記物質中においてＭ２よりも構成量が少ない元素、ｚはＭ３の比率、ｙ＞ｚ）で表され、かつ、Ｍ２およびＭ３はＨ、ＦおよびＣから選ばれた二つであることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132821A (ko) 2014-03-17 2016-11-21 신에쯔 한도타이 가부시키가이샤 반도체 기판의 평가 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10000965B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductive coating technology
US10060180B2 (en) 2010-01-16 2018-08-28 Cardinal Cg Company Flash-treated indium tin oxide coatings, production methods, and insulating glass unit transparent conductive coating technology
US10000411B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductivity and low emissivity coating technology
US11028012B2 (en) 2018-10-31 2021-06-08 Cardinal Cg Company Low solar heat gain coatings, laminated glass assemblies, and methods of producing same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322893A (ja) * 2004-04-05 2005-11-17 Toshiba Corp 不純物添加方法及び半導体装置の製造方法
JP2006515711A (ja) * 2002-06-26 2006-06-01 セムエキップ インコーポレイテッド 水素化ホウ素クラスターイオンの注入によるイオン注入装置及び半導体製造方法
JP2009524907A (ja) * 2006-01-28 2009-07-02 バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド イオン注入方法およびそれに利用されるイオン源
JP2010524263A (ja) * 2007-04-10 2010-07-15 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 浅い接合の形成技術

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812106B1 (en) * 2003-01-14 2004-11-02 Advanced Micro Devices, Inc. Reduced dopant deactivation of source/drain extensions using laser thermal annealing
KR101455564B1 (ko) * 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006515711A (ja) * 2002-06-26 2006-06-01 セムエキップ インコーポレイテッド 水素化ホウ素クラスターイオンの注入によるイオン注入装置及び半導体製造方法
JP2005322893A (ja) * 2004-04-05 2005-11-17 Toshiba Corp 不純物添加方法及び半導体装置の製造方法
JP2009524907A (ja) * 2006-01-28 2009-07-02 バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド イオン注入方法およびそれに利用されるイオン源
JP2010524263A (ja) * 2007-04-10 2010-07-15 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 浅い接合の形成技術

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132821A (ko) 2014-03-17 2016-11-21 신에쯔 한도타이 가부시키가이샤 반도체 기판의 평가 방법
US9748151B2 (en) 2014-03-17 2017-08-29 Shin-Etsu Handotai Co., Ltd. Method for evaluating semiconductor substrate

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