JP2009182089A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ソース・ドレイン上のシリサイドの異常成長を抑制するとともに、ソース・ドレインの接合深さを浅く保つことができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、Ｎ型ウェル１０３ａ上にゲート絶縁膜１０４およびゲート電極１０５ａを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンよりも大きく、Ｐ型の導電性を示す第１の元素を注入して第１のソース・ドレイン領域１１１ｃを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンより小さく、Ｐ型の導電性を示す第２の元素を注入して第２のソース・ドレイン領域１１１ｄを形成する工程と、ソース・ドレイン領域１１１ａ上に金属シリサイド層１１２を形成する工程とを備えている。
【選択図】図１
【解決手段】半導体装置の製造方法は、Ｎ型ウェル１０３ａ上にゲート絶縁膜１０４およびゲート電極１０５ａを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンよりも大きく、Ｐ型の導電性を示す第１の元素を注入して第１のソース・ドレイン領域１１１ｃを形成する工程と、Ｎ型ウェル１０３ａのうちゲート電極１０５ａの両側方の領域にシリコンより小さく、Ｐ型の導電性を示す第２の元素を注入して第２のソース・ドレイン領域１１１ｄを形成する工程と、ソース・ドレイン領域１１１ａ上に金属シリサイド層１１２を形成する工程とを備えている。
【選択図】図１
Description
本発明は、半導体装置の製造方法に関し、特にニッケルシリサイドを用いた微細なＰチャネル型ＭＩＳトランジスタのソース・ドレインを形成する方法に関する。
近年、トランジスタの微細化に伴う短チャネル効果などを抑制するためにソース・ドレイン領域を構成する不純物拡散層をできるだけ浅く形成する構造が採用されているが、不純物拡散層を浅くした場合、不純物拡散層のシート抵抗が増大するため高速動作や低消費電力を実現することが困難になる。そこで、最近の半導体装置においてはソース・ドレイン領域の上部に金属膜を形成し、熱処理を施すことにより金属とシリコンを反応させてなるシリサイド膜を形成するシリサイド形成プロセスが用いられている。とりわけゲート長が１００ｎｍ以下の半導体装置においては、
（１）活性化した不純物の不活性化を抑制する低温プロセス（＜６００℃）で形成できる（２）同一のシート抵抗において金属とシリコンを反応させた際のシリコン消費量が小さ
いため浅接合の形成に有利
といった利点を有するニッケルシリサイドプロセスが主流を占めている。
（１）活性化した不純物の不活性化を抑制する低温プロセス（＜６００℃）で形成できる（２）同一のシート抵抗において金属とシリコンを反応させた際のシリコン消費量が小さ
いため浅接合の形成に有利
といった利点を有するニッケルシリサイドプロセスが主流を占めている。
以下、図５を参照しながら、ニッケルシリサイドプロセスを適用した半導体装置の製造方法について説明する。図５（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示す断面図である。
まず、図５（ａ）に示すように、シリコン基板１１０１に素子分離領域１１０２を形成した後、フォトリソグラフィー工程及びイオン注入工程によりＮ型ウェル１１０３ａ及びＰ型ウェル１１０３ｂを形成する。
次に、図５（ｂ）に示すように、シリコン基板１１０１の上面上に熱酸化法によりゲート酸化膜を形成し、さらにゲート酸化膜上にノンドープポリシリコン膜を堆積する。その後、フォトリソグラフィー工程及びイオン注入工程によりＮ型ウェル１１０３ａ上のノンドープポリシリコン膜にはボロンを、Ｐ型ウェル１１０３ｂ上のノンドープポリシリコン膜にはリンを導入する。その後、フォトリソグラフィー工程及びドライエッチング工程によりＮ型ウェル１１０３ａ上にゲート酸化膜１１０４ａおよびＰ型ゲート電極１１０５ａを、Ｐ型ウェル１１０３ｂ上にゲート酸化膜１１０４ｂおよびＮ型ゲート電極１１０５ｂをそれぞれ形成する。その後、フォトリソグラフィー工程及び注入工程により、Ｎ型ウェル１１０３ａのうちＰ型ゲート電極１１０５ａの両側の領域に二フッ化ボロン（ＢＦ２）を導入してＰ型エクステンション領域１１０６ａを形成し、リンを導入してＰ型エクステンション領域１１０６ａの下にＮ型ポケット領域１１０７ａを形成する。また、Ｐ型ウェル１１０３ｂのうちＮ型ゲート電極１１０５ｂ両側の領域に砒素を導入してＮ型エクステンション領域１１０６ｂを形成し、ボロンを導入してＮ型エクステンション領域１１０６ｂの下にＰ型ポケット領域１１０７ｂを形成する。
次に、図５（ｃ）に示すように、シリコン基板１１０１上にＴＥＯＳ膜及びシリコン窒化膜を順次堆積した後、異方性エッチングによりエッチバックを行い、ゲート酸化膜１１０４ａおよびＰ型ゲート電極１１０５ａの側面上にＴＥＯＳ膜１１０８ａおよびシリコン窒化膜１１０９ａで構成されたサイドウォール１１１０ａを、ゲート酸化膜１１０４ｂおよびＮ型ゲート電極１１０５ｂの側面上にＴＥＯＳ膜１１０８ｂおよびシリコン窒化膜１１０９ｂで構成されたサイドウォール１１１０ｂをそれぞれ形成する。
次に、図５（ｄ）に示すように、フォトリソグラフィー工程及び注入工程により、フォトレジスト（図示せず）、Ｐ型ゲート電極１１０５ａおよびサイドウォール１１１０ａをマスクとしてＮ型ウェル１１０３ａに二フッ化ボロン（ＢＦ２）とボロンを導入してＰ型ソース・ドレイン領域１１１１ａを形成し、フォトレジスト（図示せず）、Ｎ型ゲート電極１１０５ｂおよびサイドウォール１１１０ｂをマスクとしてＰ型ウェル１１０３ｂに砒素とリンを導入してＮ型ソース・ドレイン領域１１１１ｂを形成する。
次に、図５（ｅ）に示すように、高温急速熱処理によりＰ型ゲート電極１１０５ａ、Ｎ型ゲート電極１１０５ｂ、Ｎ型ウェル１１０３ａ及びＰ型ウェル１１０３ｂに導入された不純物の活性化アニール処理を行う。その後、シリコン基板１１０１の上面をフッ酸溶液にて洗浄処理し、基板表面に形成された自然酸化膜を除去した後、シリコン基板１１０１上にニッケル金属膜及び窒化チタン金属膜を堆積する。その後、窒素雰囲気中で熱処理を施し、ニッケルとシリコンを反応させる。その後、シリコンと未反応であるニッケル金属膜及び窒化チタン金属膜を硫酸と過酸化水素水の混合液で除去した後、再度窒素雰囲気中で熱処理を施し、Ｐ型ゲート電極１１０５ａ上、Ｎ型ゲート電極１１０５ｂ上、Ｐ型ソース・ドレイン領域１１１１ａ上及びＮ型ソース・ドレイン領域１１１１ｂ上にニッケルシリサイド１１１２を形成する。このようにして、ニッケルシリサイドを有するＰチャネル型ＭＯＳトランジスタ１２０１及びＮチャネル型ＭＯＳトランジスタ１２０２を備えた半導体装置が形成される。
しかしながら、上記方法で形成されたニッケルシリサイドを用いたＰチャネル型ＭＯＳトランジスタにおいて、Ｐ型ソース・ドレイン領域からウェルへの接合リーク電流が増加してしまうという不具合があった。その原因を調査した結果、Ｐ型ソース・ドレイン領域上に形成されたニッケルシリサイドが逆ピラミッド形状を形成し、Ｐ型ソース・ドレイン領域を突き破っていることがわかった。Ｐ型ソース・ドレイン領域上に形成されたニッケルシリサイドの断面形状の一例を図６に示す（参考文献：日本顕微鏡学会第63回学術講演会MG20-E-1430）。このようなニッケルシリサイドの異常成長は、Ｐチャネル型ＭＯＳトランジスタのみに発生する現象であり、発生要因は未だ特定されていないが、
（１）シリサイド形成前のＰ型ソース・ドレイン領域における結晶欠陥の残存
（２）Ｐ型ソース・ドレイン領域はシリコンよりも原子半径が小さいボロンを多量に含むため、シリコン結晶の歪みが生じ、ニッケルの異常拡散が発生しやすい
の２点が発生要因であると推測される。
（１）シリサイド形成前のＰ型ソース・ドレイン領域における結晶欠陥の残存
（２）Ｐ型ソース・ドレイン領域はシリコンよりも原子半径が小さいボロンを多量に含むため、シリコン結晶の歪みが生じ、ニッケルの異常拡散が発生しやすい
の２点が発生要因であると推測される。
また、Ｐチャネル型ＭＯＳトランジスタのシリサイドの異常成長を抑制する方法としては、例えば特許第３０３３５２８号公報（特許文献１）に開示された方法がある。これはシリコンより原子半径の小さい不純物元素を含むシリコン結晶上にチタンシリサイドを形成する工程を有する半導体装置の製造方法において、シリコンより原子半径が大きく、シリコンと化学反応をすることがなく、かつシリコン中で準位を作らない元素を含むシリコン結晶中に、前記不純物元素を導入することにより、前記シリコン結晶の歪みを矯正し、続いて、このシリコン結晶上にチタンを成膜し、このチタンを成膜したシリコン結晶をアニールすることによりチタンシリサイドを形成する方法である。
特許第３０３３５２８号公報
しかしながら、シリコンより原子半径が大きく、シリコンと化学反応をすることがなくかつシリコン中で準位を作らない元素としてアルゴンを選択し、上記方法を用いてニッケルシリサイドを形成したところ、Ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域からウェルへの接合リークは改善されず、ニッケルシリサイド形成プロセスにおいては効果が確認できなかった。
また、上記の不具合を解決する方法として、Ｐ型ソース・ドレイン領域をニッケルシリサイドが異常成長する深さよりも深く形成する方法が考えられる。しかしながら、冒頭で述べたように微細化されたトランジスタにおいては、短チャネル効果などを抑制するためにソース・ドレインなどを形成する不純物拡散層をできるだけ浅く形成する必要があるため、ソース・ドレインを深く形成することは困難である。
本発明は上記不具合を解決するためになされたものであり、Ｐチャネル型ＭＯＳトランジスタにおいて、シリサイド形成時に発生するシリサイドの異常成長を抑制してソース・ドレイン領域からウェルへの接合リーク電流の増加を抑制すると同時に、ソース・ドレイン領域の浅接合が維持可能な半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、ゲート絶縁膜と、ゲート電極と、第１のソース・ドレイン領域および第２のソース・ドレイン領域とで構成されるソース・ドレイン領域と、金属シリサイド層とを有するＰチャネル型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、素子分離領域に囲まれたＮ型ウェルを有する半導体基板を準備する工程（ａ）と、前記Ｎ型ウェル上に前記ゲート絶縁膜および前記ゲート電極を形成する工程（ｂ）と、前記Ｎ型ウェルのうち前記ゲート電極の両側方の領域にシリコンよりも大きく、Ｐ型の導電性を示す第１の元素を注入して前記第１のソース・ドレイン領域を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記Ｎ型ウェルのうち前記ゲート電極の両側方の領域にシリコンより小さく、Ｐ型の導電性を示す第２の元素を注入して前記第２のソース・ドレイン領域を形成する工程（ｄ）と、前記ソース・ドレイン領域の上に前記金属シリサイド層を形成する工程（ｅ）とを備えている。
この方法によれば、ソース・ドレイン領域を形成する際にシリコンより大きい第１の元素を導入することで、シリコン結晶を一度アモルファス化し、その後の熱処理による再結晶化でソース・ドレイン領域に残存していた結晶欠陥を回復することができる。加えて、シリコンより大きな元素が多量に存在することになるため、ソース・ドレイン領域を金属が拡散する際の拡散速度を落とすことができる。そのため、工程（ｅ）で金属シリサイド層を薄く形成することが可能となり、接合リーク電流の発生を抑えることが可能となる。
本発明の方法によれば、Ｐチャネル型ＭＩＳトランジスタにおいて、金属シリサイド層の形成時に発生するシリサイドの異常成長を抑制し、ソース・ドレイン領域からウェルへの接合リーク電流の増加を抑制できると同時にソース・ドレイン領域の浅接合を維持することが可能となり、その結果、高歩留・高品質の半導体装置を提供することができる。
また、本発明の半導体装置では、金属シリサイド層の形成時に発生するシリサイドの異常成長が抑制され、ソース・ドレイン領域からウェルへの接合リーク電流を抑制できると同時に、熱処理時に発生するボロンの拡散も抑制されるので、ソース・ドレインの浅接合が維持できる。
（実施形態）
以下、図面を参照しながら本発明の半導体装置の製造方法の具体例を説明する。なお、トランジスタ形成工程においては、Ｐチャネル型ＭＩＳトランジスタとＮチャネル型ＭＩＳトランジスタとを交互に形成していくが、本発明は、Ｐチャネル型ＭＩＳトランジスタの形成に関するものであるため、Ｎチャネル型ＭＩＳトランジスタの形成工程に関しては、説明を省略する。
以下、図面を参照しながら本発明の半導体装置の製造方法の具体例を説明する。なお、トランジスタ形成工程においては、Ｐチャネル型ＭＩＳトランジスタとＮチャネル型ＭＩＳトランジスタとを交互に形成していくが、本発明は、Ｐチャネル型ＭＩＳトランジスタの形成に関するものであるため、Ｎチャネル型ＭＩＳトランジスタの形成工程に関しては、説明を省略する。
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置は、Ｎ型ウェル１０３ａ上に形成されたＰチャネル型ＭＯＳトランジスタを備えている。
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１０１に埋め込み絶縁膜などで構成された素子分離領域１０２を形成した後、フォトリソグラフィー工程及びイオン注入工程によりＮ型ウェル１０３ａを形成する。
次に、図１（ｂ）に示すように、半導体基板１０１の上面上に熱酸化法によりゲート絶縁膜を形成した後、ゲート絶縁膜上にノンドープポリシリコン膜を堆積する。その後、フォトリソグラフィー工程及びイオン注入工程によりＮ型ウェル１０３ａ上のノンドープポリシリコン膜にボロンを導入する。続いて、フォトリソグラフィー工程及びドライエッチング工程によりＮ型ウェル１０３ａ上に所定の幅を有するゲート絶縁膜１０４及びＰ型ゲート電極１０５ａをそれぞれ形成する。次に、Ｎ型ウェル１０３ａのうちＰ型ゲート電極１０５ａの両側の領域に二フッ化ボロン（ＢＦ２）を導入してＰ型エクステンション領域１０６ａを形成し、当該領域にリンを導入してＰ型エクステンション領域１０６ａの下にＮ型ポケット領域１０７ａを形成する。
次に、図１（ｃ）に示すように、半導体基板１０１上にＴＥＯＳ膜及びシリコン窒化膜を順次堆積した後、異方性エッチングによりエッチバックを行い、ゲート絶縁膜１０４及びＰ型ゲート電極１０５ａの側面上にＴＥＯＳ膜１０８ａ及びシリコン窒化膜１０９で構成されたサイドウォール１１０を形成する。なお、ここまでの工程は図５（ａ）〜（ｃ）に示す従来の製造方法と同じである。
次に、図１（ｄ）に示すように、フォトリソグラフィー工程及びイオン注入工程により、フォトレジスト（図示せず）、Ｐ型ゲート電極１０５ａ及びサイドウォール１１０をマスクとしてＮ型ウェル１０３ａにインジウムを注入して第１のＰ型ソース・ドレイン領域１１１ｃを形成し、続いてボロンを注入して第２のＰ型ソース・ドレイン領域１１１ｄを形成する。このときの注入条件は、例えば、インジウムについては、加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２とし、ボロンについては、加速エネルギー１．５ＫｅＶ、ドーズ量４×１０１５ｃｍ−２とする。
なお、図１（ｄ）では第１のＰ型ソース・ドレイン領域１１１ｃと第２のＰ型ソース・ドレイン領域１１１ｄとを合わせてＰ型ソース・ドレイン領域１１１ａと表記している。
ここで、ボロンの注入深さがインジウムの注入深さよりも深くなってしまうとインジウムの外側にあるボロンは後の熱処理によって半導体基板１０１中に拡散するため、半導体基板１０１とＰ型ソース・ドレイン領域１１１ａとの接合が深くなると同時にＰチャネル型ＭＯＳトランジスタの短チャネル特性が悪化してしまう。そのため、ボロンの注入深さはインジウムの注入深さより浅くなるようにする。
次に、図１（ｅ）に示すように、スパイクアニールによりＰ型ゲート電極１０５ａ、Ｎ型ウェル１０３ａに導入された不純物の活性化アニール処理を行う。その時の処理温度は例えば１０５０℃である。その後、半導体基板１０１の表面をフッ酸溶液にて洗浄処理して半導体基板１０１上の自然酸化膜を除去した後、半導体基板１０１上にニッケル金属膜を例えば９ｎｍ、窒化チタン（ＴｉＮ）金属膜を２０ｎｍ順次堆積する。その後、窒素雰囲気中で例えば３２０℃、３０秒の熱処理を施し、ニッケルとシリコンを反応させる。続いて、シリコンと未反応であるニッケル金属膜及び窒化チタン金属膜を硫酸と過酸化水素水の混合液で除去した後、再度窒素雰囲気中で例えば５５０℃、３０秒の熱処理を施すことで、Ｐ型ゲート電極１０５ａ及びＰ型ソース・ドレイン領域１１１ａ上にニッケルシリサイド１１２が形成される。
図２（ａ）は、従来の製造方法においてＰ型ソース・ドレイン領域上に形成されたニッケルシリサイド膜を示す断面写真であり、（ｂ）は、本発明の製造方法においてＰ型ソース・ドレイン領域上に形成されたニッケルシリサイド膜を示す断面写真である。両図の比較から、本実施形態の製造方法で形成したニッケルシリサイド膜の方が膜厚が薄くなっていることが分かる。本実施形態の製造方法によれば、結晶シリコンを一度アモルファス化し、その後の熱処理による再結晶化でソース・ドレイン領域に残存していた結晶欠陥を回復することができる。加えて、シリコンより大きな元素が多量に存在するためソース・ドレイン領域を金属が拡散する際の拡散速度が遅くなっていると考えられる。そのため、Ｎｉの異常拡散が抑えられ、結果としてニッケルシリサイド膜が薄く形成できたと考えられる。
また、図３は、従来の製造方法（線ａ）と本実施形態の製造方法（線ｂ）で形成したＰチャネル型ＭＯＳトランジスタアレイのソース・ドレイン領域からウェルへの接合リーク電流の正規確率分布を示す図である。同図から、本実施形態の製造方法で形成したＰチャネル型ＭＯＳトランジスタアレイの方が、接合リーク電流が低減されていることが分かる。
以上の結果は、ニッケルシリサイド膜の膜厚が薄くなることにより接合界面からニッケルシリサイド底面の距離が遠くなるために接合リーク電流が低減することを示しており、本実施形態の製造方法の効果が示されている。
また、図４は、従来の製造方法（線ａ）と本実施形態の製造方法（線ｂ）で形成したＰチャネル型ＭＯＳトランジスタの短チャネル特性を示す図である。同図から、両者ともに差は見られず、本発明の製造方法においてもソース・ドレイン領域の浅接合は維持されていることが分かる。このように、本実施形態の製造方法を用いれば、ソース・ドレイン領域における接合深さを浅く保ったまま、シリサイド膜の異常形成を抑制し、リーク電流を低減することが可能となる。
以上の説明では、インジウムの注入条件の具体例を挙げたが、注入条件としては加速エネルギーが１９ＫｅＶから４０ＫｅＶの間であり、且つドーズ量が１×１０１４ｃｍ−２から１×１０１６ｃｍ−２の間であれば、上記効果を得ることができる。また、第１のＰ型ソース・ドレインを形成するためにインジウムを用いたが、シリコン中でインジウムと同様にＰ型の導電性を示し、且つシリコンよりも原子半径が大きいガリウムを用いても構わない。
さらに、ニッケル金属膜に白金、アルミニウム、銅、エルビウム、パラジウムのうち少なくても１種類以上が添加された金属膜を堆積して、ニッケルシリサイドを形成することにより、上記効果が得られるだけでなく、ニッケルシリサイドの耐熱性をも向上させることができる。
なお、本実施形態の製造方法において、ゲート電極のゲート長は特に限定されないが、特にシリサイド膜の不具合が顕著となる１００ｎｍ以下であることが好ましい。
以上説明したように、本発明は、Ｐチャネル型ＭＩＳトランジスタを備える種々の半導体装置の製造に有用である。
１０１ 半導体基板
１０２ 素子分離領域
１０３ａ Ｎ型ウェル
１０４ ゲート絶縁膜
１０５ａ Ｐ型ゲート電極
１０５ａ ゲート電極
１０６ａ Ｐ型エクステンション領域
１０７ａ Ｎ型ポケット領域
１０８ａ ＴＥＯＳ膜
１０９ シリコン窒化膜
１１０ サイドウォール
１１１ａ Ｐ型ソース・ドレイン領域
１１１ｃ 第１のＰ型ソース・ドレイン領域
１１１ｄ 第２のＰ型ソース・ドレイン領域
１１２ ニッケルシリサイド
１０２ 素子分離領域
１０３ａ Ｎ型ウェル
１０４ ゲート絶縁膜
１０５ａ Ｐ型ゲート電極
１０５ａ ゲート電極
１０６ａ Ｐ型エクステンション領域
１０７ａ Ｎ型ポケット領域
１０８ａ ＴＥＯＳ膜
１０９ シリコン窒化膜
１１０ サイドウォール
１１１ａ Ｐ型ソース・ドレイン領域
１１１ｃ 第１のＰ型ソース・ドレイン領域
１１１ｄ 第２のＰ型ソース・ドレイン領域
１１２ ニッケルシリサイド
Claims (8)
- ゲート絶縁膜と、ゲート電極と、第１のソース・ドレイン領域および第２のソース・ドレイン領域とで構成されるソース・ドレイン領域と、金属シリサイド層とを有するＰチャネル型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
素子分離領域に囲まれたＮ型ウェルを有する半導体基板を準備する工程（ａ）と、
前記Ｎ型ウェル上に前記ゲート絶縁膜および前記ゲート電極を形成する工程（ｂ）と、
前記Ｎ型ウェルのうち前記ゲート電極の両側方の領域にシリコンよりも大きく、Ｐ型の導電性を示す第１の元素を注入して前記第１のソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記Ｎ型ウェルのうち前記ゲート電極の両側方の領域にシリコンより小さく、Ｐ型の導電性を示す第２の元素を注入して前記第２のソース・ドレイン領域を形成する工程（ｄ）と、
前記ソース・ドレイン領域の上に前記金属シリサイド層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程（ｂ）で形成される前記ゲート電極のゲート長は１００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の元素はインジウムまたはガリウムであり、
前記第２の元素はボロンであることを特徴とする請求項１または２に記載の半導体装置の製造方法。 - 前記金属シリサイド層はニッケルシリサイドで構成されていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法。
- 前記ゲート電極をマスクとしてＰ型不純物を注入し、前記Ｎ型ウェルのうち前記ゲート電極の両側方の領域に前記ソース・ドレイン領域より低濃度のＰ型不純物を含むエクステンション領域を形成する工程（ｆ）と、
前記ゲート絶縁膜および前記ゲート電極の側面上にサイドウォールを形成する工程（ｇ）とをさらに備え、
前記工程（ｃ）および前記工程（ｄ）では、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。 - 前記工程（ｃ）では、加速エネルギーが１９ｋｅＶ以上４０ｋｅＶ以下であり、ドーズ量が１×１０１４ｃｍ−２以上１×１０１６ｃｍ−２以下とすることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
- 前記第１のソース・ドレイン領域は、前記第２のソース・ドレイン領域よりも深い位置まで形成されていることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法。
- 前記工程（ｅ）で形成される前記金属シリサイド層は、白金、アルミニウム、銅、エルビウム、パラジウムのうち少なくとも１つが添加されたニッケルシリサイドで構成されていることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法。
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