KR20030031843A - 리드프레임 및 그 리드프레임을 사용한 반도체 장치의제조 방법 - Google Patents

리드프레임 및 그 리드프레임을 사용한 반도체 장치의제조 방법 Download PDF

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KR20030031843A
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마츠자와히데키
하야시신타로
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신꼬오덴기 고교 가부시키가이샤
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Abstract

QFN 등의 리드리스 패키지(반도체 장치)에 사용되는 리드프레임에 관한 것이며, 반도체 장치의 조립 공정에서 다이싱 시에 버어가 발생한 경우에도 인접하는 리드부끼리의 쇼트를 효과적으로 방지하고, 반도체 장치의 신뢰성 향상을 도모하는 동시에, 제조 기간의 단축화 및 그에 따른 제조 비용의 저감화에도 기여하는 것을 목적으로 한다.
반도체 소자가 탑재되는 다이 패드부(32)를 향하여 프레임부(34)로부터 빗살 형상으로 연장된 복수의 리드부(33)를 구비하고, 각 리드부(33)의 최종적으로 각 반도체 장치마다 분할할 때의 분할선에 따른 부분의 리드 폭(W2)을 해당 리드부의 다른 부분의 리드 폭(W1)보다도 좁게 형성한다.

Description

리드프레임 및 그 리드프레임을 사용한 반도체 장치의 제조 방법{LEADFRAME AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 소자를 탑재하는 패키지의 기판 프레임으로서 사용되는 리드프레임에 관한 것이며, 특히, QFN(Quad Flat Non-leaded package) 등의 리드리스(leadless) 패키지(표면 실장형 반도체 장치)에 사용되고, 패키지의 조립 공정에서 다이싱 시에 발생하는 「버어」에 기인하는 문제점의 해소에 매우 적합한리드 형상을 갖는 리드프레임 및 그 리드프레임을 사용한 반도체 장치의 제조 방법에 관한 것이다.
도 1은 종래의 일 형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드프레임의 구성을 모식적으로 나타낸 것이다. 도면중 (a)는 리드프레임의 일부분을 평면적으로 본 구성, (b)는 (a)의 A-A'선을 따라 본 리드프레임의 단면 구조, (c)는 (a)의 B-B'선을 따라 본 리드프레임의 단면 구조를 각각 나타내고 있다.
도 1에 있어서, 참조부호 10은 QFN의 기판으로서 사용되는 리드프레임을 나타내고, 이 리드프레임(10)은 기본적으로 구리(Cu)판 등의 금속판을 패터닝 가공하여 얻어지는 기판 프레임(11)으로 되어 있으며, 탑재하는 반도체 소자에 대응하여 다이 패드부(12) 및 그 주위의 리드부(13)가 획정되도록 형성되어 있다. 또한, 참조부호 14는 프레임부를 나타내고, 이 프레임부(14)로부터 다이 패드부(12)를 향하여 각 리드부(13)가 빗살 형상으로 연장되며, 또한 프레임부(14)의 4개의 코너로부터 연장되는 4개의 서포트 바(15)에 의해 다이 패드부(12)가 지지되어 있다.
또한, 기판 프레임(11)의 표면에는 금속막(16)이 형성되고, 기판 프레임(11)의 이면(도시한 예에서는 하측 면)에는 접착 테이프(17)가 부착되어 있다. 이 접착 테이프(17)의 부착(테이핑)은, 기본적으로는 나중의 단계에서 행하는 패키지의 조립 공정에서 몰딩 시에 밀봉 수지의 프레임 이면으로의 누출(「몰드 플러시(mold flush)」라고도 함)을 방지하기 위한 대책으로서 행해진다.
또한, 참조부호 W1은 각 리드부(13)의 리드 폭, d1은 2개의 인접하는 리드부(13) 사이의 간격(리드 간격)을 나타내고 있으며, 각 리드부(13)는 일정한리드 폭(W1)을 갖고 프레임부(14)로부터 빗살 형상으로 연장되어 있다( 도1(a) 참조). 또한, 파선으로 나타낸 CL은 나중의 단계에서 행하는 패키지의 조립 공정에서 최종적으로 리드프레임을 각 패키지마다 분할할 때의 절단선을 나타낸다.
상기한 구성을 갖는 리드프레임(10)을 사용하여 패키지(반도체 장치)의 조립을 행할 경우, 그 기본적인 프로세스로서, 리드프레임의 다이 패드부에 반도체 소자를 탑재하는 공정(다이 본딩), 반도체 소자의 전극과 리드프레임의 리드부를 본딩 와이어에 의해 전기적으로 접속하는 공정(와이어 본딩), 반도체 소자, 본딩 와이어 등을 밀봉 수지에 의해 밀봉하는 공정(몰딩), 접착 테이프를 박리한 후, 리드프레임을 각 패키지(반도체 장치) 단위로 분할하는 공정(다이싱) 등을 포함한다. 또한, 몰딩의 형태로서는, 각각의 반도체 소자마다 수지 밀봉을 행하는 개별 몰딩 방식이나, 복수개의 반도체 소자 단위로 수지 밀봉을 행하는 일괄 몰딩 방식이 있으나, 개별 몰딩 방식은 일괄 몰딩 방식에 비하면 패키지 조립의 효율화라는 점에서 어려운 점이 있기 때문에, 최근에는 일괄 몰딩 방식이 주류를 이루고 있다.
도 2는 상기의 리드프레임(10)을 사용하여 제작된 반도체 장치의 구성을 모식적으로 나타낸 것이다. 도면중, (a)는 도 1(a)의 A-A'선을 따라 보았을 때의 반도체 장치의 단면 구조, (b)는 도 1(a)의 B-B'선을 따라 보았을 때의 반도체 장치의 단면 구조를 각각 나타내고 있다.
도 2에 예시하는 반도체 장치(20)에 있어서, 참조부호 21은 다이 패드부(12) 위에 탑재된 반도체 소자, 참조부호 22는 반도체 소자(21)의 각 전극과 각 리드부(13)를 각각 전기적으로 접속하는 본딩 와이어, 참조부호 23은 반도체소자(21) 및 본딩 와이어(22) 등을 보호하기 위한 밀봉 수지를 나타낸다. 또한, BR은 리드부(13)로부터 발생하는 금속의 「버어」를 나타내고, 이러한 버어(BR)는, 상술한 패키지의 조립 공정에서 다이싱 시에, 절단선(CL)(도 1(a) 참조)을 따라 다이서 등에 의해 금속(리드부(13))과 수지(밀봉 수지(23))를 동시에 절단했을 때에 그 절단 방향의 하류측에 발생한다.
일괄 몰딩 방식에 의한 QFN 등의 패키지(반도체 장치)의 조립 공정에서 각 패키지 단위의 다이싱을 행할 때, 상술한 바와 같이 리드부(13)로부터 버어(BR)가 발생하는 경우가 많다.
이러한 버어(BR)가 발생하면, 도2(b)에 예시하는 바와 같이 인접하는 리드부(13)끼리가 전기적으로 단락(쇼트)하는 경우가 있기 때문에, 생산성이나 제조 수율이 저하되고, 최종 제품으로서의 패키지(반도체 장치)의 신뢰성이 저하되는 등의 결점이 생긴다.
이러한 결점에 대처하기 위한 하나의 방법으로서, 인접하는 리드부(13) 사이의 간격(리드 간격(d1))을 넓히는 것을 생각할 수 있다. 그러나, 리드 간격(d1)은 패키지의 사이즈와 해당 패키지에 요구되는 외부 단자 수와의 관계로부터 결정되는 허용 범위 내의 값으로 선정되기 때문에, 리드 간격(d1)을 넓히는 방법에도 한계가 있다.
한편, 본 발명자들이 다이서의 블레이드 조도(粗度)와 다이싱의 가공 속도를 각각 변화시켜 실험을 행한 결과, 다이서의 블레이드 조도가 비교적 미세하며 또한가공 속도가 비교적 느릴수록 버어의 발생이 현저함을 알 수 있게 되었다.
따라서, 금속과 수지의 각 재료의 종별마다 버어의 발생을 최대한 방지하기 위한 최적의 조건(최적의 블레이드 조도 및 가공 속도)을 구하고, 그 정보에 의거하여 다이싱을 행하고 있다. 그 결과, 버어의 발생을 억제한 반도체 장치를 제조하는데 번잡한 처리를 필요로 하게 되고, 그에 따라 제조 비용이 상승하게 된다는 과제가 있었다.
본 발명은 이러한 종래 기술에서의 과제를 감안하여 창작된 것이며, 반도체 장치의 조립 공정에서 다이싱 시에 버어가 발생한 경우에도 인접하는 리드부끼리의 쇼트를 효과적으로 방지하고, 반도체 장치의 신뢰성 향상을 도모하는 동시에, 제조 기간의 단축화 및 그에 따른 제조 비용의 저감화에도 기여할 수 있는 리드프레임 및 그 리드프레임을 사용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 일 형태에 따른 리드프레임의 구성을 모식적으로 나타내는 도면.
도 2는 도 1의 리드프레임을 사용하여 제작된 반도체 장치의 구성을 나타내는 단면도.
도 3은 본 발명의 일 실시형태에 따른 리드프레임의 구성을 모식적으로 나타내는 도면.
도 4는 도 3의 리드프레임을 사용하여 제작된 반도체 장치의 구성을 나타내는 단면도.
도 5는 도 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 6은 도 3의 리드프레임에서의 리드부(리드 형상)의 각종 변형예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명*
30 : 리드프레임
31 : 기판 프레임
32 : 다이 패드부
33 : 리드부
34 : 프레임부
35 : 서포트 바
36 : 금속막
37 : 접착 테이프
40 : 반도체 장치
41 : 반도체 소자
42 : 본딩 와이어
43 : 밀봉 수지
BR : 버어(burr)
CL : 절단선
d1, d2 : 리드 간격(인접하는 리드부 사이의 간격)
W1, W2 : 리드 폭
상기 종래 기술의 과제를 해결하기 위해, 본 발명의 일 형태에 의하면, 반도체 장치의 실장면 측의 에지부에 노출되는 리드부가 외부 접속 단자로서 사용되는 리드프레임으로서, 반도체 소자가 탑재되는 다이 패드부를 향하여 프레임부로부터 빗살 형상으로 연장된 복수의 리드부를 갖고, 각 리드부의 최종적으로 각 반도체 장치마다 분할할 때의 분할선에 따른 부분의 리드 폭이 해당 리드부의 다른 부분의 리드 폭보다도 좁게 형성되어 있는 것을 특징으로 하는 리드프레임이 제공된다.
본 발명에 따른 리드프레임의 구성에 의하면, 나중의 단계에서 행하는 패키지(반도체 장치)의 조립을 행할 때에 프레임부로부터 분리되는 부분(즉, 최종적으로 각 반도체 장치마다 분할할 때의 분할선에 따른 부분)의 리드 폭이 상대적으로 좁게 형성되어 있기 때문에, 이 부분에 대응하는 리드 간격(최종적으로 패키지로부터 노출되는 리드 간격)은 상대적으로 넓어진다.
따라서, 다이싱 시에 리드부로부터 버어가 발생한 경우에도, 인접하는 리드부끼리의 쇼트가 발생하기 어려워져, 실질적으로 쇼트의 발생을 방지할 수 있다. 이것은 최종 제품으로서의 반도체 장치의 신뢰성 향상과, 제조 기간의 단축화 및 그에 따른 제조 비용의 저감화에 기여하는 것이다.
또한, 본 발명의 다른 형태에 의하면, 상기 형태에 따른 리드프레임을 사용한 반도체 장치의 제조 방법으로서, 상기 리드프레임의 각 다이 패드부 위에 각각 반도체 소자를 탑재하는 공정과, 상기 반도체 소자의 전극과 상기 리드프레임의 상기 전극과 대응하는 리드부를 각각 본딩 와이어에 의해 전기적으로 접속하는 공정과, 상기 반도체 소자와 상기 본딩 와이어와 상기 리드부를 밀봉 수지에 의해 밀봉하는 공정과, 상기 접착 테이프를 박리하는 공정과, 상기 밀봉 수지에 의해 밀봉된 리드프레임을 상기 각 리드부의 리드 폭이 좁게 형성되어 있는 부분을 통과하는 절단선을 따라 각각의 반도체 장치로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
도 3은 본 발명의 일 실시형태에 따른 QFN 등의 리드리스 패키지에 사용되는 리드프레임의 구성을 모식적으로 나타낸 것이다. 도면중, (a)는 리드프레임의 일부분을 평면적으로 본 구성, (b)는 (a)의 A-A'선을 따라 본 리드프레임의 단면 구조, (c)는 (a)의 B-B'선을 따라 본 리드프레임의 단면 구조를 각각 나타내고 있다.
본 실시형태에 따른 리드프레임(30)은 기본적으로 도 1에 나타낸 리드프레임(10)과 동일한 구성을 갖고 있다. 즉, 리드프레임(30)은 기본적으로 금속판을 패터닝 가공하여 얻어지는 기판 프레임(31)으로 되어 있으며, 탑재하는 각각의 반도체 소자에 대응하여 다이 패드부(32) 및 그 주위의 리드부(33)가 획정되도록 형성되어 있다. 또한, 참조부호 34는 프레임부를 나타내고, 이 프레임부(34)로부터 다이 패드부(32)를 향하여 각 리드부(33)가 빗살 형상으로 연장되며, 또한 프레임부(34)의 4개의 코너로부터 연장되는 4개의 서포트 바(35)에 의해 다이 패드부(32)가 지지되어 있다. 각 리드부(33)는 반도체 소자의 전극에 전기적으로 접속되는 내측 리드부와, 실장용 기판의 배선에 전기적으로 접속되는 외측 리드부(외부 접속 단자)로 이루어져 있다. 또한, 기판 프레임(31)의 표면에는 금속막(도금 피막)(36)이 형성되고, 기판 프레임(31)의 이면(도시한 예에서는 하측 면)에는 주로 몰드 플러시를 방지하기 위한 접착 테이프(37)가 부착되어 있다. 또한, W2는 각 리드부(33)의 리드 폭, d2는 2개의 인접하는 리드부(33) 사이의 간격(리드 간격), 파선으로 나타낸 CL은 절단선을 나타낸다.
본 실시형태에 따른 리드프레임(30)은, 이것을 사용한 반도체 장치의 제조 방법과 관련하여 후술하는 바와 같이, 반도체 장치의 조립을 행할 때에 각 리드부(33)가 프레임부(34)로부터 분리되는 부분(절단선(CL)이 통과하고 있는 부분)의 리드 폭(W2)이 다른 부분의 리드 폭(W1)보다도 좁게 형성되어 있는 것(W2＜W1)을 특징으로 한다. 즉, 좁게 형성되어 있는 부분(리드 폭(W2))에 대응하는 리드 간격(d2)이 다른 부분(리드 폭(W1))에 대응하는 리드 간격(d1)보다도 넓어지도록 형성되어 있다(d2＞d1).
이 때, 리드 폭(W1) 및 리드 간격(d1)은 각각 도 1에 나타낸 리드부(13)의 리드 폭(W1) 및 리드 간격(d1)과 동일하다. 즉, 종래예(도 1)에서는 각 리드부(13)가 일정한 리드 폭(W1)을 갖고 프레임부(14)로부터 빗살 형상으로 연장되어 있는 것에 대하여, 본 실시형태(도 3)에서는 각 리드부(33)가 상대적으로 좁은 리드 폭(W2)을 갖고 프레임부(34)로부터 빗살 형상으로 규정 거리만큼 연장되며, 리드 폭(W1)을 갖고 더 연장되어 있다.
또한, 좁게 형성되어 있는 부분의 리드 폭(W2)은 리드프레임(30)(기판 프레임(31))을 에칭에 의해 형성할 경우, 100㎛ 이하로 하는 것이 가능하다.
본 실시형태에 따른 리드프레임(30)의 구성에 의하면, 패키지(반도체 장치)의 조립을 행할 때에 각 리드부(33)가 프레임부(34)로부터 분리되는 부분의 리드 폭(W2)이 상대적으로 좁게(W2＜W1) 형성되어 있기 때문에, 이 부분(리드 폭(W2))에 대응하는 리드 간격(d2)(즉, 최종적으로 패키지의 외주 에지 측의 리드 간격)은 상대적으로 넓어진다(d2＞d1).
따라서, 각 패키지로 분할하기 위한 다이싱을 행했을 때에 도 4(b)에 나타낸 바와 같은 리드부(33)로부터의 버어(BR)가 발생한 경우에도, 인접하는 리드부(33)끼리의 쇼트가 발생하기 어려워져, 실질적으로 쇼트의 발생을 방지할 수 있다. 이것에 의해, 최종 제품으로서의 패키지(반도체 장치)의 신뢰성이 향상되며, 또한 제조 기간의 단축화 및 그에 따른 제조 비용의 저감화를 도모하는 것이 가능해진다.
또한, 종래는 최종적으로 패키지의 외주 에지 측의 리드 간격(d1)이 상대적으로 좁은 것에 기인하여, 버어(BR)의 발생을 최대한 방지하기 위해 금속과 수지의 각 재료의 종별마다 다이싱용 블레이드의 조도와 가공 속도에 대한 최적의 조건을 각각 구할 필요가 있었으나, 본 실시형태에서는 상기와 같이 리드 간격(d2)이 상대적으로 넓기 때문에, 종래와 같은 엄밀한 조건을 설정할 필요가 없어진다. 그 결과, 버어가 발생하기 어려운 리드프레임을 제조하는데 필요로 하는 기간을 단축시킬 수 있고, 그에 따라 제조 비용의 저감화를 도모하는 것이 가능해진다.
또한, 리드 간격(d2)이 상대적으로 넓어짐으로써 버어(BR)의 허용 범위가 넓어지기 때문에, 다이싱의 가공 속도를 빠르게 할 수 있다. 이것은 제조 비용의 저감화에 기여한다.
본 실시형태에 따른 리드프레임(30)은, 특별히 도시하지는 않지만, 당업자에게는 주지인 에칭 또는 프레스에 의한 금속판의 패터닝 가공, 전해 도금 등의 처리를 거쳐 제조할 수 있다. 그 제조 방법의 일례를 이하에 설명한다.
먼저, 에칭 또는 프레스에 의해, 금속판을 도 3(a)의 평면 구성에 나타낸 형상으로 패터닝 가공하여 기판 프레임(31)을 형성한다. 금속판의 재료로서는, 예를 들어, 구리(Cu) 또는 Cu를 베이스로 한 합금, 철-니켈(Fe-Ni) 또는 Fe-Ni을 베이스로 한 합금 등이 사용된다.
다음으로, 기판 프레임(31)의 전체면에 전해 도금에 의해 금속막(36)을 형성한다. 예를 들면, 기판 프레임(31)을 급전층으로 하여, 그 표면에 밀착성 향상을 위한 니켈(Ni) 도금을 실시한 후, 도전성 향상을 위한 팔라듐(Pd) 도금을 실시하고, Pd층 위에 금(Au) 도금을 더 실시하여 금속막(Ni/Pd/Au)(36)을 형성한다.
마지막으로, 기판 프레임(31)의 이면(도 3의 예시에서는 하측 면)에 에폭시 수지, 폴리이미드 수지, 폴리에스테르 수지 등으로 이루어진 접착 테이프(37)를 부착하여, 리드프레임(30)을 얻는다.
도 4는 본 실시형태에 따른 리드프레임(30)을 사용하여 제조된 반도체 장치의 구성을 모식적으로 나타낸 것이다. 도면중, (a)는 도 3(a)의 A-A'선을 따라 보았을 때의 반도체 장치의 단면 구조, (b)는 도 3(a)의 B-B'선을 따라 보았을 때의 반도체 장치의 단면 구조를 각각 나타내고 있다.
도시한 반도체 장치(40)에 있어서, 참조부호 41은 다이 패드부(32) 위에 탑재된 반도체 소자, 참조부호 42는 반도체 소자(41)의 각 전극과 각 리드부(33)를 각각 전기적으로 접속하는 본딩 와이어, 참조부호 43은 반도체 소자(41), 본딩 와이어(42) 등을 보호하기 위한 밀봉 수지를 나타낸다. 또한, BR은 후술하는 패키지의 조립 공정에서 다이싱 시에 리드부(33)로부터 발생하는 금속의 「버어」를 나타내고, 이 버어(BR)는 종래예(도 2(b) 참조)에 나타낸 것과 동등한 것이다.
이하, 반도체 장치(40)를 제조하는 방법에 대해서, 그 제조 공정을 나타낸 도 5를 참조하면서 설명한다.
먼저, 최초의 공정에서는(도 5(a) 참조), 리드프레임(30)의 접착 테이프(37)가 부착되어 있는 측의 면을 아래로 하여 보유 지지용 지그(도시 생략)에 의해 보유 지지하고, 리드프레임(30)의 각 다이 패드부(32) 위에 각각 반도체 소자(41)를 탑재한다. 구체적으로는, 다이 패드부(32)에 에폭시계 수지 등의 접착제를 도포하고, 반도체 소자(41)의 이면(전극이 형성되어 있는 측과 반대쪽 면)을 아래로 하여, 접착제에 의해 다이 패드부(32)에 반도체 소자(41)를 접착한다.
다음 공정에서는(도 5(b) 참조), 각 반도체 소자(41)의 각 전극과 리드프레임(30)의 한쪽 면 측(도시한 예에서는 상부측)의 대응하는 각 리드부(33)를 각각 본딩 와이어(42)에 의해 전기적으로 접속한다. 이것에 의해, 각 반도체 소자(41)가 리드프레임(30)에 탑재된 것으로 된다.
또한, 이 단계에서는, 도 (a)에 나타낸 평면 구성으로부터 이해되는 바와 같이, 리드부(33)는 인접하는 2개의 다이 패드부(32)에 의해 공유되고 있다.
다음 공정에서는(도 5(c) 참조), 일괄 몰딩 방식에 의해, 리드프레임(30)의 반도체 소자(41)가 탑재되어 있는 측의 전체면을 밀봉 수지(43)로 밀봉한다. 이것은 특별히 도시하지는 않지만, 몰딩 금형(1세트의 상형 및 하형)의 하형 위에 리드 프레임(30)을 배치하고, 위쪽으로부터 상형에 의해 끼워 넣도록 하여, 밀봉 수지(43)를 충전함으로써 행해진다. 밀봉 방법의 일 수단으로서는, 예를 들어, 트랜스퍼 몰드법이 이용된다.
다음 공정에서는(도 5(d) 참조), 밀봉 수지(43)로 밀봉된 리드프레임(30)(도 5(c))을 몰딩 금형으로부터 꺼내고, 접착 테이프(37)를 기판 프레임(31)으로부터 박리한다.
마지막 공정에서는(도 5(e) 참조), 다이서 등에 의해, 파선으로 나타낸 바와 같이 분할선 D-D'를 따라 기판 프레임(31)(각 반도체 소자(41)가 탑재되고, 전체면이 밀봉 수지(43)에 의해 밀봉된 리드프레임)을 각각 1개의 반도체 소자(41)가 포함되도록 각 패키지 단위로 분할한다. 또한, 분할선 D-D'는 도 3(a)에 있어서 파선으로 나타낸 절단선(CL), 즉 각 리드부(33)의 리드 폭이 좁게 형성되어 있는 부분(리드 폭(W2))을 통과하는 선에 따른다.
이상의 공정에 의해, QFN의 패키지 구조를 갖는 반도체 장치(40)(도 4)가 제작된다.
상술한 실시형태에서는, 도 3에 나타낸 바와 같은 리드 형상(리드부(33))을 갖는 리드프레임(30) 및 이것을 사용한 반도체 장치(40)의 제조 방법을 예로 들어 설명했으나, 리드부의 리드 형상은 도 3의 예시에 한정되지 않음은 물론이다.
본 발명은 그 요지 구성으로부터도 명확히 알 수 있듯이, 패키지(반도체 장치)의 조립을 행할 때에 프레임부(34)로부터 분리되는 부분의 리드 폭(W2)이 상대적으로 좁게 형성되어 있는 리드부(리드 형상)를 갖는 리드프레임이면, 마찬가지로 적용하는 것이 가능하다.
도 6은 도 3에 나타낸 리드부(33)(리드 형상)의 각종 변형예에 따른 구성을 모식적으로 나타낸 것이다.
도 6에 있어서, (a)는 프레임부(34)로부터 분리되는 부분(절단선(CL)이 통과하고 있는 부분)의 리드 폭을 리드부(33)의 양측에서 좁게 형성한 경우의 리드 형상, (b)는 리드 폭이 상대적으로 넓은 부분으로부터 좁게 형성되어 있는 부분에 걸쳐 테이퍼 형상으로 형성한 경우의 리드 형상, (c)는 (b)의 리드 형상에 대하여, 프레임부(34)로부터 분리되는 부분의 리드 폭을 리드부(33)의 양측에서 좁게 형성한 경우의 리드 형상, (d)는 도 3(a)에 나타낸 리드 형상에 대하여, 리드부(33)의리드 폭을 좁게 형성하는 부분을 일부분(리드부의 한쪽)으로 한정한 경우의 리드 형상, (e)는 (a)의 리드 형상에 대하여, 리드부((33)의 리드 폭을 좁게 형성하는 부분을 리드부의 중도 부분에 양측으로부터 형성한 경우의 리드 형상, (f)는 (b)의 리드 형상에 대하여, 리드부(33)의 리드 폭을 좁게 형성하는 부분을 리드부의 중도 부분에 한쪽으로부터 형성한 경우의 리드 형상, (g)는 (c)의 리드 형상에 대하여, 리드부(33)의 리드 폭을 좁게 형성하는 부분을 리드부의 중도 부분에 양측으로부터 형성한 경우의 리드 형상을 나타낸다.
상술한 바와 같이 본 발명에 의하면, 반도체 장치(패키지)의 조립을 행할 때에 프레임부로부터 분리하는 부분의 리드 폭을 상대적으로 좁게 형성함으로써, 다이싱 시에 리드부로부터 버어가 발생한 경우에도, 인접하는 리드부끼리의 쇼트를 효과적으로 방지할 수 있다. 이것에 의해, 최종 제품으로서의 반도체 장치의 신뢰성 향상과, 제조 기간의 단축화 및 그에 따른 제조 비용의 저감화를 도모하는 것이 가능해진다.

Claims (5)

  1. 반도체 장치의 실장면 측의 에지부에 노출되는 리드부가 외부 접속 단자로서 사용되는 리드프레임으로서,
    반도체 소자가 탑재되는 다이 패드부를 향하여 프레임부로부터 빗살 형상으로 연장된 복수의 리드부를 갖고,
    각 리드부의 최종적으로 각 반도체 장치마다 분할할 때의 분할선에 따른 부분의 리드 폭이 해당 리드부의 다른 부분의 리드 폭보다도 좁게 형성되어 있는 것을 특징으로 하는 리드프레임.
  2. 제 1 항에 있어서,
    상기 다이 패드부가 복수의 개소에 획정되어 있는 동시에, 각 다이 패드부를 둘러싸도록 설치된 프레임부로부터 상기 다이 패드부를 향하여 상기 복수의 리드부가 연장되어 있는 것을 특징으로 하는 리드프레임.
  3. 제 2 항에 있어서,
    상기 리드프레임의 한쪽 면에 접착 테이프가 부착되어 있는 것을 특징으로 하는 리드프레임.
  4. 청구항 3에 기재된 리드프레임을 사용한 반도체 장치의 제조 방법으로서,
    상기 리드프레임의 각 다이 패드부 위에 각각 반도체 소자를 탑재하는 공정과,
    상기 반도체 소자의 전극과 상기 리드프레임의 상기 전극과 대응하는 리드부를 각각 본딩 와이어에 의해 전기적으로 접속하는 공정과,
    상기 반도체 소자와 상기 본딩 와이어와 상기 리드부를 밀봉 수지에 의해 밀봉하는 공정과,
    상기 접착 테이프를 박리하는 공정과,
    상기 밀봉 수지에 의해 밀봉된 리드프레임을 상기 각 리드부의 리드 폭이 좁게 형성되어 있는 부분을 통과하는 절단선을 따라 각각의 반도체 장치로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 밀봉 수지에 의한 밀봉 공정은, 리드프레임의 반도체 소자가 탑재되어 있는 측의 전체면에 대하여 수지 밀봉을 행하는 일괄 몰딩 방식인 것을 특징으로 하는 반도체 장치의 제조 방법.
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