KR20050083322A - 반도체 패키지용 리이드 프레임과 이의 제조방법 - Google Patents

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KR20050083322A
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KR
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tape
lead frame
individual
semiconductor
tapes
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KR1020040011816A
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김정일
조세훈
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삼성테크윈 주식회사
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Abstract

반도체 패키지용 리이드 프레임과 이의 제조방법을 개시한다. 본 발명은 다수개의 반도체 패키지가 몰딩되는 제 1, 제 2,..., 제 n 개의 영역이 형성된 반도체용 리이드 프레임을 공급하는 단계;와, 제 1, 제 2,...., 제 n 개의 영역에 용융된 몰딩재의 범람을 차단하기 위한 리이드 프레임의 적어도 일면에 테이프를 부착하는 단계;를 포함하고, 각 개별 영역에 대응되도록 부착된 테이프를 각 개별 영역의 경계 위치에 소정 간격으로 분리하여 개별적인 제 1, 제 2,...., 제 n 개의 테이프를 형성하는 것으로서, 스트립에 대하여 테이프의 라미네이팅시에 길이 방향의 텐션 및 히팅 롤러에 의한 테이프의 팽창 스트레스를 스트립의 길이 방향을 따라 적절하게 분산시킬 수가 있다. 이에 따라, 스트립의 휨 현상을 미연에 방지할 수가 있다.

Description

반도체 패키지용 리이드 프레임과 이의 제조방법{Lead Frame for Semiconductor Package and the fabrication method thereof}
본 발명은 반도레 리이드 프레임에 관한 것으로서, 보다 상세하게는 칩 스케일 패키지를 제조시에 몰딩재가 리이드 프레임의 바닥면쪽으로 침범하지 않도록 이를 보호하는 테이프를 부착하는 구조와 이에 따른 방법이 개선된 반도체 패키지용 리이드 프레임과 이의 제조방법에 관한 것이다.
통상적으로, 리이드 프레임을 활용한 칩 스케일 패키지(chip scale package,CSP)는 MLF(micro lead frame), BLP(bottom leaded plastic package), BCC(bumped chip carrier)등이 있다. 이러한 제품은 리드 단자를 통하여 외부 회로 기판과의 전기적 신호를 전달하고 있다.
종래의 리이드 프레임은 도 1에 도시된 바와 같이 일련의 스트립(10) 상에 단일의 칩 스케일 패키지와 대응되는 영역(11 내지 14)이 복수개 형성되어 있으며, 각각의 영역(11 내지 14)에 반도체 칩을 실장하고, 리이드부와 반도체 칩을 와이어 본딩하고, 몰딩하여 복수개의 칩 스케일 패키지를 조립하고, 소오우(saw)와 같은 절단 장치를 이용하여 개별적으로 칩 스케일 패키지를 트리밍(trimming)하게 된다.
이러한 스트립(10)의 일면에는 몰딩시 리이드 프레임의 바닥면으로 몰딩재가 침범되는 현상을 방지하기 위하여 백 사이드 테이프(back side tape,15)를 몰딩 이전에 부착하게 된다.
즉, 상기 스트립(10)의 길이 방향을 따라서 일측끝으로부터 타측끝까지 히팅 롤러와 같은 열압착 수단을 이용하여서 한 장의 테이프(15)를 스트립(10)의 일면에 부착하게 된다.
이렇게 테이프(15)가 스트립(10)의 일면에 부착된 다음에 반도체 칩등의 패키징 작업을 수행하고, 몰딩재를 몰딩하고, 트리밍하여서 개별적인 칩 스케일 패키지를 완성하게 된다.
그런데, 종래의 칩 스케일 패키지의 제조 방법은 다음과 같은 문제점을 가지고 있다.
첫째, 리이드 프레임의 제조 공정에서 테이핑시에 스트립(10)과, 상기 스트립(10)의 일면에 부착된 테이프(15)와의 소재 특성, 예컨대 수축율이나 팽창율 차이에 의하여 도 2에 도시된 바와 같이 스트립(10)의 트위스트(twist)나, 코일 셋 트러블(coil-set trouble)와 같은 현상이 발생하게 된다. 이로 인해서 반도체 패키지 제조공정에서 각 공정간 이동과 리드프레임 상에 칩을 부착하는 공정, 와이어 본딩공정 등에서 공정불량을 유발하게 된다. 이러한 현상은 상기 테이프(15)의 라미네이팅시에 스트립(10)의 길이 방향으로 인장력 및 히이터 롤러에 의한 테이프(15)의 팽창 스트레스에 기인한 것이다.
둘째, 테이핑 이후에 시간의 경과시에 팽창되었던 테이프(15)의 휨 트러블이 발생하게 된다.
셋째, 도 3에 도시된 바와 같이 반도체의 패키징시에 스트립(10)과, 상기 테이프(15)와 반대되는 면에 실장된 칩 스케일 패키지를 몰딩하는 몰딩재(19)와의 수축이나 팽창율 차이에 의하여 스트립(10)의 트위스트나, 패키징 불량(wrappage trouble)과 같은 현상이 발생하게 된다. 이러한 현상은 스트립(10), 테이프(15), 몰딩재(19)의 물성치가 서로 다름으로써, 몰딩 전후에 수축 및 팽창율의 차이가 발생하기 때문이다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 리이드 프레임의 일면에 부착되어서 몰딩재가 반도체 패키지의 다른 부분으로 침범하는 것을 방지하기 위하여 리이드 프레임에 부착되는 테이프가 부착되는 구조와 이에 따른 방법이 개선된 반도체 패키지용 리이드 프레임과 이의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명의 일 측면에 따른 반도체 패키지용 리이드 프레임의 제조 방법은,
다수개의 반도체 패키지가 몰딩되는 제 1, 제 2,..., 제 n 개의 영역이 형성된 반도체용 리이드 프레임을 공급하는 단계;와,
상기 제 1, 제 2,...., 제 n 개의 영역에 용융된 몰딩재의 범람을 차단하기 위한 상기 리이드 프레임의 적어도 일면에 테이프를 부착하는 단계;를 포함하는 것으로서,
상기 각 개별 영역에 대응되도록 부착된 테이프를 각 개별 영역의 경계 위치에 소정 간격으로 분리하여 개별적인 제 1, 제 2,...., 제 n 개의 테이프를 형성하는 것을 특징으로 한다.
게다가, 상기 테이프를 부착하는 단계에서는,
상기 테이프는 상기 리이드 프레임의 개별 영역의 일측으로부터 공급되어서 부착이 되어지고, 상기 개별 영역과 대응되는 크기의 개별 테이프로 절단되고, 히팅 롤러에 의하여 열압착되는 것을 특징으로 한다.
더욱이, 상기 테이프는 제 1, 제 2,..., 제 n 개의 개별 영역을 따라 연속적으로 부착되는 것을 특징으로 한다.
나아가, 개별적인 제 1, 제 2,.... 제 n 개의 테이프를 형성하는 단계는 각 이웃하는 적어도 하나 이상의 개별 테이프가 상기 경계 구간의 소정 부분 상호 연결이 되어지도록 형성되어지는 것을 특징으로 한다.
아울러, 상기 반도체 패키지용 리드 프레임은 상기 개별 영역의 경계부를 따라 형성된 소정의 통공을 통하여 펀칭되어서 테이프가 분할되는 것을 특징으로 한다.
본 발명의 일 측면에 따른 반도체 패키지용 리이드 프레임은,
다수개의 반도체 패키지가 몰딩되는 제 1, 제 2,..., 제 n 개의 영역이 형성된 반도체 리이드 프레임;과,
상기 제 1, 제 2,...., 제 n 개의 영역의 적어도 일면에 용융된 몰딩재의 범람을 차단하기 위하여 개별 영역과 대응되는 크기로 제 1, 제 2,...., 제 n 개의 개별 테이프로 부착되며, 적어도 하나 이상의 인접한 개별 테이프 경계부에는 이들을 서로 연결시키는 브리지가 형성된 테이프;를 포함하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 반도체 패키지용 리이드 프레임과 이의 제조방법을 상세하게 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 칩 스케일 패키지(40)를 도시한 것이다.
도면을 참조하면, 상기 칩 스케일 패키지(40)는 리이드 프레임(41)과, 상기 리이드 프레임(41)상에 접착제(42)를 매개로 하여 부착되는 반도체 칩(43)과, 상기 리이드 프레임(41)과, 반도체 칩(43)을 몰딩하는 몰딩재(44)를 포함한다.
이때, 패턴화된 반도체 리이드 프레임(41) 윗면에는 금이나 은 도금층(45)이 형성되어 있으며, 상기 반도레 리이드 프레임(41)의 각 리이드부는 와이어(46)에 의하여 반도체 칩(43)과 와이어 본딩되어 있다. 또한, 상기 반도체 리이드 프레임(41)의 아랫면에는 솔더 도금층(47)이 도금되어 있다.
이러한 칩 스케일 패키지는 구동중에 열이 많이 발생하게 되므로, 반도체 칩(43)으로부터 발생되는 열의 방출성을 향상시키고자 그 표면을 외부로 노출되어 있다. 또한, 상기 반도체 리이드 프레임(41)의 각 리이드부의 아랫면도 외부 회로 기판과의 단자와 전기적으로 연결되도록 외부로 노출되어 있다.
반면에, 상기 반도체 칩(43)이 리이드 프레임(41)의 각 리이드부와 와이어(46)에 의하여 와이어 본딩되는 부분은 몰딩재(44)에 의하여 몰딩하여서 외력으로부터 보호받게 된다.
본 발명의 특징에 따르면, 반도체 패키지의 제조 공정중에 반도체 리이드 프레임(41)의 노출된 아랫면으로 용융된 몰딩재(44)의 일부가 침범하는 것을 방지하기 위하여 부착되는 백 사이드 테이프가 반도체 리이드 프레임과의 수축 및 팽창율에 따른 변형을 방지하도록 부착되는 구조가 변경된데에 있다.
보다 상세하게 설명하면 다음과 같다.
도 5는 본 발명의 제 1 실시예에 따른 리이드 프레임용 스트립(50)을 도시한 것이다.
도면을 참조하면, 상기 스트립(50)은 개별적인 칩 스케일 패키지와 대응되는 영역(51 내지 54)이 다수개 형성되어 있다. 상기 각 영역(51 내지 54)에는 반도체 패키징 공정을 통하여 반도체 칩이 실장되고, 리이드 프레임의 패턴화된 리이드부와 반도체 칩이 와이어 본딩되고, 와이어 본딩된 부분을 몰딩하여 다수개의 칩 스케일 패키지가 완성된다. 완성된 칩 스케일 패키지는 소오우와 같은 절단 수단에 의하여 개별적인 칩 스케일 패키지로 트리밍하게 된다.
이러한 스트립(50)은 각 영역(51 내지 54) 사이에 브리지(55)에 의하여 연결되어 있으며, 각 브리지(55)에는 절단의 용이성때문에 다수개의 통공(56)이 형성되어 있다. 그리고, 상기 스트립(50)은 길이 방향을 따라서 단일의 칩 스케일 패키지와 대응되는 영역(51 내지 54)이 1열로 형성된 반면에, 상하로 복수개의 칩 스케일 패키지가 대응되는 영역을 가지도록 복수열로 형성될 수도 있는등 본 실시예에 한정되는 것은 아니다.
이때, 상기 스트립(50)의 각 영역(51 내지 54)에는 테이핑시 몰딩되는 면과 반대되는 면을 따라서 용융된 몰딩재의 침범을 방지하기 위하여 백 사이드 테이프(510)가 부착된다.
상기 테이프(510)는 몰딩 이후의 공정에서 박리하게 되는데, 코일에 감겨진 채로 공급되어서 히팅 롤러에 의하여 열압착에 의하여 스트립(50)의 일면에 부착가능하다. 이러한 테이프(510)는 스트립(50)의 각 영역(51 내지 54)에 개별적으로 각각 부착되어 있다.
즉, 스트립(50)의 제 1 영역(51), 제 2 영역(52), 제 3 영역(53), 제 4 영역(54)별로 각각의 제 1 테이프(511), 제 2 테이프(512), 제 3 테이프(513), 제 4 테이프(514)가 부착가능하다.
상기와 같이 스트립(50)의 각 영역(51 내지 54)에 이와 대응되는 백 사이드 테이프(511 내지 514)를 부착하는 테이핑 공정을 순차적으로 설명하면 도 6a 내지 도 6e에 도시된 바와 같다.
도면을 참조하면, 스트립(50)이 공급되면(도 6a), 제 1 영역(51)에 제 1 테이프(511)를 부착하는 제 1 테이핑 공정(도 6b)을 거치게 된다. 이어서, 제 2 영역(52)에 제 2 테이프(512)를 부착하는 제 2 테이핑 공정(도 6c)과, 제 3 영역(53)에 제 3 테이프(513)를 부착하는 제 3 테이핑 공정(도 6d)을 거치게 된다. 마지막으로, 제 4 영역(54)에 제 4 테이프(514)를 부착하는 제 4 테이핑 공정(도 6e)을 거치게 된다. 이러한 제 1 내지 제 4 테이핑의 연속적인 공정을 통하여 스트립(50)의 각 영역(51 내지 54)에 개별적인 제 1 내지 제 4 테이프(511 내지 514)을 부착시킬 수가 있다.
상기와 같은 테이핑 공정을 포함한 반도체 패키징 공정을 제조 단계별로 설명하면 도 7a 내지 도 7f에 도시된 바와 같다.
여기서, 앞서 도시된 도면에서와 동일한 참조 번호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도면을 참조하면, 구리와 같이 열 전도성이 우수한 금속재로 된 리이드 프레임용 스트립(50)이 연속적으로 공급된다. 상기 스트립(50)에는 칩 스케일 패키지와 대응되는 제 1 영역(51), 제 2 영역(52), 제 3 영역(53), 제 4 영역(54)이 형성되어 있다. 상기 제 1 내지 제 4 영역(51 내지 54)은 상기 스트립(50)의 길이 방향을 따라 형성되어 있으며, 영역수가 상기 실시예에 한정되는 것은 아니다. 또한, 상기 제 1 내지 제 4 영역(51 내지 54) 사이에는 브리지(55, 도 5 참조)에 의하여 연결되어 있으며, 각 브리지(55)에는 통공(56)이 형성되어 있다.(도 7a)
이어서, 상기 스트립(50)의 각 영역(51 내지 54)에는 추후 몰딩 공정시 용융된 몰딩재가 리이드 프레임의 노출되는 영역이나 다이 패드의 표면으로 침범하지 않도록 백 사이드 테이프를 부착시키는 테이핑 공정을 수행하게 된다.
즉, 상기 스트립(50)의 상부 일측으로부터 테이프(510)를 공급하게 된다. 공급된 테이프(510)는 제 1 영역(51)의 일면 좌측으로 정렬된 상태에서 나이프(71)와 같은 절단 수단에 의하여 정확한 위치에서 절단하게 된다.(도 7b)
다음으로, 히팅 롤러(72)에 의하여 상기 제 1 영역(51)의 일면을 따라서 테이프(510)는 열압착된다. 이때, 상기 히팅 롤러(72)에 가해지는 온도는 대략 200±10℃ 정도이고, 10 초 내지 50 분정도의 압착 시간을 유지하게 된다. 또한, 상기 스트립(50)이 일방향으로 진행되면서, 제 1 영역(51)에 대하여 테이프(510)가 부착될 수도 있고, 이와 반대로, 히팅 롤러(72)가 좌우로 왕복운동하면서 제 1 영역(51)에 대하여 테이프(510)를 부착시킬 수도 있을 것이다.(도 7c)
이어서, 상기 제 1 영역(51)에 테이프(510)의 부착이 종료되는 시점에는 자동 컨트롤러에 의하여 제 1 영역(51)의 피치 값을 미리 측정하고 있으므로, 나이프(71)는 테이프(510)를 절단하게 된다. 이에 따라, 제 1 영역(51)에만 제 1 테이프(511)의 부착이 완료된다.(도 7d)
이러한 과정을 순차적으로 반복하게 되면, 제 2 영역(52), 제 3 영역(53), 제 4 영역(54)에 개별적인 제 2 테이프(512), 제 3 테이프(513), 제 4 테이프(514)의 부착이 완료된다. 이러한 과정을 통하여, 각 개별 영역에 대응되도록 부착된 테이프를 각 개별 영역의 경계 위치로부터 소정 간격으로 분리하여서 스트립(50)에 대한 테이프(510)의 테이핑 공정을 영역별로 수행할 수가 있다.(도 7e)
다음으로, 소정의 반도체 칩 패키징 공정을 통하여 스트립(50)의 각 영역(51 내지 54)에 반도체 칩의 실장과, 리이드 프레임의 각 리이드부와 반도체 칩과의 와이어 본딩 공정을 수행하고, 도 7f에 도시된 바와 같이 용융된 몰딩재(44)를 이용하여서 스트립(50)상에 몰딩하게 된다.
이때, 상기 제 1 내지 제 4 테이프(511 내지 514)는 몰딩재(44)가 몰딩되는 반대 영역에 부착되어 있으며, 이러한 영역에는 상술한 바와 같이 리이드부나, 다이 패드의 표면이 노출되는 영역이다.
상기 제 1 내지 제 4 테이프(511 내지 514)는 이들 영역을 보호하고 있으므로, 몰딩시에 용융된 몰딩재(44)가 노출되는 영역에 침범하는 것을 원천적으로 방지할 수가 있다. 이렇게 몰딩재(44)의 몰딩이 완료되면, 상기 제 1 내지 제 4 테이프(511 내지 514)는 테이프 제거 수단을 이용하여 상기 스트립(50)의 표면으로부터 제거하게 된다.
도 8은 본 발명의 제 2 실시예에 따른 리이드 프레임용 스트립(80)을 도시한 것이다.
도면을 참조하면, 상기 스트립(80)에는 개별적인 칩 스케일 패키지와 대응되는 제 1 내지 제 4 영역(81 내지 84)이 형성되어 있다. 상기 제 1 내지 제 4 영역(81 내지 84)은 브리지(85)에 의하여 상호 연결되어 있으며, 상기 브리지(85)에는 다수의 통공(86)이 형성되어 있다.
상기 스트립(80) 상에는 테이핑 공정시 테이프(810)가 부착되는데, 상기 제 1 내지 제 4 영역(81 내지 84)별로 개별적으로 제 1 내지 제 4 테이프(811 내지 814)로 된 테이프(810)가 부착하게 된다.
이때, 상기 제 1 내지 제 4 테이프(811 내지 814)은 제 1 실시예와는 달리 제 1 내지 제 4 영역(81 내지 84)에 개별적으로 부착됨과 동시에, 대향되는 변으로 부터 이들을 상호 일체로 연결시키는 브리지 테이프(815)가 형성되어 있다. 이에 따라, 상기 테이프(810)를 제거시에 제 1 내지 제 4 테이프(811 내지 814)를 공히 박리할 수가 있을 것이다.
이러한 제 2 실시예에 따른 테이핑 공정을 설명하면 도 9a 내지 도 9c에 순차적으로 도시된 바와 같다.
우선, 리이드 프레임용 스트립(80)이 공급된 다음(도 9a), 한 장으로 된 테이프(810)가 상기 스트립(80)의 일면에 히팅 롤러에 의하여 열압착된다(도 9b). 다음으로, 펀치를 이용하여서 상기 테이프(810)의 상부로부터 펀칭을 하여서 상기 제 1 내지 제 4 영역(81 내지 84)의 경계부에 소정 크기의 홈을 내어서 브리지 테이프(815)를 형성하게 된다(도 9c).
이러한 브리지 테이프(815)는 상기 제 1 내지 제 4 테이프(811 내지 814)의 폭 방향을 따라 소정 간격 이격되게 형성시킬 수도 있으며, 도 10에 도시된 것처럼 제 1 내지 제 4 테이프(811 내지 814)의 대향되는 변의 상하단부(1015)에 형성시킬 수도 있으며, 도 11에 도시된 것처럼 제 1 내지 제 4 테이프(811 내지 814)의 대향되는 변의 중앙부(1115)에 형성시킬 수도 있다. 또한, 제 1 내지 제 4 테이프(811 내지 814)의 경계부를 따라서 상기 스트립(80)에 형성된 통공(86)과 대응되는 부분을 통하여 펀칭하는 것에 의하여 상기 제 1 내지 제 4 테이프(811 내지 814)을 상호 연결시킬 수도 있을 것이다.
이상의 설명에서와 같이 본 발명의 반도체 패키지용 리이드 프레임과 이의 제조방법은 테이핑시에 리이드 프레임용 스트립의 개별적인 칩 스케일 패키지가 몰딩되는 영역에 이와 대응되는 독립적인 형상의 테이프를 열압착함에 따라서 다음과 같은 효과를 얻을 수 있다.
첫째, 스트립에 대하여 테이프의 라미네이팅시에 길이 방향의 텐션 및 히팅 롤러에 의한 테이프의 팽창 스트레스를 스트립의 길이 방향을 따라 적절하게 분산시킬 수가 있다. 이에 따라, 스트립의 휨 현상을 미연에 방지할 수가 있다.
둘째, 테이핑 이후에 시간의 경과시에 팽창되었던 테이프의 복원력에 의하여 스트립의 휨 현상을 미연에 방지할 수가 있다.
셋째, 몰딩재와 테이프와, 리이드 프레임의 물성치가 서로 다름에 따라서 몰딩 전후에 수축 및 팽창율의 차이 발생되어서 발생되는 스트립의 휨 현상을 미연에 방지할 수가 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
도 1은 종래의 리이드 프레임을 도시한 평면도,
도 2는 종래의 일 예에 따른 리이드 프레임이 휘는 상태를 도시한 단면도,
도 3은 종래의 다른 예에 따른 리이드 프레임이 휘는 상태를 도시한 단면도,
도 4는 본 발명의 일 실시예에 따른 칩 스케일 패키지를 도시한 단면도,
도 5는 본 발명의 제 1 실시예에 따른 리이드 프레임을 도시한 평면도,
도 6a 내지 도 6e는 도 5의 리이드 프레임에 테이프가 순차적으로 부착되는 상태를 도시한 평면도,
도 7a 내지 도 7f는 도 5의 리이드 프레임에 테이프가 부착되는 과정을 단계별로 도시한 평면도,
도 8은 본 발명의 제 2 실시예에 따른 리이드 프레임을 도시한 평면도,
도 9a 내지 도 9c는 도 8의 리이드 프레임에 테이프가 부착되는 과정을 단계별로 도시한 평면도,
도 10은 도 8의 테이프의 일 예를 도시한 평면도,
도 11은 도 8의 테이프의 다른 예를 도시한 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
50...스트립 51...제 1 영역
52...제 2 영역 53...제 3 영역
54...제 4 영역 55...브리지
56...통공 510...테이프
511...제 1 테이프 512...제 2 테이프
513...제 3 테이프 514...제 4 테이프

Claims (7)

  1. 다수개의 반도체 패키지가 몰딩되는 제 1, 제 2,..., 제 n 개의 영역이 형성된 반도체용 리이드 프레임을 공급하는 단계;와,
    상기 제 1, 제 2,...., 제 n 개의 영역에 용융된 몰딩재의 범람을 차단하기 위한 상기 리이드 프레임의 적어도 일면에 테이프를 부착하는 단계;를 포함하는 것으로서,
    상기 각 개별 영역에 대응되도록 부착된 테이프를 각 개별 영역의 경계 위치에 소정 간격으로 분리하여 개별적인 제 1, 제 2,...., 제 n 개의 테이프를 형성하는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조 방법.
  2. 제 1 항에 있어서,
    상기 테이프를 부착하는 단계에서는,
    상기 테이프는 상기 리이드 프레임의 개별 영역의 일측으로부터 공급되어서 부착이 되어지고, 상기 개별 영역과 대응되는 크기의 개별 테이프로 절단되고, 히팅 롤러에 의하여 열압착되는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조 방법.
  3. 제 2 항에 있어서,
    상기 테이프는 제 1, 제 2,..., 제 n 개의 개별 영역을 따라 연속적으로 부착되는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체용 리드 프레임은 연속하여 공급되어지는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조방법.
  5. 제 1 항에 있어서,
    개별적인 제 1, 제 2,.... 제 n 개의 테이프를 형성하는 단계는 각 이웃하는 적어도 하나 이상의 개별 테이프가 상기 경계 구간의 소정 부분 상호 연결이 되어지도록 형성되어지는 것을 특징으로 하는 반도체 패키지용 리드프레임 제조방법.
  6. 제 1 항에 있어서,
    상기 반도체 패키지용 리드 프레임은 상기 개별 영역의 경계부를 따라 형성된 소정의 통공을 통하여 펀칭되어서 테이프가 분할되는 것을 특징으로 하는 반도체 패키지용 리이드 프레임의 제조 방법.
  7. 다수개의 반도체 패키지가 몰딩되는 제 1, 제 2,..., 제 n 개의 영역이 형성된 반도체 리이드 프레임;과,
    상기 제 1, 제 2,...., 제 n 개의 영역의 적어도 일면에 용융된 몰딩재의 범람을 차단하기 위하여 개별 영역과 대응되는 크기로 제 1, 제 2,...., 제 n 개의 개별 테이프로 부착되며, 적어도 하나 이상의 인접한 개별 테이프 경계부에는 이들을 서로 연결시키는 브리지가 형성된 테이프;를 포함하는 것을 특징으로 하는 반도체 패키지용 리이드 프레임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
JP5197953B2 (ja) * 2006-12-27 2013-05-15 新光電気工業株式会社 リードフレーム及びその製造方法、及び半導体装置
US8664038B2 (en) * 2008-12-04 2014-03-04 Stats Chippac Ltd. Integrated circuit packaging system with stacked paddle and method of manufacture thereof
DE102011016566A1 (de) 2011-03-07 2012-09-13 Osram Opto Semiconductors Gmbh Leiterrahmen für optoelektronische Bauelemente und Verfahren zur Herstellung optoelektronischer Bauelemente
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US20190371989A1 (en) * 2016-11-11 2019-12-05 Lumileds Llc Method of manufacturing a lead frame
CN107768289B (zh) * 2017-11-21 2024-07-12 太仓佳锐精密模具有限公司 一种半导体封装模具料架
US20240178007A1 (en) * 2022-11-30 2024-05-30 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices and corresponding semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS526083A (en) * 1975-07-03 1977-01-18 Seiko Instr & Electronics Ltd Production method of semiconductor device
JP3462312B2 (ja) * 1995-08-08 2003-11-05 富士通株式会社 半導体装置の製造方法及び半導体製造装置
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP3578011B2 (ja) * 1999-09-28 2004-10-20 セイコーエプソン株式会社 半導体装置の実装構造
JP3751496B2 (ja) * 2000-03-02 2006-03-01 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
US6291263B1 (en) * 2000-06-13 2001-09-18 Siliconware Precision Industries Co., Ltd. Method of fabricating an integrated circuit package having a core-hollowed encapsulation body
SG87194A1 (en) * 2000-08-17 2002-03-19 Samsung Techwin Co Ltd Lead frame and method of manufacturing the lead frame
TW508774B (en) * 2000-09-15 2002-11-01 Samsung Techwin Co Ltd Lead frame, semiconductor package having the same, method of manufacturing semiconductor package, molding plates and molding machine for manufacturing semiconductor package
US6564447B1 (en) * 2000-11-15 2003-05-20 National Semiconductor Corporation Non lead frame clamping for matrix leadless leadframe package molding
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
JP3704304B2 (ja) * 2001-10-26 2005-10-12 新光電気工業株式会社 リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
KR100781149B1 (ko) * 2001-12-21 2007-11-30 삼성테크윈 주식회사 리드프레임 스트립 및 이를 이용한 반도체 패키지 제조 방법
JP3849978B2 (ja) * 2002-06-10 2006-11-22 日東電工株式会社 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP4187065B2 (ja) * 2003-01-17 2008-11-26 日東電工株式会社 粘着テープ貼付け方法およびその装置

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