KR20030027701A - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

종래, 본딩 패드 아래에는 균열을 방지하기 위한 폴리이미드층을 형성하고, 금 도금으로 본딩 패드를 형성하였다. 애노드 본딩 패드 아래에 절연화 영역을 형성함으로써, 애노드 본딩 패드를 직접 기판에 고착할 수 있다. 본딩 패드 아래의 기생 용량이 거의 없어질 뿐만 아니라, 층간 절연막도 질화막으로 대용할 수 있기 때문에 비용이 저감된다. 또한, 제조 플로우도 간소화되어, 본딩 시의 스트레스에 의한 균열, 박리가 없어진다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND METHOD OF FABRICATING THE SAME}
본 발명은, 고주파 회로에 채용되는 화합물 반도체의 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것으로, 특히 플래너 구조로 함으로써 동작 영역 및 칩 사이즈의 소형화를 실현한 화합물 반도체의 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
세계적인 휴대 전화 시장의 확대와 더불어 디지털 위성 방송 수신기용의 수요가 높아짐에 따라 고주파 디바이스의 수요가 급속하게 증가하고 있다. 그 소자로는, 고주파를 취급하기 때문에 칼륨·비소(GaAs)를 이용한 전계 효과 트랜지스터를 사용하는 경우가 많고, 이에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)나, 국부 발진용 FET의 개발이 진행되고 있다.
또한, GaAs 쇼트키 배리어 다이오드도 기지국용 등으로 수요가 증가하고 있다.
도 18에는 종래의 쇼트키 배리어 다이오드의 동작 영역 부분의 단면도를 도시한다.
n+형 GaAs 기판(21) 위에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 적층하고, 다시 동작층이 되는 n형 에피택셜층(23)(1.3×1017㎝-3)을 예를 들면 3500Å 정도 퇴적한다.
오믹 전극(28)이 되는 제1층째의 금속층은, n+형 에피택셜층(22)에 오믹 접합하는 AuGe/Ni/Au이다. 제2층째의 금속층은 Ti/Pt/Au이고, 이 제2층째의 금속층의 패턴은 애노드측과 캐소드측의 2종류가 있다. 애노드측에서는 n형 에피택셜층(23)과 쇼트키 접합을 형성한다. 이 쇼트키 접합 영역(31a)을 갖는 애노드측의 제2층째의 금속층을 이하 쇼트키 전극(31)으로 칭한다. 쇼트키 전극(31)은 애노드 본딩 패드를 형성하는 제3층째의 Au 도금층의 기초 전극으로도 되어 이들 패턴은 완전히 중첩된다. 캐소드측의 제2층째의 금속층은 오믹 전극과 컨택트하고, 또한 캐소드 본딩 패드를 형성하는 제3층째의 Au 도금층의 기초 전극이 되며, 애노드측과 마찬가지로 이들 패턴은 완전히 중첩된다. 쇼트키 전극(31)은, 그 패턴의 끝의 위치를 폴리이미드층의 상면에 배치할 필요가 있으므로, 쇼트키 접합 영역(31a) 주변에서 16㎛ 캐소드측에 오버랩시켜 패터닝된다. 쇼트키 접합부 이외의 기판은 캐소드 전위이고, 애노드 전극(34)과 캐소드 전위로 되는 GaAs가 교차하는 부분에서는, 절연을 위해 폴리이미드층(30)이 형성된다. 이 교차 부분의 면적은 3900㎛2정도나 되어, 큰 기생 용량을 갖기 때문에, 그 이격 거리를 6∼7㎛ 정도의 두께로 함으로써 기생 용량을 완화시킬 필요가 있다. 폴리이미드는 그 낮은 유전률과, 두껍게 형성할 수 있는 성질 때문에 층간 절연층으로서 채용된다.
쇼트키 접합 영역(31a)은 10V 정도의 내압과 양호한 쇼트키 특성을 확보하기 위해 1.3×1017㎝-3정도의 n형 에피택셜층(23) 위에 형성된다. 한편, 오믹 전극(28)은 추출 저항을 저감하기 위해, 메사 에칭에 의해 노출된 n+형 에피택셜층(22)의 표면에 형성된다. 또한, n+형 에피택셜층(22)의 하층은 고농도의GaAs 기판(21)으로 되어 있으며, 이면 전극으로서 오믹 전극(28)인 AuGe/Ni/Au가 형성되어, 기판 이면으로부터 추출되는 기기 종류에도 대응 가능하게 되어 있다.
도 19는 종래의 화합물 반도체의 쇼트키 배리어 다이오드의 평면도를 도시한다.
칩의 거의 중앙에서 n형 에피택셜층(23) 위에 쇼트키 접합 영역(31a)을 형성한다. 이 영역은 직경 약 10㎛의 원형이며, n형 에피택셜층(23)을 노출시킨 쇼트키 컨택트홀(29)에 제2층째의 금속층인 Ti/Pt/Au를 순차적으로 증착하여 형성한다. 원형의 쇼트키 접합 영역(31a)의 외주를 둘러싸고 제1층째의 금속층인 오믹 전극(28)이 형성된다. 오믹 전극(28)은, AuGe/Ni/Au를 순차적으로 증착한 것으로, 칩의 절반 가까운 영역에 형성된다. 또한, 전극의 추출을 위해 제2층째의 금속층을 오믹 전극(28)과 컨택트시켜 기초 전극으로 한다.
애노드측 및 캐소드측의 기초 전극은 제3층째가 되는 Au 도금층을 위해 형성된다. 애노드측에서는 쇼트키 접합 영역(31a) 부분과 본딩에 필요 최소한의 영역에 형성되며, 캐소드측은, 원형의 쇼트키 접합 영역(31a)의 외주를 둘러싸는 형상으로 패터닝된다. 또한, 고주파 특성의 요인인 인덕터 성분을 낮추기 하기 위해, 본딩 와이어를 많이 고착시킬 필요가 있고, 그 때문에 칩의 약 절반을 차지하는 영역을 본딩 영역으로 하고 있다.
또한, 기초 전극과 중첩되도록 Au 도금층을 형성한다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 추출된다. 애노드 본딩 패드부는 40×60㎛2이고, 캐소드 본딩 패드부는 240×70㎛2이다.
캐소드 전극(35)은 n+형 에피택셜층에 형성된 오믹 전극(28)과 폴리이미드를 통하지 않고 직접 컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되기 때문에 기판은 캐소드 전위로 된다.
스티치 본드에 의한 접속에서는, 1회의 본딩에 의해 2개의 본딩 와이어를 접속할 수 있기 때문에, 본딩 면적이 작은 것이라도, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어, 고주파 특성의 향위에 기여하고 있다.
도 20 내지 도 24에 종래의 쇼트키 배리어 다이오드의 제조 방법을 도시한다.
도 20에서는, 메사 에칭에 의해 n+형 에피택셜층(22)을 노출시키고, 제1층째의 금속층을 부착하여 오믹 전극(28)을 형성한다.
즉, n+GaAs 기판(21)에 n+형 에피택셜층(22)(5×1016㎝-3)을 6㎛ 정도 퇴적하고, 그 위에 n형 에피택셜층(23)(1.3×1017㎝-3)을 3500Å 정도 퇴적한다. 그 후 전면을 산화막(25)으로 피복하고, 예정한 오믹 전극(28) 위의 레지스트층을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 예정한 오믹 전극(28) 부분의 산화막(25)을 에칭하고, 또한 n+형 에피택셜층(22)이 노출되도록 n형 에피택셜층(23)의 메사 에칭을 행한다.
그 후, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층을 제거하고, 예정한 오믹 전극(28) 부분에 금속층을 남긴다. 계속해서 합금화 열처리에 의해 n+형 에피택셜층(22)에 오믹 전극(28)을 형성한다.
도 21에서는, 쇼트키 컨택트홀(29)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정한 쇼트키 접합 영역(31a) 부분을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 노출된 산화막(25)을 에칭한 후 레지스트를 제거하고, 예정한 쇼트키 접합 영역(31a)부의 n형 에피택셜층(23)이 노출된 쇼트키 컨택트홀(29)을 형성한다.
도 22에서는, 절연을 위한 폴리이미드층(30)을 형성한다. 전면에 폴리이미드를 수회에 걸쳐 코팅하여, 두꺼운 폴리이미드층(30)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정한 폴리이미드층(30) 부분이 남도록 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 노출된 폴리이미드를 웨트 에칭에 의해 제거한다. 그 후 레지스트층을 제거하여 폴리이미드층(30)을 경화하여, 6∼7㎛의 두께로 한다.
도 23에서는, 쇼트키 컨택트홀(29) 내에 노출되는 n형 에피택셜층(23)을 에칭하여, 쇼트키 접합 영역(31a)을 갖는 쇼트키 전극(31)을 형성한다.
쇼트키 컨택트홀(29) 주위의 산화막(25)을 마스크로 하여 n형에피택셜층(23)을 에칭한다. 상술한 바와 같이, 컨택트홀(29)의 형성 후, n형 에피택설층(23)의 표면이 노출된 상태에서 폴리이미드층(30)이 형성된다. 쇼트키 접합은 청정한 GaAs 표면에 형성하는 것이 필수이고, 그 때문에 쇼트키 전극 형성 전에 n형 에피택셜층(23)의 표면을 에칭한다. 또한, 동작층으로서 최적의 두께인 2500Å를 확보하기 위해, 온도 및 시간을 정밀하게 컨트롤하여 3500Å 정도의 두께로부터 2500Å가 되도록 웨트 에칭한다.
그 후, Ti/Pt/Au를 순차적으로 진공 증착하고, n+형 에피택셜층(22)과의 쇼트키 접합 영역(31a)을 갖고, 애노드 전극의 기초 전극을 겸하는 쇼트키 전극(31) 및 캐소드 전극(35)용의 기초 전극을 형성한다.
도 24에서는, 애노드 전극(34) 및 캐소드 전극(35)이 되는 Au 도금층을 형성한다.
예정한 애노드 전극(34) 및 캐소드 전극(35) 부분의 기초 전극을 노출시키고 다른 것을 레지스트층으로 피복한 후, 전해 금 도금을 행한다. 그 때 레지스트층이 마스크로 되며, 기초 전극이 노출된 부분만 Au 도금이 부착되어, 애노드 전극(34), 캐소드 전극(35)이 형성된다. 기초 전극은 전면에 형성되어 있으며, 레지스트 제거 후, Ar 플라즈마에 의한 이온 밀링을 행하여, Au 도금이 실시되어 있지 않은 부분의 기초 전극을 절삭하여 애노드 및 캐소드 전극(34, 35)의 형상으로 패터닝한다. 그 때, Au 도금 부분도 다소 절삭되지만, 6㎛ 정도의 두께가 있기 때문에 문제없다.
캐소드 전극(35)은 n+형 에피택셜층에 형성된 오믹 전극(28)과 폴리이미드를 통하지 않고 직접 컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되지 때문에 기판은 캐소드 전위로 된다.
또한 이면을 백랩핑 처리하여, AuGe/Ni/Au를 순차적으로 증착하고, 합금화 열처리를 실시하여, 이면의 오믹 전극(28)을 형성한다.
화합물 반도체 쇼트키 배리어 다이오드는 이전 공정이 완료되면, 조립을 행하는 후속 공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩으로 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 애노드 및 캐소드 본딩 패드와 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(40)로서는 금 세선을 이용하며, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
종래의 쇼트키 배리어 다이오드의 기판 구조는, 다양한 기종에 대응할 수 있도록, 이면으로부터도 캐소드 전극을 추출할 수 있는 구조로 되어 있으며, n+형 GaAs 기판 위에 n+형 에피택셜층을 형성하고, 그 상층에는 소정의 특성을 확보하기 위해, 1.3×1017㎝-3정도의 n형 에피택셜층을 형성한 구조로 되어 있다.
캐소드 전극(35)은 n+형 에피택셜층에 형성된 오믹 전극(28)과 폴리이미드를통하지 않고 직접 컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되기 때문에 기판은 캐소드 전위로 된다.
즉, 애노드 전극(34)은 그 대부분이 캐소드 전위로 되는 GaAs 위에 형성되어 있으며, 여기서의 기생 용량이 커지게 되는 문제가 있다. 애노드 전극과 캐소드 전위로 되는 GaAs의 교차 부분의 면적은 3900㎛2이기 때문에, 두꺼운 층간 절연막으로 기생 용량을 저감하는 것이 필수이다. 또한, 애노드 본딩 패드(34a)에는 고주파 신호가 인가되기 때문에, 그 신호의 누설을 방지할 필요도 있어, 애노드 본딩 패드(34a) 아래에는 절연막이 필요하다. 이 때문에, 애노드 전극과 캐소드 전위와의 층간 절연막과, 애노드 본딩 패드 아래의 고주파 신호의 누설을 방지하는 절연막을 겸하여, 폴리이미드층이 형성되어 있다. 여기서 폴리이미드층을 채용하는 이유는, 6∼7㎛의 두께로 할 필요가 있기 때문에 유전률이 낮고, 또한 본딩 시의 압착의 스트레스를 완화할 수 있도록, 비교적 부드러운 수지가 적절하기 때문이다.
따라서, 종래 구조에서는 후술하는 문제점이 있었다.
첫째, 애노드 본딩 패드부는 그 면적이 2400㎛2이므로, 유전률이 낮은 폴리이미드층을 채용해도 이 부분에서의 기생 용량이 쇼트키 배리어 다이오드로서의 기생 용량을 증가시켜, 특성의 향상을 저지하였다.
둘째, 두꺼운 폴리이미드층을 형성함으로써 비용이 드는 문제가 있다. 폴리이미드는 고가이며, 또한 이 위에 형성하는 애노드 전극 및 애노드 본딩 패드(34,34a)를 Au 도금층에 의한 6㎛ 정도의 두꺼운 전극층으로 할 필요가 있기 때문에, 비용이 들게 된다. 폴리이미드층(30)은 두껍고 비교적 부드럽기 때문에, 이 위에 형성하는 전극층이 얇으면, 와이어 본딩 시의 스트레스나, 땜납 실장 시의 열로 수지와 GaAs의 열팽창 계수의 차이에 의해 전극이 끊어지는 불량이 발생한다. 이것을 피하기 위해, Au 도금층으로 두꺼운 전극층이 필요로 되고, Au 도금층을 형성하기 위해서는 그 기초 전극으로서 증착 금속층도 형성해야만 한다. 이 전극의 면적은 크기 때문에, 이들은 비용을 삭감할 수 없는 큰 요인이 되고 있다.
셋째, 두꺼운 폴리이미드층으로 인해, 그 개구부가 되는 쇼트키 접합 및 오믹 접합 부근에서는 테이퍼가 생기게 된다. 그 때문에, 쇼트키 배리어 다이오드의 동작 영역 부근에서는 층간 절연막의 6㎛의 두께가 유지되지 않아, 기생 용량을 증가시켜, 특성을 악화시키는 원인이 되는 문제가 있었다.
넷째, 폴리이미드층(30)의 막질의 변동이나, 폴리이미드층(30)과 레지스트와의 밀착성의 변동에 의해, 그 테이퍼 각도가 30∼45°로 크게 변동되게 된다. 이 때문에, 동작 영역인 쇼트키 접합 영역(31a)과 오믹 전극(28)의 이격 거리는, 테이퍼를 고려하면 7㎛ 정도 확보할 필요가 있다. 그러나, 이러한 각 접합의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리가 크면 고주파 특성의 향상을 저지할 뿐만 아니라, 칩의 소형화도 실현할 수 없는 원인이 되었다.
또한, 종래의 제조 방법에 따르면 이하의 문제가 있었다.
첫째, 본딩 패드는 와이어 본딩을 행하기에는 면적이 작기 때문에, 스티치 본드에 의해 고착된다. 이에 의해 1번의 본딩으로 2개의 와이어를 접속할 수 있기때문에, 본딩 면적이 작아도 고주파 특성의 파라미터인 인덕터 성분을 작게 하는 것이 가능하게 되어 있다. 그러나 이 스티치 본드는 본딩 패드로의 스트레스가 크고, 종래 구조에서는, 본딩 패드 아래의 폴리이미드층이 두껍고 부드럽기 때문에, 본딩 시에 박리되어, 불량이 다발하는 큰 문제가 있다.
둘째, 층간 절연막으로서의 폴리이미드층 형성 공정이나, 폴리이미드층 위에 전극 추출용을 형성하는 Au 도금 형성 공정은, 제조 플로우를 복잡화시켜, 시간적으로도 효율적이지 못하다고 하는 문제가 있었다.
화합물 반도체는 그 기판의 가격 자체가 높기 때문에, 합리화를 위해서는 비용을 억제할 필요가 있다. 즉, 칩 사이즈의 저감은 불가피하며, 재료 자체의 비용 삭감도 요망되고 있다. 또한 동시에 고주파 특성의 한층 더한 개선도 요구되고 있다. 또한, 제조 공정의 간소화나 효율화를 도모하는 것도 중요한 과제이었다.
도 1은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 2는 본 발명의 반도체 장치를 설명하기 위한 평면도.
도 3은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 4는 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 11은 본 발명의 반도체 장치를 설명하기 위한 평면도.
도 12는 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 15는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 16은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 17은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 18은 종래의 반도체 장치를 설명하기 위한 단면도.
도 19는 종래의 반도체 장치를 설명하기 위한 평면도.
도 20은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 21은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 22는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 23은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 24은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 비도핑 GaAs
5 : 질화막
6 : 절연화 영역
7 : 고농도 이온 주입 영역
8 : 오믹 전극
11b : 애노드 본딩 패드
15 : 캐소드 전극
40 : 본딩 와이어
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 비도핑 화합물 반도체 기판과, 기판 위에 형성된 평탄한 일 도전형의 에피택셜층과, 애노드 본딩 패드 고착 영역에 형성되며 에피택셜층 표면으로부터 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역과, 에피택셜층 표면에 형성된 쇼트키 접합으로부터 연장되는 애노드 전극과, 층간 절연막으로 되는 질화막과, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드와, 애노드 본딩 패드에 고착되는 본딩 와이어를 포함하는 것을 특징으로 하고, 애노드 본딩 패드를 절연막을 이용하지 않고서 GaAs 에피택셜층 표면에 직접 고착할 수 있다. 이에 의해, 본딩 패드 아래에 기생 용량이 발생하지 않고, 증착 금속층에 의해서만 애노드 전극 및 본딩 패드를 실현할 수 있다. 또한, 동작 부분의 면적도 저감할 수 있기 때문에, 칩 사이즈의 소형화나 비용의 삭감, 또한 기생 용량 및 저항을 저감함으로써, 고주파 특성의 향위에 기여할 수 있는 것이다.
또한, 비도핑 화합물 반도체 기판 위에 적층된 일 도전형의 에피택셜층을 준비하는 공정과, 예정한 애노드 본딩 패드 고착 영역의 일 도전형의 에피택셜층 표면으로부터 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역을 형성하는 공정과, 전면에 질화막을 형성하고, 에피택셜층 표면에 쇼트키 접합을 형성하며, 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착하는 애노드 본딩 패드를 형성하는 공정과, 애노드 본딩 패드에 본딩 와이어를 고착하는 공정을 포함하는 것을 특징으로 하며, 본딩 시의 본딩 패드의 박리나 균열을 대폭 저감하고, 또한 제조 공정의 간소화 및 효율화를 실현하는 쇼트키 배리어 다이오드의 제조 방법을 제공할 수 있는 것이다.
<실시예>
도 1 내지 도 9를 참조하여, 본 발명의 제1 실시예를 상세히 설명한다.
본 발명의 제1 실시예인 쇼트키 배리어 다이오드는, 비도핑 화합물 반도체 기판(1)과, n형 에피택셜층(3)과, 질화막(5)과, 절연화 영역(6)과, 애노드 전극(11)과, 애노드 본딩 패드(11b)와, 본딩 와이어(40)로 구성된다.
도 1에는 동작 영역 부분의 단면도를 도시한다.
화합물 반도체 기판(1)은 비도핑의 GaAs 기판으로, 그 위에 5000Å의 고농도 에피택셜층(2)(5×1018㎝-3) 및 2500Å의 n형 에피택셜층(3)(1.3×1017㎝-3)을 적층한다. 어떠한 층에도 메사는 형성되지 않고, 평탄한 플래너 구조로 되어 있으며, 표면에는 고농도 이온 주입 영역(7)이 형성된다. 이 때, 후속 공정에서 형성하는 절연화 영역(6)을 비도핑 화합물 반도체 기판(1)에 도달시킬 필요가 있기 때문에, n+형 에피택셜층(2)은 종래보다 얇게 형성하지만, 오믹 전극(8) 아래에 형성한 고농도 이온 주입 영역(7)과 쇼트키 접합의 거리는 1㎛로, 종래의 오믹 전극과 쇼트키 전극의 거리 7㎛의 1/7로 캐리어의 가로 방향 이동 경로를 대폭 축소하였기 때문에, 고주파 특성을 악화시키는 요인인 직렬 저항의 증가를 억제할 수 있다.
고농도 이온 주입 영역(7)은, 오믹 전극(8) 아래의 n형 에피택셜층(3) 표면으로부터 n+에피택셜층(2)까지 도달하도록 형성된다. 원형의 쇼트키 접합(11a) 외주를 따라 형성되고, 오믹 전극(8)과 거의 중첩되며, 적어도 n형 에피택셜층(3) 표면에 형성된 쇼트키 접합(11a)을 둘러싸는 부분에서는 오믹 전극(8)보다 돌출하여 형성된다. 쇼트키 접합(11a)과 고농도 이온 주입 영역(7)의 이격 거리는 1㎛이다. 즉, 종래의 메사 구조를 채용하는 대신에, 플래너 구조를 유지한 상태에서 표면에 고농도 이온 주입 영역(7)을 형성한 구조로 되어 있어, 메사를 형성하지 않고서 오믹 접합을 실현할 수 있다.
질화막(5)은, 캐소드 전위로 되는 오믹 전극(8), GaAs 에피택셜층(2, 3) 및 캐소드 전극(15)과 애노드 전극(11)의 층간 절연막으로, 5000Å 정도의 두께로 형성된다.
절연화 영역(6)은, 애노드 본딩 패드(11b) 아래의 에피택셜층(3) 표면으로부터 붕소 등을 주입하여 절연화한 영역(이것을 이하 절연화 영역(6)으로 칭함)으로, 비도핑 화합물 반도체 기판(1)까지 도달한다. 반 절연성인 비도핑 GaAs 기판(1)까지 도달시킴으로써, 캐소드 전위이었던 애노드 본딩 패드(11b) 아래의 GaAs 에피택셜층(2, 3) 부분을 절연화할 수 있다. 즉, 고주파 신호의 누설을 충분히 억제할 수 있기 때문에, 폴리이미드를 형성하지 않고서 애노드 본딩 패드(11b)를 기판에 직접 고착할 수 있다. 또한, 이 깊이는, 절연화하기 위해 비도핑 화합물 반도체 기판(1)까지 도달하는 것이 필요하다.
오믹 전극(8)은, 질화막(5)에 컨택트홀을 형성하여 고농도 이온 주입 영역(7)을 노출시킨 영역에 형성된 제1층째의 금속층이다. AuGe/Ni/Au를 순차적으로 증착하고, n형 에피택셜층(3) 표면에 형성된 쇼트키 접합 부근을 원형으로 도려낸 형상으로 패터닝된다. 인접하는 쇼트키 접합(11a)과의 이격 거리는 2㎛이다.
캐소드 전극(15)은 제2층째의 Ti/Pt/Au로, 오믹 전극(8)과 컨택트하며, 애노드 전극(11)과 서로 대향하여 형성된다. 제2층째의 금속층은 캐소드 본딩 영역까지 연장되어, 캐소드 본딩 패드(15b)로 된다. 오믹 전극(8)이 컨택트하는 고농도 이온 주입 영역(7) 및 n+형 에피택셜층(2)은 캐소드 전위(전극)로 된다. 캐소드 본딩 패드(15b)는 n형 에피택셜층(3) 표면에 직접 고착된다.
애노드 전극(11)은, 쇼트키 접합으로부터 연장되는 금속층으로, 이것을 더연장하여 애노드 본딩 패드(11b)를 형성한다. Ti/Pt/Au를 순차적으로 증착한 제2층째 금속층이며, 여기서는, GaAs 표면을 피복하는 질화막(5)에 직경 10㎛의 원형의 쇼트키 접합을 위한 컨택트를 형성하고, 애노드 전극(11)을 형성하는 금속층으로, n형 에피택셜층(3)과 쇼트키 접합을 형성하고 있다. 또한, 질화막(5)을 통해 오믹 전극(8) 또는 캐소드 전위인 GaAs 에피택셜층(2, 3)과 절연된다.
애노드 본딩 패드(11b)는, 애노드 전극(11)을 본딩 와이어 고착 영역까지 더 연장하여, 절연화 영역(6) 위에 직접 고착된다. 애노드 본딩 패드(11b)는, 캐소드 전위인 GaAs 에피택셜층(2, 3)과 절연화 영역(6)에 의해 절연되어, 고주파 신호의 누설을 방지할 수 있기 때문에, 종래 필요하였던 두꺼운 폴리이미드층이 불필요하게 된다. 이에 의해, 애노드 본딩 패드(11b)부의 기생 용량이 거의 없어지기 때문에, 쇼트키 배리어 다이오드의 기생 용량을 크게 저감할 수 있다.
본딩 와이어(40)는, 애노드 본딩 패드(11b) 및 캐소드 본딩 패드(15b)에 스티치 본드에 의해 고착된다. 본딩을 위한 면적이 작은 경우에는 1번의 와이어 본딩으로 2개의 본딩 와이어를 고착할 수 있는 스티치 본드를 채용함으로써, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어, 고주파 특성의 향위에 크게 기여할 수 있다.
도 2에 본 발명의 화합물 반도체의 쇼트키 배리어 다이오드의 평면도를 도시한다.
제2층째의 금속층인 Pi/Pt/Au를 순차적으로 증착하여 애노드 전극(11)을 형성한다. 본 발명의 실시예에서는, 애노드 전극(11)은, 칩의 거의 중앙에서 n형 에피택셜층(3) 표면과 쇼트키 접합을 형성한다. 이 영역은 직경 약 10㎛의 원형이며, 그 원형 부분만이 GaAs 표면에 직접 컨택트하고 있다. 또한 그 금속층을 연장하여 애노드 본딩 패드(11b)를 형성하고, 전극의 추출을 행한다.
애노드 본딩 패드(11b) 아래에는 B+이온을 주입한 절연화 영역(6)이 형성된다. 이에 의해 애노드 본딩 패드(11b)를 절연막을 통하지 않고서 기판에 직접 고착할 수 있어, 본딩 시의 불량을 저감하여, 본딩 패드부에서의 기생 용량을 거의 없앨 수 있다. 또한, 애노드 본딩 패드(11b) 아래가 캐소드 전위로 없어지기 때문에, 애노드 전극과 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)의 교차 부분은 쇼트키 접합(11a) 부근만의 약 100㎛2로 된다. 이것은, 종래의 3900㎛와 비교하여 1/39 정도까지 축소할 수 있을 뿐만 아니라, 본딩 패드는 기판에 직접 고착할 수 있기 때문에, 층간 절연막으로 채용되었던 폴리이미드를 얇은 질화막(5)으로 대용할 수 있다.
파선으로 나타내는 부분이 오믹 전극(8)이 된다. 원형의 쇼트키 접합의 외주를 둘러싸고 고농도 이온 주입 영역(도시 생략)과 컨택트하고 있다. 오믹 전극(8)은 AuGe/Ni/Au를 순차적으로 증착한 제1층째의 금속층이다. 고농도 이온 주입 영역과 거의 중첩되어 형성되며, 또한 전극의 추출을 위해 제2층째의 증착 금속층에 의한 캐소드 전극(15)을 형성하고, 연장되어 캐소드 본딩 패드(15b)를 형성한다. 캐소드 전극의 추출은 고주파 특성의 요인인 인덕터 성분을 낮추기 위해, 본딩 와이어를 많이 고착할 필요가 있고, 그 때문에 칩의 절반을 차지하는 영역을본딩 영역으로 하고 있다.
애노드 및 캐소드 본딩 패드(11b, 15b)에는 스티치 본드에 의해 본딩 와이어(40)가 고착되어, 전극이 추출된다. 애노드 본딩 패드(11b)부의 면적은 60×70㎛2이고, 캐소드 본딩 패드(15b)부는 180×70㎛2이다. 스티치 본드에 의한 접속에서는, 1회의 본딩에 의해 2개의 본딩 와이어를 접속할 수 있기 때문에, 본딩 면적이 작은 것이라도, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어, 고주파 특성의 향위에 기여하고 있다.
캐소드 전극(15)은 고농도 이온 주입 영역(7)에 형성된 오믹 전극(8)과 직접 컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되기 때문에 기판은 캐소드 전위로 된다.
본 발명의 특징은, n형 에피택셜층 표면으로부터 비도핑 GaAs 기판까지 도달하는 절연화 영역(6)을 형성하고, 애노드 본딩 패드(11b)를 기판에 직접 고착하는 것에 있다. 반 절연성인 비도핑 GaAs 기판(1)에 도달하는 절연화 영역(6)에 의해, 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과 애노드 본딩 패드(11b) 아래의 GaAs 에피택셜층(2, 3)이 전기적으로 차단되어, 애노드 본딩 패드(11b) 아래의 고주파 신호의 누설을 방지할 수 있기 때문에, 두꺼운 폴리이미드층이 불필요하게 되어, 애노드 본딩 패드(11b)부에서의 기생 용량이 거의 발생하지 않게 된다.
여기서, 절연화 영역(6)은 전기적으로 완전한 절연 상태가 아니기 때문에,거기에 직접 본딩 패드가 되는 금속층을 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극까지 도달하면 거기에서 고주파 신호의 누설이 발생하는 것을 생각할 수 있다. 그러나, 본 발명에 따르면, 고농도 이온 주입 영역(7)과 n+에피택셜층(2)에 의해, 거기에서 공핍층의 연장이 흡수되기 때문에, 애노드, 캐소드간의 고주파 신호의 간섭이 없어져 애노드와 캐소드가 고주파적으로도 완전히 차단된 구조로 되어 있다. 즉, 애노드 본딩 패드(11b)를 절연화 영역(6) 위에 직접 고착해도 전혀 문제가 없다.
또한, 본 발명의 애노드 전극은 증착 금속층만의 전극 구조인 것에도 특징이 있다. 폴리이미드를 얇은 질화막으로 대용할 수 있기 때문에, 전극 및 배선은 증착 금속층만으로 실현할 수 있어, 종래 필요하였던 금 도금층이 불필요해지기 때문에, 비용의 저감에 크게 기여할 수 있는 것이다.
또한, 절연화 영역(6)에 의해, 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과 애노드 전극(11)이 교차하는 부분의 면적은 100㎛2정도로 되어, 종래와 비교하여 1/39의 면적으로 되어 있다. 폴리이미드 두께(이격 거리)를 크게 함으로써 기생 용량을 억제할 필요가 없기 때문에, 폴리이미드층은 얇은 질화막으로 대용할 수 있어, 폴리이미드의 테이퍼 부분도 고려할 필요가 없게 된다.
이에 의해, 구체적으로는, 쇼트키 접합과 오믹 전극의 이격 거리는 7㎛로부터 2㎛까지 저감할 수 있다. 또한, 고농도 이온 주입 영역(7)과의 이격 거리는 1㎛이고, 이 경우 고농도 이온 주입 영역(7)은 캐리어의 이동 경로이며 거의 오믹전극(8)과 동일한 효과가 있기 때문에, 종래와 비교하여 이격 거리는 1/7로 저감할 수 있게 된다. 쇼트키 접합 및 오믹 전극(8)의 이격 거리는 직렬 저항에 기여하기 때문에, 이격 거리를 축소할 수 있으면 저항을 보다 저감할 수 있어, 고주파 특성의 향위에 크게 기여할 수 있다.
즉, 칩의 소형화에 기여하게 되어, 칩 사이즈에서는 종래 0.27×0.31㎜2의 사이즈였던 것을, 0.25×0.25㎜2까지 축소할 수 있다. 사이즈로서는 본딩 패드를 배치할 필요성이나, 조립 시에 핸들링할 수 있는 칩 사이즈의 한계가 있기 때문에 0.25㎜×0.25㎜가 현 실정에서의 한계이지만, 동작 영역으로서는 1/10 정도까지 대폭 축소할 수 있다.
또한, 도 3에 도시한 바와 같이, 에피택셜층(3) 표면에 보호막으로서 비도핑된 InGaP층(4)을 형성해도 된다. 이 경우에도 애노드 본딩 패드(11b) 아래의 InGaP층(4) 표면으로부터 비도핑 화합물 반도체 기판(1)에 도달하는 절연화층(6)을 형성하면, 애노드 본딩 패드(11b)를 기판에 직접 고착할 수 있어, 상술한 실시예와 동등한 효과가 얻어진다. 또한, 상술한 실시예에서는 애노드 전극(11)에 의해 쇼트키 접합을 형성하고 있지만, 도 3과 같이 예를 들면 별도의 쇼트키 접합을 형성하는 금속층(10)을 형성하여 애노드 전극(11)을 연장시키는 구조이어도 된다.
또한, 도 4에 도시한 바와 같이, 절연화 영역(6)은, 애노드 본딩 패드(11b)가 고착되는 부분의 외주를 둘러싸고 형성되어 있어도 된다. 즉, 애노드 본딩 패드(11b)를 기판에 직접 고착해도 절연화 영역(6)에 의해 고주파 신호가 차단되어,본딩 패드 이외의 영역으로 누설되지 않으면 된다.
도 5 내지 도 9에 본 발명의 쇼트키 배리어 다이오드의 제조 방법을 상세히 도시한다.
쇼트키 배리어 다이오드의 제조 방법은, 비도핑 화합물 반도체 기판 위에 적층된 일 도전형의 에피택셜층을 준비하는 공정과, 예정한 애노드 본딩 패드 고착 영역의 일 도전형의 에피택셜층 표면으로부터 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역을 형성하는 공정과, 전면에 질화막을 형성하고, 에피택셜층 표면에 쇼트키 접합을 형성하며, 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착하는 애노드 본딩 패드를 형성하는 공정과, 애노드 본딩 패드에 본딩 와이어를 고착하는 공정으로 구성된다.
본 발명의 제1 공정은, 도 5에 도시한 바와 같이, 비도핑 화합물 반도체 기판(1) 위에 적층된 일 도전형의 에피택셜층(3)을 준비하는 것이다.
즉, 비도핑 GaAs 기판(1)에 n+형 에피택셜층(2)(5×1018㎝-3)을 5000Å 정도 퇴적하고, 그 위에 n형 에피택셜층(3)(1.3×1017㎝-3)을 2500Å 정도 퇴적한다.
본 발명의 제2 공정은, 도 6에 도시한 바와 같이, 예정한 애노드 본딩 패드 고착 영역의 일 도전형의 에피택셜층 표면으로부터 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역(6)을 형성하는 것이다.
본 공정은, 본 발명의 특징이 되는 공정으로, 애노드 본딩 패드(11b) 아래에절연화 영역(6)을 형성하는 것이다.
전면을 질화막(5)으로 피복하고, 레지스트층을 형성하여 예정한 절연화 영역(6) 위의 레지스트층을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 B+불순물을 이온 주입하여 비도핑 GaAs 기판까지 도달하는 절연화 영역(6)을 형성하고, 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과 애노드 본딩 패드부(11a)와의 절연화를 도모한다. 이 절연화 영역(6)은, 반 절연성인 비도핑 GaAs 기판(1)까지 도달하는 깊이로 형성되도록, 소정의 조건에서 이온 주입된다. 또한, 절연화 영역(6)의 창내기 패턴을 변화시키면, 도 4와 같이 애노드 본딩 패드(11b)의 주위에 절연화 영역(6)이 형성된다.
이 공정에 의해, 후속 공정에서 오믹 전극이 형성되어 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과, 애노드 본딩 패드(11b) 아래의 GaAs 에피택셜층(2, 3)이 절연되기 때문에, 애노드 본딩 패드(11b)을 기판에 직접 고착할 수 있어, 두꺼운 폴리이미드층이 불필요하게 된다.
다음으로, 예정한 고농도 이온 주입 영역(7)이 형성되는 영역 상의 레지스트층을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 고농도의 n형 불순물(Si+, 1×1018㎝-3정도)을 이온 주입하고, 예정한 오믹 전극(8) 아래의 n형 에피택셜층(3)을 관통하여, n+형 에피택셜층(2)에 도달하는 고농도 이온 주입 영역(7)을 형성한다. 이 때, 이온 주입은, 예를 들면 상이한 조건에서 복수회에 나누어 주입하여, 고농도 이온 주입 영역(7)의 불순물 농도의 깊이 방향으로 가능한 한 균일하게 되도록 형성한다. 그 후, 레지스트층을 제거하고, 어닐링용으로 질화막(5)을 재차 피착하여 고농도 이온 주입 영역(7) 및 절연화 영역(6)의 활성화 어닐링을 실시한다.
본 발명의 제3 공정은, 도 7 및 도 8에 도시한 바와 같이, 전면에 질화막을 형성하며, 에피택셜층 표면에 쇼트키 접합을 형성하고, 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하며, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드를 형성하는 것이다.
본 공정도 본 발명의 특징이 되는 공정으로, 층간 절연막으로서 질화막을 형성하고, 또한 절연화 영역에 애노드 본딩 패드를 직접 고착하는 것이다.
우선 도 7에서는 오믹 전극(8)을 형성하고, 질화막을 형성한다. 전면에 레지스트층을 형성하고, 예정한 오믹 전극(8)을 형성하는 부분을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 레지스트층으로부터 노출된 질화막(5)을 제거하고, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트-오프에 의해 레지스트층을 제거하고, 예정한 오믹 전극(8) 부분에 제1층째의 금속층을 남긴다. 이어서 합금화 열처리에 의해 고농도 이온 주입 영역(7) 표면에 오믹 전극(8)을 형성한다.
재차 전면에 층간 절연막이 되는 질화막(5)을 5000Å 정도 퇴적한다. 여기서, 종래는 층간 절연막으로서 폴리이미드층을 채용하였지만, 절연화 영역(6)을 형성함으로써 애노드 전극 및 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과의 교차부를 종래의 1/39로 저감할 수 있기 때문에, 층간 절연막을 얇은 질화막으로 대용할수 있다.
그 후 레지스트층을 전면에 형성하고, 쇼트키 접합(11a) 및 애노드 본딩 패드(11b), 캐소드 전극(15) 부분을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 노출된 질화막(5)을 드라이 에칭하고, 레지스트층을 제거하여 n형 에피택셜층(3)이 노출된 쇼트키 접합(11a) 및 애노드 본딩 패드(11b), 캐소드 전극(15) 부분을 노출시킨다. 여기서, 도시하지 않았지만 쇼트키 접합(11a)부에는 이전 공정에서 쇼트키 접합을 형성하는 금속층이 형성되어 있어도 된다.
또한, 도 8에 도시한 바와 같이, 에피택셜층(3) 표면에 쇼트키 접합(11a)을 형성하고, 쇼트키 접합(11a)으로부터 애노드 전극(11)을 연장하여, 에피택셜층(3) 표면에 직접 고착하는 애노드 본딩 패드(11b)를 형성한다.
재차 레지스트를 전면에 형성하고, 애노드 전극(11) 및 캐소드 전극(15)의 패턴을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 전면에 제2층째의 금속층인 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하고, 리프트-오프에 의해 레지스트층을 제거한다. 이에 의해, 2층째의 금속층에 의해 n형 에피택셜층(3) 표면에 쇼트키 접합(11a)이 형성된다. 또한, 이 2층째의 금속층을 연장하여 애노드 전극(11)을 형성하고, 다시 노출된 절연화 영역(6)까지 연장하여 에피택셜층(3) 표면에 직접 고착하는 애노드 본딩 패드(11b)를 형성한다. 또한 동시에, 오믹 전극(8)에 컨택트하고, 캐소드 본딩 패드(15b)까지 연장된 캐소드 전극(15)이 형성된다. 그 후 이면을 백랩한다.
캐소드 전극(15)은 고농도 이온 주입 영역(7)에 형성된 오믹 전극(8)과 직접컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되기 때문에 GaAs 에피택셜층(2, 3)은 캐소드 전위로 된다.
애노드 본딩 패드(11b)는, 절연화 영역(6) 또는 절연화 영역(6)으로 둘러싸인 영역 위에 형성되어, 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과 전기적으로 차단된다. 즉 고주파 신호의 누설을 방지할 수 있기 때문에 폴리이미드층 등의 절연막을 형성할 필요가 없어진다. 이에 의해, 종래는 두껍고 비교적 부드러운 폴리이미드층 위에 형성하는 전극층으로서 Au 도금층이 필요하였지만, 이것도 불필요하게 되고, 애노드 전극(11) 및 캐소드 전극(15)은 통상의 리프트-오프법으로 형성하는 증착 금속층만으로 형성된다. 즉, 종래 폴리이미드층 위에서 폴리이미드의 문제점을 흡수하기 위해 두껍게 형성하였던 배선 및 본딩 패드 형성의 Au 도금 공정을 생략할 수 있다. 수회에 걸쳐 코팅을 행하는 폴리이미드층 형성 공정 및 Au 도금 공정을 생략할 수 있으면, 제조 플로우를 간략화하여, 효율적으로 쇼트키 배리어 다이오드를 제조할 수 있다.
본 발명의 제4 공정은 도 9에 도시한 바와 같이, 애노드 본딩 패드에 본딩 와이어를 고착하는 것이다.
화합물 반도체 쇼트키 배리어 다이오드는 이전 공정이 완료되면, 조립을 행하는 후속 공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩으로 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 본딩 패드(11b, 15b)와 소정의 리드(도시 생략)를 접속한다. 본딩 와이어로서는 금 세선을 이용하며, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
스티치 본드는, 1번의 본딩으로 2개의 본딩 와이어를 고착할 수 있어, 볼 본딩과 같이 큰 면적을 필요로 하지 않지만, 종래는 두꺼운 폴리이미드층이 필요하기 때문에, 스티치 본드의 스트레스에 의해 애노드 전극의 박리나 균열이 다발하였다. 그러나, 본 발명에 따르면, 애노드 본딩 패드(11b) 아래에는 절연막이 형성되지 않고, 기판에 직접 고착되기 때문에, 이들 불량을 대폭 저감할 수 있다.
또한, 도 10 내지 도 17에는 본 발명의 제2 실시예를 도시한다. 이것은, 더욱 고주파 신호의 누설을 억제하기 위해, 애노드 본딩 패드(11b)의 고착 부분에는 n+형 고농도 영역(16)을 형성하고, 그 주위를 둘러싸고 절연화 영역(6)을 형성하는 것이다.
도 10은 동작 영역 부분의 단면도를 도시하고, 도 11은 그의 평면도를 도시한다. 본 발명의 제2 형태의 쇼트키 배리어 다이오드는, 비도핑 화합물 반도체 기판(1)과, 일 도전형의 에피택셜층(3)과, 고농도 영역(16)과, 절연화 영역(6)과, 애노드 전극(11)과, 질화막(5)과, 애노드 본딩 패드(11b)와, 본딩 와이어(40)로 구성된다.
비도핑된 GaAs 기판(1) 위에 5000Å의 고농도 에피택셜층(2)(5×1018㎝-3) 및 2500Å의 n형 에피택셜층(3)(1.3×1017㎝-3)을 적층한다. 오믹 전극(8)은 다른 고농도 영역인 고농도 이온 주입 영역(7) 위에 형성되며, 질화막(5)에 의해 애노드 전극(11)과 절연된다. 애노드 전극(11)은 n형 에피택셜층(3)과 쇼트키 접합을 형성한다. 또한, 오믹 전극(8)에는 캐소드 전극(15)이 컨택트한다. 또한, 이 동작 영역 부분은, 제1 실시예와 구성 요소가 동일하기 때문에 상세한 설명은 생략한다.
절연화 영역(6)은, 에피택셜층(3) 표면으로부터 붕소 등을 주입하여 절연화한 영역으로, 비도핑된 화합물 반도체 기판(1)까지 도달한다. 또한, 애노드 본딩 패드(11b) 아래에 형성되는 고농도 영역(16)의 외주를 둘러싸고 형성된다. 또한, 반 절연성인 비도핑 GaAs 기판(1)까지 도달시킴으로써, 캐소드 전위였던 애노드 본딩 패드(11b) 아래의 GaAs 에피택셜층(2, 3) 부분을 절연화할 수 있어, 전기적으로 차단할 수 있다. 즉, 고주파 신호의 누설을 충분히 억제할 수 있기 때문에, 폴리이미드를 형성하지 않고서 애노드 본딩 패드(11b)를 기판에 직접 고착할 수 있다. 또한, 이 깊이는, 절연화하기 위해 비도핑 화합물 반도체 기판(1)까지 도달하는 것이 필요하다.
고농도 영역(16)은, 오믹 전극(8) 아래의 고농도 이온 주입 영역(7)과 동시에 애노드 본딩 패드(11b) 아래의 에피택셜층(3) 표면에서, 애노드 본딩 패드(11b)의 고착 영역보다 돌출되어 형성된 n+형 불순물의 확산 영역이다. 이 고농도 영역(16)은, 불순물이 도핑되어 있지 않은 기판(1)(반 절연성이지만, 기판 저항값은 1×107Ω·㎝ 이상) 표면과 달리, 불순물 농도가 높아지기(이온종 29Si+로 농도는 1×1018㎝-3) 때문에, 공핍층의 확대가 억제된다. 반 절연성 GaAs 기판 내에서 공핍층이 연장되면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극까지 도달하는 경우가 있고, 거기에서 고주파 신호의 누설이 발생하는 것을 생각할 수 있다. 그러나, 애노드 본딩 패드(11b) 아래로부터 돌출되도록 고농도 영역(16)을 형성함으로써, 공핍층의 확대를 억제할 수 있다. 오믹 전극(8)과의 사이는, 절연화 영역(6)이 있어 전기적으로 차단되기 때문에, 애노드와 캐소드 사이에 기생 전류가 흐르지 않지만, 고농도 영역(16)에 의해, 공핍층의 확대를 억제하여 고주파 신호의 누설을 더욱 방지할 수 있다.
애노드 본딩 패드(11b)는, 애노드 전극(11)이 본딩 와이어 고착 영역까지 더 연장되어, 고농도 영역(16) 위에 직접 고착된다. 애노드 본딩 패드(11b)에 인가되는 고주파 신호는, 절연화 영역(6)에 의해 전기적으로 차단되어 있어, 고농도 영역(16)에 의해 공핍층의 확대를 더욱 억제할 수 있기 때문에, 고주파 신호의 누설을 방지하는 효과가 보다 향상된다. 즉, 종래 필요하였던 두꺼운 폴리이미드층이 불필요하게 된다. 이에 의해, 애노드 본딩 패드(11b)부의 기생 용량이 거의 없어지기 때문에, 쇼트키 배리어 다이오드의 기생 용량을 크게 저감할 수 있다.
본딩 와이어(40)는, 애노드 본딩 패드(11b) 및 캐소드 본딩 패드(15b)에 스티치 본드에 의해 고착된다. 본딩을 위한 면적이 작은 경우에는 1번의 와이어 본딩으로 2개의 본딩 와이어를 고착할 수 있는 스티치 본드를 채용함으로써, 고주파 특성의 파라미터인 인덕터 성분을 작게 할 수 있어, 고주파 특성의 향위에 크게 기여할 수 있다.
여기서, 고농도 영역(16)은, 애노드 본딩 패드(11b)의 공핍층이 인접하는 전극(여기서는 오믹 전극(8))으로 확대되는 것을 억제할 수 있으면 되고, 도 12와 같이, 애노드 본딩 패드(11b) 주변 단부 아래에 형성되어도 되지만, 공핍층의 확대를 억제하기 위해서는 n형 에피택셜층 접촉 부분보다 돌출하여 형성할 필요가 있다.
도 13 내지 도 17에는 제2 실시예의 제조 방법을 설명한다. 제2 실시예의 제조 방법은, 비도핑 화합물 반도체 기판 위에 적층된 일 도전형의 에피택셜층을 준비하는 공정과, 예정한 애노드 본딩 패드 고착 영역에 일 도전형 고농도 영역을 형성하고, 고농도 영역을 둘러싸며, 에피택셜층 표면으로부터 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역을 형성하는 공정과, 전면에 질화막을 형성하고, 에피택셜층 표면에 쇼트키 접합을 형성하며, 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착하는 애노드 본딩 패드를 형성하는 공정과, 애노드 본딩 패드에 본딩 와이어를 고착하는 공정으로 구성된다.
제2 실시예의 제1 공정은, 도 13에 도시한 바와 같이, 비도핑 화합물 반도체 기판(1) 위에 적층된 일 도전형의 에피택셜층(3)을 준비하는 것이다.
즉, 비도핑 GaAs 기판(1)에 n+형 에피택셜층(2)(5×1018㎝-3)을 5000Å 정도 퇴적하고, 그 위에 n형 에피택셜층(3)(1.3×1017㎝-3)을 2500Å 정도 퇴적한다.
제2 실시예의 제2 공정은, 도 14에 도시한 바와 같이, 예정한 애노드 본딩 패드(11b) 고착 영역에 일 도전형 고농도 영역(16)을 형성하고, 고농도 영역(16)을 둘러싸며, 에피택셜층(3) 표면으로부터 비도핑 화합물 반도체 기판(1)까지 도달하는 절연화 영역(6)을 형성하는 것이다.
본 공정은, 본 발명의 특징이 되는 공정으로, 애노드 본딩 패드(11b) 아래에 고농도 영역(16)을 형성하고, 고농도 영역(16)을 둘러싸고 절연화 영역(6)을 형성하는 것이다.
전면을 질화막(5)으로 피복하고, 레지스트층을 형성하여 예정한 절연화 영역(6) 상의 레지스트층을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 B+불순물을 이온 주입하여 비도핑 GaAs 기판(1)까지 도달하는 절연화 영역(6)을 형성하고, 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과 애노드 본딩 패드부(11a)의 절연화를 도모한다. 이 절연화 영역(6)은, 후에 형성되는 고농도 영역(16)의 외주를 둘러싸고, 반 절연성인 비도핑 GaAs 기판(1)까지 도달하는 깊이로 형성되도록, 소정의 조건에서 이온 주입된다.
이 공정에 의해, 후속 공정에서 오믹 전극이 형성된 경우에 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)과, 애노드 본딩 패드(11b) 아래의 GaAs 에피택셜층(2, 3)이 전기적으로 차단되어, 기생 전류가 흐르지 않게 되기 때문에, 애노드 본딩 패드(11b)를 기판에 직접 고착할 수 있어, 두꺼운 폴리이미드층이 불필요하게 된다.
다음으로, 예정한 애노드 본딩 패드(11b) 아래의 고농도 영역(16)과, 예정한 오믹 전극(8) 아래의 고농도 이온 주입 영역(7)이 형성되는 영역 위의 레지스트층을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 고농도의 n형 불순물(Si+, 1×1018㎝-3정도)을 이온 주입하고, 예정한 애노드 본딩 패드(11b) 아래의 n형 에피택셜층(3)을 관통하여, n+형 에피택셜층(2)에 도달하는 고농도 영역(16)을 형성하고, 동시에 예정한 오믹 전극(8) 아래에 고농도 이온 주입 영역(7)을 형성한다. 이 때, 이온 주입은, 예를 들면 상이한 조건에서 복수회로 나누어 주입하여, 고농도 영역(16) 및 고농도 이온 주입 영역(7)의 불순물 농도가 깊이 방향으로 가능한 한 균일하게 되도록 형성한다. 그 후, 레지스트층을 제거하고, 어닐링용으로 질화막(5)을 재차 피착하여 고농도 이온 주입 영역(7) 및 절연화 영역(6)의 활성화 어닐링을 실시한다. 이 공정에 의해, 애노드 본딩 패드(11b) 아래에는 n+형 고농도 영역(16)이 형성된다. 여기서는, 불순물 농도가 높기 때문에, 본딩 패드(11b)에 고주파 신호가 인가되어도 공핍층의 확대를 억제할 수 있다. 또한, 고농도 영역(16)의 창내기 패턴을 변화시키면, 도 12와 같이 애노드 본딩 패드(11b)의 주변 단부에 고농도 영역(16)이 형성된다.
캐소드 전극(오믹 전극(8))과의 사이는, 절연화 영역(6)이 있어 전기적으로 차단되기 때문에, 애노드와 캐소드 사이에 기생 전류가 흐르지 않지만, 고농도 영역(16)에 의해, 공핍층의 확대를 억제하여 고주파 신호의 누설을 더욱 방지할 수 있다.
또한, 오믹 전극(8) 아래의 고농도 이온 주입 영역(7)과 동일 공정으로 고농도 영역(16)이 형성되기 때문에, 특별한 공정을 증가시키지 않고, 고주파 신호의 누설을 억제하는 효과를 향상시킬 수 있다.
본 발명의 제3 공정은, 도 15 및 도 16에 도시한 바와 같이, 전면에 질화막을 형성하고, 에피택셜층 표면에 쇼트키 접합을 형성하며, 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 애노드 전극을 더 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드를 형성하는 것이다.
본 공정도 본 발명의 특징이 되는 공정으로, 층간 절연막으로서 질화막을 형성하고, 또한 에피택셜층 표면에 애노드 본딩 패드를 직접 고착하는 것이다.
우선 도 15에서는 오믹 전극(8)을 형성하고, 질화막을 형성한다. 전면에 레지스트층을 형성하고, 예정한 오믹 전극(8)을 형성하는 부분을 선택적으로 창내기 하는 포토리소그래피 프로세스를 행한다. 레지스트층으로부터 노출된 질화막(5)을 제거하고, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트-오프에 의해 레지스트층을 제거하여, 예정한 오믹 전극(8) 부분에 제1층째의 금속층을 남긴다. 이어서 합금화 열처리에 의해 고농도 이온 주입 영역(7) 표면에 오믹 전극(8)을 형성한다.
재차 전면에 층간 절연막이 되는 질화막(5)을 5000Å 정도 퇴적한다. 여기서, 종래는 층간 절연막으로서 폴리이미드층을 채용하였지만, 절연화 영역(6)을 형성함으로써 애노드 전극 및 캐소드 전위로 되는 GaAs 에피택셜층(2, 3)의 교차부를 종래의 1/39로 저감할 수 있기 때문에, 층간 절연막을 얇은 질화막으로 대용할 수 있다.
그 후 레지스트층을 전면에 형성하고, 쇼트키 접합(11a) 및 애노드 본딩 패드(11b), 캐소드 전극(15) 부분을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 노출된 질화막(5)을 드라이 에칭하고, 레지스트층을 제거하여 n형 에피택셜층(3)이 노출된 쇼트키 접합(11a) 및 애노드 본딩 패드(11b), 캐소드전극(15) 부분을 노출시킨다. 여기서, 도시하지 않았지만 쇼트키 접합(11a)부에는 이전 공정에서 쇼트키 접합을 형성하는 금속층이 형성되어 있어도 된다.
또한, 도 16에 도시한 바와 같이, 에피택셜층(3) 표면에 쇼트키 접합(11a)을 형성하고, 쇼트키 접합(11a)으로부터 애노드 전극(11)을 연장하여 애노드 본딩 패드 고착 영역의 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드를 형성한다.
재차 레지스트를 전면에 형성하고, 애노드 전극(11) 및 캐소드 전극(15)의 패턴을 선택적으로 창내기하는 포토리소그래피 프로세스를 행한다. 전면에 제2층째의 금속층인 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하고, 리프트-오프에 의해 레지스트층을 제거한다. 이에 의해, 2층째의 금속층에 의해 n형 에피택셜층(3) 표면에 쇼트키 접합(11a)이 형성된다. 또한, 이 2층째의 금속층을 연장하여 애노드 전극(11)을 형성하고, 더 연장하여 노출된 고농도 영역(16)에 직접 고착되는 애노드 본딩 패드(11b)를 형성한다. 또한 동시에, 오믹 전극(8)에 컨택트하며, 캐소드 본딩 패드(15b)까지 연장된 캐소드 전극(15)이 형성된다. 그 후 이면을 백랩한다.
캐소드 전극(15)은 고농도 이온 주입 영역(7)에 형성된 오믹 전극(8)과 직접 컨택트하고 있으며, 이것을 연장하여 캐소드 본딩 패드가 형성되어 있다. 여기에 스티치 본드에 의해 본딩 와이어가 고착되어, 전극이 인가되기 때문에 GaAs 에피택셜층(2, 3)은 캐소드 전위로 된다.
애노드 본딩 패드(11b)는, 고농도 영역(16)의 내측에 형성되기 때문에 공핍층의 확대를 억제할 수 있다. 캐소드 전극(15)(오믹 전극(8))과의 사이는, 절연화영역(6)이 있어 전기적으로 차단되기 때문에, 애노드와 캐소드 사이에 기생 전류가 흐르지 않지만, 고농도 영역(16)에 의해, 공핍층의 확대를 억제하여 고주파 신호의 누설을 더욱 방지할 수 있다. 즉, 폴리이미드층 등의 절연막을 형성할 필요가 없어져, 종래는 두껍고 비교적 부드러운 폴리이미드층 위에 형성하는 전극층으로서 Au 도금층이 필요하였지만, 이것도 불필요하게 되어, 애노드 전극(11) 및 캐소드 전극(15)은 통상의 리프트-오프법으로 형성하는 증착 금속층만으로 형성된다. 즉, 종래 폴리이미드층 위에서 폴리이미드의 문제점을 흡수하기 위해 두껍게 형성하였던 배선 및 본딩 패드 형성의 Au 도금 공정을 생략할 수 있다. 수회에 걸치는 코팅을 행하는 폴리이미드층 형성 공정 및 Au 도금 공정을 생략할 수 있으면, 제조 플로우를 간략화하여, 효율적으로 쇼트키 배리어 다이오드를 제조할 수 있다.
본 발명의 제4 공정은 도 17에 도시한 바와 같이, 애노드 본딩 패드에 본딩 와이어를 고착하는 것이다.
화합물 반도체 쇼트키 배리어 다이오드는 이전 공정이 완료되면, 조립을 행하는 후속 공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별의 반도체 칩으로 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 본딩 패드(11b, 15b)와 소정의 리드(도시 생략)를 접속한다. 본딩 와이어로서는 금 세선을 이용하며, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
스티치 본드는, 1번의 본딩으로 2개의 본딩 와이어를 고착할 수 있어, 볼 본딩과 같이 큰 면적을 필요로 하지 않지만, 종래에는 두꺼운 폴리이미드층이 필요하였기 때문에, 스티치 본드의 스트레스에 의해 애노드 전극의 박리나 균열이 다발하였다. 그러나, 본 발명에 따르면, 애노드 본딩 패드(11b) 아래에는 절연막이 형성되지 않고, 기판에 직접 고착되기 때문에, 이들 불량을 대폭 저감할 수 있다.
본 발명의 구조에 따르면 이하에 설명하는 다양한 효과가 얻어진다.
첫째, 애노드 본딩 패드(11b) 아래에는 절연화 영역(6)에 의해 캐소드 전위로 되는 GaAs 에피택셜층과 절연되기 때문에, 애노드 본딩 패드 아래에 절연막을 형성하지 않아도 고주파 신호의 누설을 방지할 수 있다. 절연화 영역(6)은, 애노드 전위와 캐소드 전위 사이에 형성함으로써 이들을 전기적으로 차단하여, 기생 전류가 흐르지 않게 하는 효과가 있다. 그러나, 이 절연화 영역(6) 자체는 전기적으로 완전한 절연 상태가 아니기 때문에, 거기에 직접 본딩 패드가 되는 금속층을 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극까지 도달하면 거기에서 고주파 신호의 누설이 발생하는 것을 생각할 수 있다. 그러나, 본 발명에서는 인접하는 오믹 전극(8) 아래의 고농도 이온 주입 영역(7)에 의해 공핍층의 확대가 흡수되기 때문에, 애노드, 캐소드 사이의 고주파 신호의 누설이 없어진다. 즉, 애노드 본딩 패드(11b)를 절연화 영역(6)에 직접 고착할 수 있어, 종래 필요하였던 두꺼운 폴리이미드층이 불필요하게 되어, 애노드 본딩 패드부(11b)부에서의 기생 용량이 거의 발생하지 않게 된다.
둘째, 폴리이미드를 얇은 질화막으로 대용할 수 있기 때문에, 전극 및 배선은 증착 금속층만으로 실현할 수 있다. 종래에는 두껍고 부드러운 폴리이미드층이본딩 시의 스트레스나, 땜납 실장 시의 열팽창 계수의 차이에 의한 전극에 대한 불량을 억제하기 위해, 두꺼운 금 도금층에 의한 전극을 형성하였지만, 이것이 불필요해지기 때문에, 비용의 저감에 크게 기여할 수 있다.
셋째, 캐소드 전위로 되는 GaAs 에피택셜층과 애노드 전극(14)이 교차하는 부분의 면적은 100㎛2정도로 되어, 기생 용량을 대폭 저감할 수 있다. 이것은, 애노드 전극(14) 아래의 대부분의 영역에 절연화 영역(6)이 형성되어 있고, 이에 의해 기생 용량을 발생시키는 교차부의 면적을, 종래와 비교하여 쇼트키 접합 부분에서만 1/39로 저감할 수 있게 되기 때문이다. 또한, 애노드 본딩 패드(14a)도 GaAs에 직접 고착할 수 있기 때문에, 이 부분에서의 기생 용량은 발생하지 않아, 토탈 기생 용량을 대폭 저감할 수 있다. 종래에는, 기생 용량을 억제하기 위해 유전률이 낮은 폴리이미드를 채용하여 두꺼운 층간 절연막을 형성하였지만, 얇은 질화막으로 대용할 수 있다. 질화막은 폴리이미드와 비교하여 유전률이 높지만, 본 발명의 구조에 따르면, 5000Å 정도의 질화막을 이용해도, 종래와 비교하여 기생 용량을 저감할 수 있다.
넷째, 두꺼운 폴리이미드를 이용하지 않기 때문에, 동작 영역이 되는 폴리이미드 개구부의 테이퍼 부분의 거리나, 테이퍼 각도의 변동도 고려할 필요가 없어진다. 이 때문에, 동작 영역인 쇼트키 접합과 오믹 전극의 이격 거리를 축소할 수 있다. 이러한 각 접합의 이격 거리는 직렬 저항에 기여하기 때문에, 고주파 특성도 향상되고, 또한 칩의 소형화에도 기여할 수 있는 이점을 갖는다.
따라서, 본 발명의 제2 실시예에 따르면, 애노드 본딩 패드(11b) 아래에는 고농도 영역(16)이 형성되어 있고, 이에 의해 공핍층의 확대를 억제할 수 있다. 애노드 전극과 캐소드 전극 사이는, 절연화 영역(6)이 있어 전기적으로 차단되기 때문에, 애노드와 캐소드 사이에 전류가 흐르지 않지만, 고농도 영역(16)에 의해, 공핍층의 확대를 억제하여 고주파 신호의 누설을 더욱 방지할 수 있는 이점을 갖는다.
본 발명의 제조 방법에 따르면, 후술하는 효과가 얻어진다.
첫째, 애노드 본딩 패드를 기판에 직접 고착할 수 있기 때문에, 본딩 시의 불량을 대폭 저감할 수 있다. 애노드 본딩 패드는 본딩 면적으로서는 비교적 작기 때문, 1번의 본딩으로 2개의 본딩 와이어를 고착할 수 있는 스티치 본드를 채용하여, 고주파 특성의 파라미터인 인덕터 성분을 향상시키고 있다. 그러나, 종래는 고주파 신호가 누설되는 것을 방지하기 위해 애노드 본딩 패드 아래에 두꺼운 폴리이미드층이 필요하였기 때문에, 스티치 본드의 스트레스에 의해 애노드 전극의 박리나 균열이 다발하였다. 그러나, 본 발명에 따르면, 애노드 본딩 패드(11b) 아래에는 절연막이 형성되지 않고, 기판에 직접 고착되기 때문에, 이들 불량을 대폭 저감할 수 있다.
둘째, 땜납 실장 시의 열에 의한 불량도 저감할 수 있다. 이것은 폴리이미드층은 두껍고 부드럽기 때문에, 땜납 실장 시의 열로 수지와 GaAs의 열팽창 계수의 차이에 의해 전극이 끊어지는 불량이 발생하였지만, 질화막으로 대용함으로써 이 불량도 저감할 수 있다.
셋째, 폴리이미드층 형성 공정, Au 도금 공정 등이 불필요하게 되어, 상기한 쇼트키 배리어 다이오드의 제조를 효율적으로, 제조 공정을 더욱 간략화하여 실현할 수 있다. 폴리이미드층은 6∼7㎛의 두께로 하기 때문에, 수회의 코팅을 반복하여 형성된다. 폴리이미드층을 수회에 걸쳐 코팅하면 시간도 걸리고, 제조 플로우도 복잡해진다. 또한, 폴리이미드가 불필요해지면, Au 도금층에 의한 전극도 불필요해진다. 종래는 땜납 실장 시의 열이나 와이어 본딩 시의 스트레스에 의한 전극의 끊어짐이나 변형을 방지하기 위해 전극의 강도를 확보할 필요가 있어, 두꺼운 Au 도금층에 의해 애노드 전극 및 캐소드 전극이 형성되어 있었다. 그러나, 폴리이미드층이 불필요하면, 그 영향을 고려할 필요도 없다. 즉, 금 도금 전극은 불필요하게 되며, Ti/Pt/Au의 증착 금속만으로 애노드 전극 및 캐소드 전극을 형성할 수 있어, 신뢰성도 향상된다. 또한 종래 수율의 저하를 야기하였던 상기한 요인이 없어지기 때문에, 수율도 향상되게 된다.
즉, 기생 용량을 대폭 저감할 수 있고, 또한 저항을 저감하여 고주파 특성을 대폭 향상시킬 수 있는 쇼트키 배리어 다이오드이면서, 제조 공정의 간략화와 효율화를 도모한 제조 방법을 제공할 수 있는 이점을 갖는다.
또한, 제2 실시예에 따르면, 애노드 본딩 패드 아래의 고농도 영역은, 오믹 전극 아래의 고농도 이온 주입 영역과 동일 공정으로 실시할 수 있다. 즉, 특별한 공정을 증가시키지 않고, 고농도 영역과 절연화 영역에 의해, 한층 더 고주파 신호의 누설을 억제하는 쇼트키 배리어 다이오드의 제조 방법을 제공할 수 있다.

Claims (11)

  1. 비도핑 화합물 반도체 기판과,
    상기 기판 위에 형성된 평탄한 일 도전형의 에피택셜층과,
    애노드 본딩 패드 고착 영역에 형성되며 상기 에피택셜층 표면으로부터 상기 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역과,
    상기 에피택셜층 표면에 형성된 쇼트키 접합으로부터 연장되는 애노드 전극과,
    층간 절연막이 되는 질화막과,
    상기 애노드 전극을 더 연장하여 상기 애노드 본딩 패드 고착 영역의 상기 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드와,
    상기 애노드 본딩 패드에 고착되는 본딩 와이어
    를 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  2. 제1항에 있어서,
    상기 절연화 영역은 상기 애노드 본딩 패드의 외주를 둘러싸고 형성되는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  3. 비도핑 화합물 반도체 기판과,
    상기 기판 위에 형성된 평탄한 일 도전형의 에피택셜층과,
    애노드 본딩 패드 고착 영역의 상기 에피택셜층에 형성된 일 도전형의 고농도 영역과,
    상기 고농도 영역을 둘러싸고 형성되며, 상기 에피택셜층 표면으로부터 상기 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역과,
    상기 에피택셜층 표면에 형성된 쇼트키 접합으로부터 연장되는 애노드 전극과,
    층간 절연막이 되는 질화막과,
    상기 애노드 전극을 더 연장하여 상기 애노드 본딩 패드 고착 영역의 상기 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드와,
    상기 애노드 본딩 패드에 고착되는 본딩 와이어
    를 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  4. 제3항에 있어서,
    상기 고농도 영역은 상기 애노드 본딩 패드의 에피택셜층 접촉부보다 돌출하여 형성하는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  5. 제1항 또는 제3항에 있어서,
    상기 에피택셜층 표면에 비도핑된 InGaP층의 표면 보호층을 갖는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  6. 제1항 또는 제3항에 있어서,
    상기 애노드 본딩 패드는 증착 금속층만인 것을 특징으로 하는 쇼트키 배리어 다이오드.
  7. 제1항 또는 제3항에 있어서,
    상기 절연화 영역과 인접하는 전극 아래에는 일 도전형의 다른 고농도 영역이 형성되는 것을 특징으로 하는 쇼트키 배리어 다이오드.
  8. 비도핑 화합물 반도체 기판 위에 적층된 일 도전형의 에피택셜층을 준비하는 공정과,
    예정한 애노드 본딩 패드 고착 영역의 일 도전형의 에피택셜층 표면으로부터 상기 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역을 형성하는 공정과,
    전면에 질화막을 형성하고, 상기 에피택셜층 표면에 쇼트키 접합을 형성하며, 해당 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 해당 애노드 전극을 더 연장하여 상기 애노드 본딩 패드 고착 영역의 상기 에피택셜층 표면에 직접 고착되는 애노드 본딩 패드를 형성하는 공정과,
    상기 애노드 본딩 패드에 본딩 와이어를 고착하는 공정
    을 포함하는 것을 특징으로 하는 쇼트기 배리어 다이오드의 제조 방법.
  9. 비도핑 화합물 반도체 기판 위에 적층된 일 도전형의 에피택셜층을 준비하는공정과,
    예정한 애노드 본딩 패드 고착 영역에 일 도전형 고농도 영역을 형성하고, 상기 고농도 영역을 둘러싸며, 상기 에피택셜층 표면으로부터 상기 비도핑 화합물 반도체 기판까지 도달하는 절연화 영역을 형성하는 공정과,
    전면에 질화막을 형성하고, 상기 에피택셜층 표면에 쇼트키 접합을 형성하며, 해당 쇼트키 접합으로부터 연장되는 애노드 전극을 형성하고, 해당 애노드 전극을 더 연장하여 상기 애노드 본딩 패드 고착 영역의 상기 에피택셜층 표면에 직접 고착하는 애노드 본딩 패드를 형성하는 공정과,
    상기 애노드 본딩 패드에 본딩 와이어를 고착하는 공정
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 절연화 영역은 이온 주입에 의해 형성되는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 본딩 패드는 Ti/Pt/Au를 순차적으로 증착한 금속층만으로 형성되는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
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