KR100612187B1 - 쇼트키 배리어 다이오드의 제조 방법 - Google Patents

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Abstract

종래, 쇼트키 접합 부분을 형성할 때에는 매우 정밀한 에칭의 컨트롤이 필요하며, 재현성이 나빠, 고주파 특성이 안정되지 않는다는 문제가 있었다.
기판 표면에 InGaP층을 적층하고, Pt/Ti/Pt/Au를 증착한 후, 열 처리에 의해 Pt를 InGaP층에 매립하고, GaAs 계면과 쇼트키 접합을 형성한다. 복잡한 에칭 컨트롤이 불필요하고, 재현성이 좋으며, 안정된 쇼트키 배리어 다이오드를 제공할 수 있다. 또한 제조 플로우도 간소화하여, 효율화도 도모할 수 있다.
쇼트키 접합, GaAs 계면, 쇼트키 배리어 다이오드, 에피택셜층 계면

Description

쇼트키 배리어 다이오드의 제조 방법{MANUFACTURING METHOD OF SCHOTTKY BARRIER DIODE}
도 1은 본 발명의 반도체 장치를 설명하기 위한 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 종래의 반도체 장치를 설명하기 위한 단면도.
도 7은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : n+ GaAs 기판
22 : n+형 에피택셜층
23 : n형 에피택셜층
25 : 산화막
28 : 오믹 전극
29 : 쇼트키 컨택트홀
31a : 쇼트키 접합 영역
본 발명은, 고주파 회로에 채용되는 화합물 반도체의 쇼트키 배리어 다이오드의 제조 방법에 관한 것으로, 특히 재현성이 좋은 쇼트키 접합을 형성할 수 있는 화합물 반도체의 쇼트키 배리어 다이오드의 제조 방법에 관한 것이다.
세계적으로 휴대 전화 시장이 확대됨과 더불어 디지털 위성 방송 수신기용 수요가 높아지는 것에 수반하여 고주파 디바이스의 수요가 급증하고 있다. 그 소자로서는, 고주파를 다루기 때문에 갈륨 비소(GaAs)를 이용한 전계 효과 트랜지스터를 사용하는 경우가 많으며, 그에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)나, 국부 발진용 FET의 개발이 진행되고 있다.
또한, GaAs 쇼트키 배리어 다이오드도 기지국용 등으로 수요가 높아지고 있다.
도 6에는 종래의 쇼트키 배리어 다이오드의 동작 영역 부분의 단면도를 도시한다.
n+형 GaAs 기판 위(21)에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 적층하고, 또한 동작층이 되는 n형 에피택셜층(23)(1.3×1017㎝-3)을, 예를 들면 3500Å정도 퇴적한다.
오믹 전극(28)이 되는 제1층째의 금속층은, n+형 에피택셜층(22)에 오믹 접합하는 AuGe/Ni/Au이다. 제2 층째의 금속층은 Ti/Pt/Au이다. 이 제2층째의 금속층의 패턴은 애노드측과 캐소드측 2종류가 있다. 애노드측에서는 n형 에피택셜층(23)과 쇼트키 접합을 형성한다. 이 쇼트키 접합 영역(31a)을 갖는 애노드측의 제2층째의 금속층을 이하 쇼트키 전극(31)이라고 칭한다. 쇼트키 전극(31)은 애노드 본딩 패드를 형성하는 제3층째의 Au 도금층의 기초 전극도 되며 쌍방의 패턴은 완전히 중첩된다. 캐소드측의 제2층째의 금속층은 오믹 전극과 컨택트하고, 또한 캐소드 본딩 패드를 형성하는 제3층째의 Au 도금층의 기초 전극으로 되며, 애노드측과 마찬가지로 쌍방의 패턴은 완전히 중첩된다. 쇼트키 전극(31)은, 그 패턴 끝의 위치를 폴리이미드층의 상면에 배치할 필요가 있으므로, 쇼트키 접합 영역(31a) 주변에서 캐소드측에 16㎛ 오버랩하여 패터닝된다. 쇼트키 접합부 이외의 기판은 캐소드 전위이고, 애노드 전극(34)과 캐소드 전위로 되는 GaAs가 교차하는 부분에서는 절연을 위해 폴리이미드층(30)이 형성된다. 이 교차 부분의 면적은 1300㎛2 정도나 되며, 큰 기생 용량을 갖기 때문에, 이격 거리를 6∼7㎛ 정도의 두께로 함으로써 기생 용량을 완화시킬 필요가 있다. 폴리이미드는 낮은 유전률과, 두껍게 형성할 수 있는 성질이 있으므로 층간 절연층으로서 채용된다.
쇼트키 접합 영역(31a)은 10V 정도의 내압과 양호한 쇼트키 특성을 확보하기 위해 1.3×1017㎝-3 정도의 n형 에피택셜층(23) 위에 형성된다. 한편, 오믹 전극(28)은 추출 저항을 저감시키기 때문에, 메사 에칭에 의해 노출된 n+형 에피택셜층(22) 표면에 형성한다. 또한, n+형 에피택셜층(22)의 하층은 고농도의 GaAs 기판(21)으로 되며, 이면 전극으로서 오믹 전극(28)인 AuGe/Ni/Au가 형성되고, 기판 이면으로부터의 추출 기종에도 대응이 가능하게 되어 있다.
도 7부터 도 11에 종래의 쇼트키 배리어 다이오드의 제조 방법을 도시한다.
도 7에서는, 메사 에칭에 의해 n+형 에피택셜층(22)을 노출시키고, 제1층째의 금속층을 부착하여 오믹 전극(28)을 형성한다.
즉, n+ GaAs 기판(21)에 n+형 에피택셜층(22)(5×1018㎝-3)을 6㎛ 정도 퇴적하고, 그 위에 n형 에피택셜층(23)(1.3×1017㎝-3)을 3500Å 정도 퇴적한다. 그 후 전면을 산화막(25)으로 피복하고, 예정된 오믹 전극(28) 위의 레지스트층에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 예정된 오믹 전극(28) 부분의 산화막(25)을 에칭하고, 또한 n+형 에피택셜층(22)이 노출되도록 n형 에피택셜층(23)의 메사 에칭을 행한다.
그 후, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 레지스트층을 제거하고, 예정된 오믹 전극(28) 부분에 금속층을 남긴다. 이어서 합금화 열 처리에 의해 n+형 에피택셜층(22)에 오믹 전극(28)을 형성한다.
도 8에서는, 쇼트키 컨택트홀(29)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정된 쇼트키 접합 영역(31a) 부분에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 노출된 산화막(25)을 에칭 후 레지스트를 제거하여, 예정된 쇼트키 접합 영역(31a)부의 n형 에피택셜층(23)이 노출된 쇼트키 컨택트홀(29)을 형성한다.
도 9에서는, 절연을 위한 폴리이미드층(30)을 형성한다. 전면에 폴리이미드를 수회에 걸쳐 코팅하여, 두꺼운 폴리이미드층(30)을 형성한다. 새로운 레지스트층을 전면에 형성하고, 예정된 폴리이미드층(30) 부분이 남도록 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 그 후, 노출된 폴리이미드를 웨트 에칭에 의해 제거한다. 그 후 레지스트층을 제거하고 폴리이미드층(30)을 경화하여, 6∼7㎛의 두께로 한다.
도 10에서는, 쇼트키 컨택트홀(29) 내에 노출된 n형 에피택셜층(23)을 에칭하고, 쇼트키 전극(31)을 형성한다.
쇼트키 컨택트홀(29) 주위의 산화막(25)을 마스크로 n형 에피택셜층(23)을 에칭한다. 상술한 바와 같이, 컨택트홀(29) 형성 후, n형 에피택셜층(23) 표면이 노출된 상태에서 폴리이미드층(30)이 형성된다. 쇼트키 접합은, 청정한 GaAs 표면에 형성하는 것이 필수이고, 그로 인해 쇼트키 전극 형성 전에 n형 에피택셜층(23) 표면을 에칭한다. 또한, 동작층으로서 최적의 두께인 2500Å를 확보하기 위해, 온도 및 시간을 정밀하게 컨트롤하여 3500Å 정도의 두께로부터 2500Å가 되도록 웨트 에칭한다.
그 후, Ti/Pt/Au를 순차 진공 증착하여, 애노드 전극의 기초 전극을 겸하는 쇼트키 전극(31) 및 캐소드 전극(35)용 기초 전극을 형성한다.
도 11에서는, 애노드 전극(34) 및 캐소드 전극(35)이 되는 Au 도금층을 형성한다.
예정된 애노드 전극(34) 및 캐소드 전극(35) 부분의 기초 전극을 노출시키고 나머지 부분을 레지스트층으로 피복한 후, 전해 금도금을 행한다. 그 때 레지스트층이 마스크가 되어, 기초 전극이 노출된 부분에만 Au 도금이 부착되어, 애노드 전극(34), 캐소드 전극(35)이 형성된다. 기초 전극은 전면에 설치되어 있으며, 레지스트 제거 후 Ar 플라즈마에 의한 이온 밀링을 행하며, Au 도금이 실시되지 않은 부분의 기초 전극을 깎아 애노드 및 캐소드 전극(34, 35)의 형상으로 패터닝한다. 그 때, Au 도금 부분도 다소 깎이지만, 6㎛ 정도의 두께라면 문제없다.
또한 이면을 백랩핑 처리하고, AuGe/Ni/Au를 순차 증착하여, 합금화 열 처리를 실시하여, 이면의 오믹 전극(28)을 형성한다.
화합물 반도체 쇼트키 배리어 다이오드는 전공정을 완성하면, 조립을 행하는 후공정으로 이행된다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별 반도체 칩으 로 분리되고, 프레임(도시하지 않음)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 애노드 및 캐소드 본딩 패드와 소정의 리드(도시하지 않음)를 접속한다. 본딩 와이어로서는 금 세선을 이용하며, 주지된 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
종래의 쇼트키 배리어 다이오드의 기판 구조는, 다양한 기종에 대응할 수 있도록, 이면으로부터도 캐소드 전극을 추출할 수 있는 구조로 되며, n+형 GaAs 기판 위에 n+형 에피택셜층을 형성하고, 그 상층에는 소정의 특성을 확보하기 위해, 1.3×1017㎝-3 정도의 n형 에피택셜층을 형성한 구조로 되어 있다.
쇼트키 전극은 소정의 특성을 확보할 필요가 있으므로, n형 에피택셜층의 청정한 표면을 노출시켜 금속을 증착하여, 쇼트키 접합을 형성한다. 오믹 전극은 추출 저항을 저감시키기 때문에, 그 하층의 n+형 에피택셜층에 오믹 접합을 형성한다.
여기서, 종래의 제조 방법에 의하면 이하의 문제가 있다.
첫째, 쇼트키 접합 영역(31a)은, 최상층의 n형 에피택셜층(23)에 쇼트키 접합시키지만, 동작층의 내압 및 저항을 고려한 최적의 두께인 2500Å를 확보하기 위해, 3500Å 정도의 n형 에피택셜층(23)으로부터 2500Å가 될 때까지 에칭하여 형성된다. 이 때의 에칭은 웨트 에칭이기 때문에, 시간이나 온도, 또한 에칭액 내에서 의 웨이퍼의 진동 폭, 진동 스피드 등의 컨트롤이 매우 곤란한 데다가, 에칭액을 소정의 선도 유지 시간 내에 사용해야한다. 따라서, 이 방법으로는 웨이퍼마다 변동이 생기고, 동작 영역의 특성의 재현성 및 고주파 특성을 향상시키기 어렵다는 문제가 있다.
둘째, 메사 구조를 채용함으로써, 공정 수에 맞는 메사 에칭이 필요해져 레지스트와 산화막의 밀착성의 변동에 의해 불량이 발생하는 경우가 있다. 또한, 층간 절연막으로서의 폴리이미드층 형성 공정이나, 폴리이미드층 위에 전극의 추출을 형성하는 Au 도금 형성 공정 등이 필요하고, 제조 플로우를 복잡하게 하여, 시간적으로도 효율적이지 않다는 문제가 있다.
화합물 반도체는 그 기판의 가격 자체가 높기 때문에, 합리화를 위해서는, 제조 공정의 간소화나 효율화를 도모하는 것이 중요한 과제이며, 또한 재현성이 좋고, 안정된 쇼트키 배리어 다이오드의 특성을 얻는 것이 기대되고 있다.
본 발명은, 이러한 과제를 감안하여 이루어져, 비도핑 화합물 반도체 기판에 일 도전형의 에피택셜층 및 안정된 화합물 반도체층을 적층하고, 예정된 제1 전극하의 화합물 반도체층 표면에 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과, 고농도 이온 주입 영역에 오믹 접합하는 제1 전극을 형성하는 공정과, 화합물 반도체층 표면에 쇼트키 금속을 증착한 후, 열 처리를 행하여 쇼트키 금속의 일부를 화합물 반도체층으로 확산하여 매립하고, 화합물 반도체층 하층의 에피택셜층 계면과 쇼트키 접합을 형성하는 제2 전극을 형성하는 공정과, 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정을 포함하는 것을 특징으로 하고, 제조 공정의 간소화 및 효율화를 실현하여, 재현성이 더 좋으며, 특성이 안정되고 그 위에 또 고주파 특성을 향상시킬 수 있는 쇼트키 배리어 다이오드의 제조 방법을 제공할 수 있는 것이다.
<발명의 실시예>
도 1부터 도 5를 참조하면서, 본 발명의 실시예를 상세히 설명한다.
본 발명의 쇼트키 배리어 다이오드는, 화합물 반도체 기판(1)과, 고농도 에피택셜층(2), 에피택셜층(3) 및 안정된 화합물 반도체층(4)과, 고농도 이온 주입 영역(7)과, 제1 전극(8)과, 제2 전극(11)과, 금속층(14, 15)으로 구성된다.
도 1에는, 동작 영역 부분의 단면도를 도시한다.
화합물 반도체 기판(1)은, 비도핑의 GaAs 기판이고, 그 위에 5000Å의 n+형 에피택셜층(2)(5×1018㎝-3), 2500Å의 n형 에피택셜층(3)(1.3×1017㎝ -3), 및 200Å의 비도핑 InGaP층(4)을 적층한다. 어느 한 층에도 메사는 형성되지 않으며, 평탄한 기판 구조로 되어 있다. 또한, 최상층의 InGaP층(4)에 의해, 외부 오염을 받기 쉬운 n형 에피택셜층(3)의 표면이 보호되어 있다.
고농도 이온 주입 영역(7)은, 오믹 전극(8) 아래의 InGaP층(4) 표면으로부터 n+ 에피택셜층(2)까지 도달하도록 형성한다. 원형의 쇼트키 전극(11) 외주를 따라 형성되고, 오믹 전극(8)과 거의 중첩하여 형성되며, 쇼트키 전극(11)과 고농도 이온 주입 영역(7)의 이격 거리는 1㎛ 이다. 즉, 종래의 메사 구조를 채용하는 대신 에, 플래너 구조를 유지한 상태에서 표면에 고농도 이온 주입 영역(7)을 형성한 구조로 되어 있어, 메사를 형성하지 않고 오믹 접합을 실현할 수 있다.
제1 전극인 오믹 전극(8)은, 고농도 이온 주입 영역(7)에 컨택트하는 제1층째의 금속층이다. AuGe/Ni/Au를 순차 증착하고, 쇼트키 접합 부분을 원형으로 도려낸 형상으로 패터닝된다. 인접하는 쇼트키 전극(11)과의 이격 거리는 2㎛ 이다.
제2 전극인 쇼트키 전극(11)은, Pt/Ti/Pt/Au를 순차 증착시킨 제2층째의 금속층으로, 직경 10㎛의 원형으로 패터닝되고, InGaP층(4) 하층의 n형 에피택셜층(3)과 쇼트키 접합을 형성한다.
동작 영역이 되는 n형 에피택셜층(3)은 내압 등 소정의 특성을 갖출 필요가 있기 때문에 그 두께는 2500Å가 바람직하다. 여기서, InGaP층(4)을 형성함으로써, n형 에피택셜층(3)은 쇼트키 전극(11)이 형성되기 직전까지 InGaP층(4)에 의해 보호되어, 2500Å의 n형 에피택셜층(3)과 고품질, 고정밀도의 쇼트키 접합을 얻을 수 있다. 또한 InGaP층(4)은 비도핑이므로, 제2층째의 금속층으로 형성하는 쇼트키 접합 측면부에서의 용량의 발생을 억제할 수 있다.
금속층은, 애노드 전극(14) 및 캐소드 전극(15)이 되는 제3층째의 Ti/Pt/Au로 이루어지는 증착 금속층이다. 애노드 전극(14)은 쇼트키 전극(11)과 컨택트하고, 애노드 본딩 영역까지 연장되어, 애노드 본딩 패드(14a)로 된다. 또한, 질화막(5)을 통해 오믹 전극(8) 또는 캐소드 전위인 GaAs와 절연된다.
애노드 본딩 패드부(14a) 아래에는, 붕소 등을 주입하여 절연화한 영역(6)등(이것을 이하 절연화 영역이라고 칭함)이 형성된다. 비도핑 GaAs 기판까 지 달하는 절연화 영역(6)에 의해 캐소드 전위인 GaAs와 애노드 전극(14)을 절연할 수 있으므로, 폴리이미드 및 질화막을 형성하지 않고 와이어 본드부를 기판에 직접 고착시킬 수 있다.
캐소드 전극(15)은 애노드 전극(14)에 서로 대향하여 형성되고, 오믹 전극(8)과 컨택트하여, 캐소드 본딩 영역까지 연장되어, 캐소드 본딩 패드(15a)로 된다. 오믹 전극(8)이 컨택트하는 고농도 이온 주입 영역(7) 및 n+형 에피택셜층(2)은 캐소드 전위(전극)가 된다. 캐소드 본딩 패드(15a)는 InGaP층(4) 표면에 직접 고착된다.
도 2부터 도 5에 본 발명의 쇼트키 배리어 다이오드의 제조 방법을 상세히 도시한다.
쇼트키 배리어 다이오드는, 비도핑 화합물 반도체 기판에 일 도전형의 에피택셜층 및 안정된 화합물 반도체층을 적층하고, 예정된 제1 전극 아래의 화합물 반도체층 표면에 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과, 고농도 이온 주입 영역에 오믹 접합하는 제1 전극을 형성하는 공정과, 화합물 반도체층 표면에 쇼트키 금속을 증착시킨 후, 열 처리를 행하여 쇼트키 금속의 일부를 화합물 반도체층으로 확산하여 매립하고, 화합물 반도체층 하층의 에피택셜층 계면과 쇼트키 접합을 형성하는 제2 전극을 형성하는 공정과, 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정으로 이루어진다.
본 발명의 제1 공정은, 도 2에 도시한 바와 같이 비도핑 화합물 반도체 기판(1)에 일 도전형의 에피택셜층(3) 및 안정된 화합물 반도체층(4)을 적층하고, 예정된 제1 전극(8) 아래의 화합물 반도체층(4) 표면에 일 도전형의 고농도 이온 주입 영역(7)을 형성하는 것이다.
본 공정은, 본 발명의 특징이 되는 공정으로서, 예정된 오믹 전극(8)이 형성되는 영역의 n형 에피택셜층(3)을 관통하여 n+형 에피택셜층(2)에 달하는 고농도이온 주입 영역(7)을 형성한다.
즉, 비도핑 GaAs 기판(1)에 n+형 에피택셜층(2)(5×1018㎝-3)을 5000Å 정도 퇴적하고, 그 위에 n형 에피택셜층(3)(1.3×1017㎝)을 2500Å 퇴적한다. 또한 그 상층에는 비도핑의 InGaP층(4)을 200Å 형성한다. 여기서, InGaP층(4)은 안정된 화합물 반도체층으로서, 외부 오염으로부터 GaAs를 보호하는 패시베이션막이 된다.
그 후 전면을 질화막(5)으로 피복하고, 레지스트층을 설치하여 예정된 절연화 영역(6) 위의 레지스트층에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 B+ 불순물을 이온 주입하여 비도핑 GaAs 기판(1)까지 달하는 절연화 영역(6)을 형성하고, 캐소드 전위로 되는 GaAs와 애노드 본딩 패드부(14a)와의 절연화를 도모한다.
이어서, 예정된 고농도 이온 주입 영역(7)이 형성되는 영역 위의 레지스트층에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 고농도의 n형 불순물(Si+, 1×1018㎝-3 정도)을 이온 주입하 여, 예정된 오믹 전극(8) 부분의 InCaP층(4), n형 에피택셜층(3)을 관통하여, n+형 에피택셜층(2)에 달하는 고농도 이온 주입 영역(7)을 형성한다. 이 때, 이온 주입은, 다른 조건으로 복수회로 나누어 주입하는 등, 고농도 이온 주입 영역(7)의 불순물 농도가 깊이 방향으로 가능한 한 균일해지도록 형성한다.
그 후 레지스트층을 제거하여, 어닐링용으로 질화막(5)을 재차 피착하여 고농도 이온 주입 영역(7) 및 절연화 영역(6)의 활성화 어닐링을 실시한다.
본 발명의 제2 공정은, 도 3에 도시한 바와 같이, 고농도 이온 주입 영역(7) 표면에 오믹 접합하는 제1 전극(8)을 형성하는 것이다.
전면에 레지스트층을 형성하고, 예정된 오믹 전극(8)을 형성하는 부분에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행한다. 레지스트층으로부터 노출된 질화막(5)을 제거하고, 제1층째의 금속층인 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해 레지스트층을 제거하고, 예정된 오믹 전극(8) 부분에 제1층째의 금속층을 남긴다. 이어 합금화 열 처리에 의해 고농도 이온 주입 영역(7) 표면에 오믹 전극(8)을 형성한다.
본 발명의 제3 공정은, 도 4에 도시한 바와 같이, 화합물 반도체층(4) 표면에 쇼트키 금속(10)을 증착시킨 후, 열 처리를 행하여 쇼트키 금속(10)의 일부를 화합물 반도체층(4)으로 확산하여 매립하고, 화합물 반도체층(4) 하층의 에피택셜층(3) 계면과 쇼트키 접합을 형성하는 제2 전극(11)을 형성하는 것이다.
본 공정은 본 발명의 특징이 되는 공정으로서, InGaP층(4) 표면에 쇼트키 금 속(10)을 증착시킨 후, 열 처리를 실시하여 쇼트키 금속(10)의 매립에 의해 쇼트키 접합을 형성하는 것이다.
도 4의 (a)에서는, 새로운 레지스트층을 전면에 형성하고, 예정된 쇼트키 전극(11) 부분에 선택적으로 창을 만드는 포토 리소그래피 프로세스를 행한다. 노출된 질화막(5)을 드라이 에칭한 후, 예정된 쇼트키 전극(11)부의 InGaP층(4)이 노출된 쇼트키 컨택트홀(9)을 형성한다. 그 후 전면에 쇼트키 금속(10)이 되는 제2층째의 금속층인 Pt/Ti/Pt/Au의 4층을 순차 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해 레지스트층을 제거하고, 쇼트키 컨택트홀(9)에 쇼트키 금속층(10)을 남긴다.
도 4의 (b)에서는, 이어서 400℃ 전후로 열 처리를 실시한다. 쇼트키 금속(10) 최하층의 Pt가 열 처리에 의해 InGaP층(4)으로 확산됨으로써, 쇼트키 금속(10)은 매립되어, n형 에피택셜층(3) 계면에 도달한다. 이에 따라 종래와 같은 복잡한 에칭 컨트롤을 하지 않고, n형 에피택셜층(3)과 쇼트키 접합을 형성하는 쇼트키 전극(11)이 형성된다. 즉, 쇼트키 접합을 형성하기 직전까지, GaAs 계면은 InGaP에 의해 피복되어 있으며, GaAs 계면이 대단히 양호한 상태에서 쇼트키 접합을 형성할 수 있다. 또한, 매립을 행하는 열 처리는 InGaP층(4)에서 매립이 멈추도록 행하여, 동작 영역이 되는 n형 에피택셜층(3)은 소정의 특성을 얻을 수 있는 2500Å를 유지할 수 있다. 여기서, 쇼트키 금속(10)은 최하층이 Pt인 증착 금속층이면 상기한 것에 한하지 않는다.
즉, 패시베이션막인 InGaP층(4)에 의해, n형 에피택셜층(3) 표면과 양호한 쇼트 키 접합을 형성하는 쇼트키 전극(11)을 용이하게 형성할 수 있다. 종래의 제조 방법으로는, 시간이나 온도, 또한 에칭액 내에서의 웨이퍼의 진동 폭, 진동 스피드 등의 정밀한 컨트롤이 매우 곤란한데다가, 에칭액을 소정의 선도 유지 시간 내에 사용하는 것이 요구된다. 그러나, 본 발명의 제조 방법에 따르면, 사전에 동작층으로서 최적의 2500Å의 에피택셜층(3)을 형성하고, 최하층이 Pt인 쇼트키 금속층을 열 처리로 InGaP층으로 확산하여 매립함으로써, 동작층 두께의 컨트롤이 용이해진다. 또한, 종래와 같은 복잡한 에칭 컨트롤도 행하지 않고, 쇼트키 접합 직전까지 InGaP층에 의해 n형 에피택셜층 표면이 보호되어 있기 때문에, 재현성이 좋은 쇼트키 접합을 형성할 수 있어, 특성이 안정된 쇼트키 배리어 다이오드를 제조할 수 있는 이점을 갖는다.
본 발명의 제4 공정은, 도 5에 도시한 바와 같이, 제1 전극(8) 및 제2 전극(11)에 각각 컨택트하는 금속층(14, 15)을 형성하는 것이다.
본 공정도 본 발명의 특징이 되는 공정으로서, 쇼트키 전극(11) 및 오믹 전극(8)의 추출때문에, 애노드 전극(14) 및 캐소드 전극(15)이 되는 증착 금속층을 형성한다.
우선, 전면에 층간 절연막으로 되는 5000Å 정도의 질화막(5)을 재차 피착한다. 레지스트층을 형성하고, 컨택트부로 되는 쇼트키 전극(11), 오믹 전극(8) 및 애노드 본딩 패드(14a), 캐소드 본딩 패드(15a) 부분에 선택적으로 창을 만드는 포토리소그래피 프로세스를 행하고, 질화막(5)을 에칭한다. 레지스트를 제거 후, 또한 새로운 레지스트층을 형성하고, 원하는 애노드 전극(14), 캐소드 전극(15)의 패 턴에 선택적으로 창을 만드는 포트리소그래피 프로세스를 행한다. 전면에 Ti/Pt/Au를 순차 증착하고, 리프트 오프에 의해 애노드 전극(14) 및 캐소드 전극(15)을 형성하고, 이면을 백랩핑 처리한다.
여기서, 애노드 전극(14) 및 캐소드 전극(15)은, 통상의 리프트 오프법으로 형성하는 증착 금속이다. 또한, 애노드 전극(14) 및 캐소드 전극(15)과의 층간 절연막은 질화막(5)이고, 본딩 패드부도 기판에 직접 고착할 수 있으므로, 폴리이미드층을 생략할 수 있다. 이에 따라, 종래 폴리이미드층 위에서 폴리이미드의 부조화를 흡수하기 위해 두껍게 형성되어 있는 배선 및 본딩 패드 형성의 Au 도금 공정을 생략할 수 있다.
종래의 두꺼운 폴리이미드층의 형성 공정은, 수회에 걸친 코팅이나 경화에 의해, 시간도 걸리고, 또한 공정을 복잡하게 하였다. 또한 Au 도금층의 형성 공정도 제조 공정 수를 증가시키는 요인으로 되었다. 그러나, 본 발명의 제조 방법에 의하면, 이들 폴리이미드층 및 Au 도금층 형성 공정을 생략할 수 있고, 제조 공정의 대폭적인 간략화와, 효율화를 실현할 수 있다.
화합물 반도체 쇼트키 배리어 다이오드는 전공정을 완성하면, 조립을 행하는 후공정으로 이행된다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별 반도체 칩으로 분리되고, 프레임(도시하지 않음)에 이 반도체 칩을 고착한 후, 본딩 와이어로 반도체 칩의 본딩 패드(14a, 15a)와 소정의 리드(도시하지 않음)를 접속한다. 본딩 와이어로서는 금 세선을 이용하여, 주지의 스티치 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.
본 발명의 제조 방법에 따르면, 이하에 나타내는 효과를 얻을 수 있다.
첫째, 패시베이션막인 InGaP층에 의해, n형 에피택셜층 표면과 양호한 쇼트 키 접합을 형성하는 쇼트키 전극을 용이하게 형성할 수 있다. 사전에 동작층으로서 최적의 2500Å의 에피택셜층(3)을 형성하고, 최하층이 Pt인 쇼트키 금속층을 열 처리로 InGaP층으로 확산하여 매립함으로써, 동작층 두께의 컨트롤이 용이해진다. 또한, 종래와 같은 복잡한 에칭 컨트롤도 행하지 않고, 쇼트키 접합 직전까지 InGaP층에 의해 n형 에피택셜층 표면이 보호되어 있기 때문에, 재현성이 좋은 쇼트키 접합을 형성할 수 있고, 특성이 안정된 쇼트키 배리어 다이오드를 제조할 수 있는 이점을 갖는다.
종래의 제조 방법으로는, 시간이나 온도, 또한 에칭액 내에서의 웨이퍼의 진동 폭, 진동 스피드 등의 정밀한 컨트롤이 매우 곤란한데다가, 에칭액을 소정의 선도 유지 시간 내에 사용하는 것이 요구되지만, 본 발명의 제조 방법에 따르면, 수율도 향상하고, 안정된 쇼트키 접합을 형성하는 것이 가능해지며, 고주파 회로에서 매우 중요한 과제인 특성의 변동을 억제할 수 있다.
둘째, 상기한 쇼트키 배리어 다이오드의 제조를, 효율적으로 제조 공정을 더 간략화하여 실현할 수 있다. 구체적으로 설명하면, 메사 에칭 공정, 쇼트키 접합 형성 전의 n형 에피택셜층 에칭 공정, 폴리이미드층 형성 공정, Au 도금 공정 등이다. 폴리이미드층은 6∼7㎛의 두께로 하기 때문에, 수회의 코팅을 반복하여 형성된다. 폴리이미드층을 수회에 걸쳐 코팅하면 시간도 걸리며, 제조 플로우도 복잡 해진다. 또한, 폴리이미드가 불필요해지면, Au 도금층에 의한 전극도 불필요해진다. 종래에는 땜납 실장 시의 열이나 와이어 본딩 시의 스트레스에 의한 전극의 조각이나 변형을 막기 위해 전극의 강도를 확보할 필요가 있어, 두꺼운 Au 도금층에 의해 애노드 전극 및 캐소드 전극이 형성되었다. 그러나, 폴리이미드층이 불필요하면, 그 영향을 고려할 필요도 없다. 즉, 금 도금 전극이 불필요해져, Ti/Pt/Au의 증착 금속만으로 애노드 전극 및 캐소드 전극을 형성할 수 있어, 신뢰성도 향상한다. 또한 종래 수율의 저하를 야기하는 상기한 요인이 없어지므로, 수율도 향상하게 된다.
셋째, 폴리이미드층 형성 공정, 금 도금 형성 공정을 생략할 수 있으므로, 비용의 삭감에도 대폭 기여한다.
즉, 재현성이 좋고 안정된 고주파 특성을 갖는 쇼트키 배리어 다이오드의, 제조 공정의 간략화와 효율화를 도모한 제조 방법을 제공할 수 있는 이점이 있다.

Claims (5)

  1. 일 도전형의 에피택셜층 위에 상기 에피택셜층의 표면을 패시베이션하기 위한 화합물 반도체층을 적층하는 공정과,
    상기 화합물 반도체층 표면에 쇼트키 금속을 증착 후, 열 처리하여 상기 쇼트키 금속의 일부를 상기 화합물 반도체층으로 확산하여 매립하고, 상기 에피택셜층 계면과 쇼트키 접합을 형성하는 공정
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  2. 비도핑 화합물 반도체 기판에 일 도전형의 에피택셜층 및 상기 에피택셜층의 표면을 패시베이션하기 위한 화합물 반도체층을 적층하고, 예정된 제1 전극 하의 상기 화합물 반도체층 표면에 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과,
    상기 고농도 이온 주입 영역에 오믹 접합하는 제1 전극을 형성하는 공정과,
    상기 화합물 반도체층 표면에 쇼트키 금속을 증착 후, 열 처리를 행하여 상기 쇼트키 금속의 일부를 상기 화합물 반도체층으로 확산하여 매립하고, 상기 화합물 반도체층 하층의 상기 에피택셜층 계면과 쇼트키 접합을 형성하는 제2 전극을 형성하는 공정과,
    상기 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  3. 비도핑 화합물 반도체 기판에 일 도전형의 고농도 에피택셜층과 일 도전형의 에피택셜층 및 상기 에피택셜층의 표면을 패시베이션하기 위한 화합물 반도체층을 적층하고, 예정된 제1 전극 하의 화합물 반도체층 표면으로부터 상기 고농도 에피택셜층에 도달하는 일 도전형의 고농도 이온 주입 영역을 형성하는 공정과,
    상기 고농도 이온 주입 영역에 오믹 접합하는 제1 전극을 형성하는 공정과,
    상기 제1 전극으로 외주를 둘러싼 상기 화합물 반도체층 표면에 쇼트키 금속을 증착 후, 열 처리를 행하여 상기 쇼트키 금속의 최하층을 상기 화합물 반도체층으로 확산하여 매립하고, 상기 화합물 반도체층 하층의 상기 에피택셜층 계면과 쇼트키 접합을 형성하는 제2 전극을 형성하는 공정과,
    상기 제1 및 제2 전극에 각각 컨택트하는 금속층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 쇼트키 금속은, 최하층이 Pt인 다층 금속층을 순차 증착하여 형성하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    쇼트키 접합을 형성하는 직전까지 상기 화합물 반도체층에 의해 상기 에피택셜층의 표면이 보호되는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
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