JP2679653B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は低抵抗なオーミック電極
をもち、マイクロ波及びミリ波の波長領域に於て高速動
作する半導体装置に関するものである。
をもち、マイクロ波及びミリ波の波長領域に於て高速動
作する半導体装置に関するものである。
【０００２】
【従来の技術】ノンアロイオーミック電極は金属〜半導
体界面はショットキー接触であるものの、そのショット
キー障壁の高さは低いかあるいは厚みが少ないため、ト
ンネル効果及び熱電子放出によりチャネルと電気的導通
がオーミック性接触によって現せる電極構造を指す。ゲ
ート電極をキャップ層よりもバンドギャップが大きく電
子親和力が小さい半導体により構成されているショット
キー層上に形成する際、オーミック電極に於けるトンネ
ル効率を向上させるため、該半導体層のゲート電極形成
位置より表面側に高Ｉｎ組成層で構成された第２のキャ
ップ層を設け、オーミック電極は該第２のキャップ層の
表面側に形成されている第１のキャップ層上に形成され
る例がある。このような構造がＩｎＰ基板上のＩｎＡｌ
Ａｓ／ＩｎＧａＡｓ系ＨＥＭＴに応用された例が、例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１１巻、第１１号、５０２頁（ＩＥＥＥ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、Ｖ
ＯＬ．１１、Ｎｏ．１１、Ｐ．５０２）にＥｎｏｋｉら
（Ｔ．Ｅｎｏｋｉ ｅｔ ａｌ．）に報告されている。
ここでは第１のキャップ層としてＩｎＧａＡｓ層、第２
のキャップ層としてＩｎＡｌＡｓ層を用いている。この
報告では電極金属としてＡｕＧｅ／Ｎｉがノンアロイの
状態で用いられており、オーミック電極のコンタクト抵
抗として０．１４Ω・ｍｍが得られている。このような
構造はオーミック電極はキャップ層にショットキー接触
しているにも関わらずショットキー層のバリアが薄いた
めトンネル効率が上がり、低ソース抵抗及び低ドレイン
抵抗なオーミック電極が作製できる。
体界面はショットキー接触であるものの、そのショット
キー障壁の高さは低いかあるいは厚みが少ないため、ト
ンネル効果及び熱電子放出によりチャネルと電気的導通
がオーミック性接触によって現せる電極構造を指す。ゲ
ート電極をキャップ層よりもバンドギャップが大きく電
子親和力が小さい半導体により構成されているショット
キー層上に形成する際、オーミック電極に於けるトンネ
ル効率を向上させるため、該半導体層のゲート電極形成
位置より表面側に高Ｉｎ組成層で構成された第２のキャ
ップ層を設け、オーミック電極は該第２のキャップ層の
表面側に形成されている第１のキャップ層上に形成され
る例がある。このような構造がＩｎＰ基板上のＩｎＡｌ
Ａｓ／ＩｎＧａＡｓ系ＨＥＭＴに応用された例が、例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１１巻、第１１号、５０２頁（ＩＥＥＥ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、Ｖ
ＯＬ．１１、Ｎｏ．１１、Ｐ．５０２）にＥｎｏｋｉら
（Ｔ．Ｅｎｏｋｉ ｅｔ ａｌ．）に報告されている。
ここでは第１のキャップ層としてＩｎＧａＡｓ層、第２
のキャップ層としてＩｎＡｌＡｓ層を用いている。この
報告では電極金属としてＡｕＧｅ／Ｎｉがノンアロイの
状態で用いられており、オーミック電極のコンタクト抵
抗として０．１４Ω・ｍｍが得られている。このような
構造はオーミック電極はキャップ層にショットキー接触
しているにも関わらずショットキー層のバリアが薄いた
めトンネル効率が上がり、低ソース抵抗及び低ドレイン
抵抗なオーミック電極が作製できる。
【０００３】また、キャップ層の材料は１種類に限定さ
れているもののその組成を変化させてノンアロイオーミ
ック電極を実現している例が例えば、ジャパニーズ・ジ
ャーナル・オブ・アプライド・フィジックス（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｉｓｉｃｓ）１９８８年第２７巻第９号１７１８頁に記
載のＮｉｔｔｏｎｏらの論文や、アイ・イー・イー・イ
ー エム・ティー・ティー・エス・ダイジェスト（ＩＥ
ＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ）１９９４年２６１頁
に記載のＯｎｄａらの論文が挙げられる。前者はＩｎＧ
ａＡｓ層に於けるＩｎ組成をグレーティッド状に０〜５
０％まで変化させたもの、後者はＩｎＧａＡｓ層をＩｎ
の組成が５３％のものと７０％のものの２層に分けたも
のであり、ともにノンアロイオーミック電極に於ける接
触抵抗を下げることを意図したものである。
れているもののその組成を変化させてノンアロイオーミ
ック電極を実現している例が例えば、ジャパニーズ・ジ
ャーナル・オブ・アプライド・フィジックス（Ｊａｐａ
ｎｅｓｅ Ｊｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｉｓｉｃｓ）１９８８年第２７巻第９号１７１８頁に記
載のＮｉｔｔｏｎｏらの論文や、アイ・イー・イー・イ
ー エム・ティー・ティー・エス・ダイジェスト（ＩＥ
ＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ）１９９４年２６１頁
に記載のＯｎｄａらの論文が挙げられる。前者はＩｎＧ
ａＡｓ層に於けるＩｎ組成をグレーティッド状に０〜５
０％まで変化させたもの、後者はＩｎＧａＡｓ層をＩｎ
の組成が５３％のものと７０％のものの２層に分けたも
のであり、ともにノンアロイオーミック電極に於ける接
触抵抗を下げることを意図したものである。
【０００４】
【発明が解決しようとする課題】従来例で述べた高濃度
ＩｎＡｌＡｓ層を含む２層キャップ採用によるノンアロ
イオーミック電極構造では、ショットキー電極はこのキ
ャップ層をエッチング除去し、その下のゲートショット
キー層上に形成しなければならない。このエッチングプ
ロセスをリセス形成と呼ぶがその際、エッチング技術と
してはドライエッチング技術及びウェットエッチングの
２種類が考えられるが、一般に広く用いられているのは
酸と過酸化水素水と水の混合液に代表されるエッチャン
トを用いたウェットエッチングである。従来例で示した
ＩｎＧａＡａ／ＩｎＡｌＡｓの２層キャップを用いた場
合、この異なる材料のエッチングを行わなければなら
ず、エッチングレートが異なることによるえぐれが生じ
る可能性がある。そのためにはこのＩｎＧａＡｓとＩｎ
ＡｌＡｓに対する等速エッチャントを開発する必要もあ
り、プロセス条件の最適化が重要となる。ドライエッチ
ングに関してもこの問題は同様である。従来例でのべた
ＩｎＧａＡｓ層に於けるＩｎの組成を変化させたものに
於いてもＩｎ組成の変化によってエッチングレートの変
化などが生じ易く、その組成は一定であることが望まし
い。
ＩｎＡｌＡｓ層を含む２層キャップ採用によるノンアロ
イオーミック電極構造では、ショットキー電極はこのキ
ャップ層をエッチング除去し、その下のゲートショット
キー層上に形成しなければならない。このエッチングプ
ロセスをリセス形成と呼ぶがその際、エッチング技術と
してはドライエッチング技術及びウェットエッチングの
２種類が考えられるが、一般に広く用いられているのは
酸と過酸化水素水と水の混合液に代表されるエッチャン
トを用いたウェットエッチングである。従来例で示した
ＩｎＧａＡａ／ＩｎＡｌＡｓの２層キャップを用いた場
合、この異なる材料のエッチングを行わなければなら
ず、エッチングレートが異なることによるえぐれが生じ
る可能性がある。そのためにはこのＩｎＧａＡｓとＩｎ
ＡｌＡｓに対する等速エッチャントを開発する必要もあ
り、プロセス条件の最適化が重要となる。ドライエッチ
ングに関してもこの問題は同様である。従来例でのべた
ＩｎＧａＡｓ層に於けるＩｎの組成を変化させたものに
於いてもＩｎ組成の変化によってエッチングレートの変
化などが生じ易く、その組成は一定であることが望まし
い。
【０００５】本発明の課題は、ＩｎＡｌＡｓ層に対し、
オーミック電極からチャネルへ流れる電子のトンネル効
率をＩｎＡｌＡｓ層中に伝導帯がＩｎＡｌＡｓよりも低
い材料層を挿入することで高度化し、ノンアロイオーミ
ック電極形成時のオーミック抵抗を低減できる半導体装
置を提供することである。
オーミック電極からチャネルへ流れる電子のトンネル効
率をＩｎＡｌＡｓ層中に伝導帯がＩｎＡｌＡｓよりも低
い材料層を挿入することで高度化し、ノンアロイオーミ
ック電極形成時のオーミック抵抗を低減できる半導体装
置を提供することである。
【０００６】
【課題を解決するための手段】これらの問題を回避する
ためにはエッチングすべきキャップ層の材料は１種にに
限るのが解決手段のひとつであると考えられる。またそ
の組成についても一定であることがプロセス条件の煩雑
化を招かずに済むことからより望ましい。以上の理由に
より、本材料系のヘテロ接合ＦＥＴの場合のキャップ層
をＩｎＧａＡｓのみにしたうえで低抵抗のノンアロイオ
ーミック電極構造を提供するのが本発明の意図するもの
である。
ためにはエッチングすべきキャップ層の材料は１種にに
限るのが解決手段のひとつであると考えられる。またそ
の組成についても一定であることがプロセス条件の煩雑
化を招かずに済むことからより望ましい。以上の理由に
より、本材料系のヘテロ接合ＦＥＴの場合のキャップ層
をＩｎＧａＡｓのみにしたうえで低抵抗のノンアロイオ
ーミック電極構造を提供するのが本発明の意図するもの
である。
【０００７】本発明によれば、半絶縁性半導体基板上に
形成されてなる半導体装置であって、電子が蓄積されて
なるチャネルを構成する第１の半導体層を備え、かつ該
チャネルに比べ表面側に該チャネルよりも小なる電子親
和力をもつ第２の半導体層を備え、該第２の半導体層中
に、該第２の半導体層よりも低く伝導帯を形成しながら
電子の蓄積を生じさせない範囲で伝導帯不連続量をもつ
ような第３の半導体層が挿入されてなることを特徴とす
る半導体装置が得られる。
形成されてなる半導体装置であって、電子が蓄積されて
なるチャネルを構成する第１の半導体層を備え、かつ該
チャネルに比べ表面側に該チャネルよりも小なる電子親
和力をもつ第２の半導体層を備え、該第２の半導体層中
に、該第２の半導体層よりも低く伝導帯を形成しながら
電子の蓄積を生じさせない範囲で伝導帯不連続量をもつ
ような第３の半導体層が挿入されてなることを特徴とす
る半導体装置が得られる。
【０００８】
【作用】第２の半導体層をたとえばＩｎＡｌＡｓとした
とき、ＩｎＡｌＡｓショットキー層とＩｎＡｌＡｓドナ
ー層間に第３の半導体層としてのＡｌ組成比の低い歪層
を導入することで、その部分の伝導帯を下げ、ＩｎＧａ
Ａｓキャップ層からＩｎＧａＡｓチャネル層へ電子が流
れるときのＩｎＡｌＡｓ層に対する電子のトンネル効率
を上げ、その結果としてノンアロイオーミック電極形成
時のオーミック抵抗を低減できる。これはＩｎＰ基板上
に形成された電界効果トランジスタに於いて特に有効で
あると考えられる。前記第３の半導体層は、該ＩｎＡｌ
Ａｓショットキー層のバンドギャップＥｇ１よりも小さ
なバンドギャップＥｇ２をもつＩｎＡｌＡｓ層であるこ
とを特徴とする。また、この場合の第３の半導体層とし
て例えばＩｎＧａＡｓやＩｎＡｌＧａＡｓなどの材料も
考えられ、バンドギャップがＩｎＡｌＡｓ層よりも小さ
く設定できる材料であるならばここに述べた材料に限ら
ず同様の効果が期待できる。
とき、ＩｎＡｌＡｓショットキー層とＩｎＡｌＡｓドナ
ー層間に第３の半導体層としてのＡｌ組成比の低い歪層
を導入することで、その部分の伝導帯を下げ、ＩｎＧａ
Ａｓキャップ層からＩｎＧａＡｓチャネル層へ電子が流
れるときのＩｎＡｌＡｓ層に対する電子のトンネル効率
を上げ、その結果としてノンアロイオーミック電極形成
時のオーミック抵抗を低減できる。これはＩｎＰ基板上
に形成された電界効果トランジスタに於いて特に有効で
あると考えられる。前記第３の半導体層は、該ＩｎＡｌ
Ａｓショットキー層のバンドギャップＥｇ１よりも小さ
なバンドギャップＥｇ２をもつＩｎＡｌＡｓ層であるこ
とを特徴とする。また、この場合の第３の半導体層とし
て例えばＩｎＧａＡｓやＩｎＡｌＧａＡｓなどの材料も
考えられ、バンドギャップがＩｎＡｌＡｓ層よりも小さ
く設定できる材料であるならばここに述べた材料に限ら
ず同様の効果が期待できる。
【０００９】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。図１は、本発明の電界効果トランジスタの構
造を示した要部切断面図である。この電界効果トランジ
スタは半絶縁性ＩｎＰ基板１上に不純物無添加Ｉｎ0.52
Ａｌ0.48Ａｓバッファ層２、不純物無添加Ｉｎ0.53Ｇａ
0.47Ａｓチャネル層３、不純物無添加Ｉｎ0.52Ａｌ0.48
Ａｓスペーサ層４、一部にＳｉなどの不純物を添加した
Ｉｎ0.52Ａｌ0.48Ａｓドナー層５、不純物無添加Ｉｎx
Ａｌ1-x Ａｓ挿入層６、不純物無添加Ｉｎ0.52Ａｌ0.48
Ａｓゲートバリア層７、不純物添加Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層８のそれぞれが積層成長されており、キャ
ップ層８上にソース電極９とドレイン電極１０が形成さ
れている。尚、ゲートバリア層７は、ショットキー層あ
るいはショットキーバリア層とも呼ばれている。又、本
実施例では、チャネル層３を第１の半導体層とし、ゲー
トバリア層７、ドナー層５、スペーサ層４のＩｎＡｌＡ
ｓ層を第２の半導体層とし、挿入層６を第３の半導体層
として説明を続ける。ソース電極９とドレイン電極１０
の間にはリセス１１が形成されている。リセスはキャッ
プ層８のみがエッチング除去されており、リセス１１内
にはゲート電極１２が形成されている。本デバイスの前
記不純物無添加Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３には
２次元電子ガスが形成され、ゲート電極１２に電圧を印
加することでこの２次元電子ガス量を制御し、デバイス
動作させる。図２は、本デバイスのバンド図であり、
（ａ）は同構造に対するオーミック電極からみたバンド
図で、（ｂ）は同構造に対し、ゲート電極からみたバン
ド図である。ゲート電極１２はＩｎ0.52Ａｌ0.48Ａｓゲ
ートバリア層７上にのっているので良好な耐圧が得られ
る。ノンアロイオーミック電極はＩｎ0.53Ｇａ0.47Ａｓ
キャップ層８上にのっており、そのショットキー障壁高
さは小さく、また、Ｉｎ0.53Ｇａ0.47Ａｓキャップ層８
からＩｎ0.53Ｇａ0.47Ａｓチャネル層３までの間にはＩ
ｎＡｌＡｓ層が複数層にわたって存在するが、途中Ｉｎ
組成の異なるＩｎx Ａｌ1-x Ａｓ挿入層６が挿入されて
いるため、伝導帯はその部分のＩｎ組成ｘによって異な
る。ＩｎＧａＡｓキャップ層８の厚みを５０ｎｍ、ゲー
トバリア層７の厚みを５ｎｍ、ドナー層の厚みを２０ｎ
ｍ、ドナー層のドーピングを２．５×１０18ｃｍ-3とし
た場合、挿入Ｉｎx Ａｌ1-x Ａｓの厚みを５ｎｍ、ｘを
ゲートバリア層７と同じ組成の５３％にした場合のオー
ミック電極（ソース電極及びドレイン電極）に於けるコ
ンタクト抵抗は０．５Ωｍｍであった。一方このｘを８
０％とした場合のコンタクト抵抗は０．１Ωｍｍであっ
た。電極材料としてはＴｉ／Ｐｔ／Ａｕを用いた。図２
からわかるように、第３の半導体層として、ゲートバリ
ア層７とドナー層５の間に、第３の半導体層としてのＩ
ｎx Ａｌ1-x Ａｓ挿入層６を挿入したので、伝導帯の図
の矢印領域（Ｘ，Ｙ）において、曲がりを生じ、その部
分の伝導帯を下げ、ＩｎＧａＡｓキャップ層からＩｎＧ
ａＡｓチャネル層へ電子が流れるときのＩｎＡｌＡｓ層
に対する電子のトンネル効率を上げる。その結果とし
て、ノンアロイオーミック電極形成時のオーミック抵抗
を低減できる。
説明する。図１は、本発明の電界効果トランジスタの構
造を示した要部切断面図である。この電界効果トランジ
スタは半絶縁性ＩｎＰ基板１上に不純物無添加Ｉｎ0.52
Ａｌ0.48Ａｓバッファ層２、不純物無添加Ｉｎ0.53Ｇａ
0.47Ａｓチャネル層３、不純物無添加Ｉｎ0.52Ａｌ0.48
Ａｓスペーサ層４、一部にＳｉなどの不純物を添加した
Ｉｎ0.52Ａｌ0.48Ａｓドナー層５、不純物無添加Ｉｎx
Ａｌ1-x Ａｓ挿入層６、不純物無添加Ｉｎ0.52Ａｌ0.48
Ａｓゲートバリア層７、不純物添加Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層８のそれぞれが積層成長されており、キャ
ップ層８上にソース電極９とドレイン電極１０が形成さ
れている。尚、ゲートバリア層７は、ショットキー層あ
るいはショットキーバリア層とも呼ばれている。又、本
実施例では、チャネル層３を第１の半導体層とし、ゲー
トバリア層７、ドナー層５、スペーサ層４のＩｎＡｌＡ
ｓ層を第２の半導体層とし、挿入層６を第３の半導体層
として説明を続ける。ソース電極９とドレイン電極１０
の間にはリセス１１が形成されている。リセスはキャッ
プ層８のみがエッチング除去されており、リセス１１内
にはゲート電極１２が形成されている。本デバイスの前
記不純物無添加Ｉｎ0.53Ｇａ0.47Ａｓチャネル層３には
２次元電子ガスが形成され、ゲート電極１２に電圧を印
加することでこの２次元電子ガス量を制御し、デバイス
動作させる。図２は、本デバイスのバンド図であり、
（ａ）は同構造に対するオーミック電極からみたバンド
図で、（ｂ）は同構造に対し、ゲート電極からみたバン
ド図である。ゲート電極１２はＩｎ0.52Ａｌ0.48Ａｓゲ
ートバリア層７上にのっているので良好な耐圧が得られ
る。ノンアロイオーミック電極はＩｎ0.53Ｇａ0.47Ａｓ
キャップ層８上にのっており、そのショットキー障壁高
さは小さく、また、Ｉｎ0.53Ｇａ0.47Ａｓキャップ層８
からＩｎ0.53Ｇａ0.47Ａｓチャネル層３までの間にはＩ
ｎＡｌＡｓ層が複数層にわたって存在するが、途中Ｉｎ
組成の異なるＩｎx Ａｌ1-x Ａｓ挿入層６が挿入されて
いるため、伝導帯はその部分のＩｎ組成ｘによって異な
る。ＩｎＧａＡｓキャップ層８の厚みを５０ｎｍ、ゲー
トバリア層７の厚みを５ｎｍ、ドナー層の厚みを２０ｎ
ｍ、ドナー層のドーピングを２．５×１０18ｃｍ-3とし
た場合、挿入Ｉｎx Ａｌ1-x Ａｓの厚みを５ｎｍ、ｘを
ゲートバリア層７と同じ組成の５３％にした場合のオー
ミック電極（ソース電極及びドレイン電極）に於けるコ
ンタクト抵抗は０．５Ωｍｍであった。一方このｘを８
０％とした場合のコンタクト抵抗は０．１Ωｍｍであっ
た。電極材料としてはＴｉ／Ｐｔ／Ａｕを用いた。図２
からわかるように、第３の半導体層として、ゲートバリ
ア層７とドナー層５の間に、第３の半導体層としてのＩ
ｎx Ａｌ1-x Ａｓ挿入層６を挿入したので、伝導帯の図
の矢印領域（Ｘ，Ｙ）において、曲がりを生じ、その部
分の伝導帯を下げ、ＩｎＧａＡｓキャップ層からＩｎＧ
ａＡｓチャネル層へ電子が流れるときのＩｎＡｌＡｓ層
に対する電子のトンネル効率を上げる。その結果とし
て、ノンアロイオーミック電極形成時のオーミック抵抗
を低減できる。
【００１０】以上、これらの実施例においては特定の材
料、特定の具体的数字を挙げて説明したがこれは理解を
容易にするためのものであり、例えば前記オーミック電
極に用いる金属として使用できるものはＴｉ／Ｐｔ／Ａ
ｕに限るものではなく、ＷやＷＳｉ，Ｍｏなどでもよ
く、この金属組成が本発明の本質的な効果に変化をもた
らせるものではない。又、各層の厚さに関しても、必ず
しもここに例として示したものに限らない。更に、本実
施例に於いては挿入する前記第３の半導体層としてＩｎ
の組成が８０％のＩｎＡｌＡｓを用いたが、この場合の
前記第３の半導体層として例えばＩｎＧａＡｓやＩｎＡ
ｌＧａＡｓなどの材料も考えられ、バンドギャップがＩ
ｎＡｌＡｓ層よりも小さく設定できる材料であるならば
ここに述べた材料に限らず同様の効果が期待できる。
料、特定の具体的数字を挙げて説明したがこれは理解を
容易にするためのものであり、例えば前記オーミック電
極に用いる金属として使用できるものはＴｉ／Ｐｔ／Ａ
ｕに限るものではなく、ＷやＷＳｉ，Ｍｏなどでもよ
く、この金属組成が本発明の本質的な効果に変化をもた
らせるものではない。又、各層の厚さに関しても、必ず
しもここに例として示したものに限らない。更に、本実
施例に於いては挿入する前記第３の半導体層としてＩｎ
の組成が８０％のＩｎＡｌＡｓを用いたが、この場合の
前記第３の半導体層として例えばＩｎＧａＡｓやＩｎＡ
ｌＧａＡｓなどの材料も考えられ、バンドギャップがＩ
ｎＡｌＡｓ層よりも小さく設定できる材料であるならば
ここに述べた材料に限らず同様の効果が期待できる。
【００１１】
【発明の効果】本発明によれば、オーミック抵抗を低減
できるノンアロイオーミック電極の実現が可能となる。
また、従来のようにキャップ層の組成や材料に変化を用
いることを一切していないので、電界効果トランジスタ
に於けるリセス構造の採用が容易であり、プロセス条件
な煩雑さを招かずに済む。
できるノンアロイオーミック電極の実現が可能となる。
また、従来のようにキャップ層の組成や材料に変化を用
いることを一切していないので、電界効果トランジスタ
に於けるリセス構造の採用が容易であり、プロセス条件
な煩雑さを招かずに済む。
【図１】本発明による電界効果トランジスタの要部切断
面図である。
面図である。
【図２】図２（ａ）はオーミック電極直下におけるエネ
ルギーバンド図であり、図２（ｂ）はゲート電極直下に
おけるエネルギーバンド図である。
ルギーバンド図であり、図２（ｂ）はゲート電極直下に
おけるエネルギーバンド図である。
１ 半絶縁性ＩｎＰ基板 ２ ＩｎＡｌＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ＩｎＡｌＡｓスペーサ層 ５ ＩｎＡｌＡｓドナー層 ６ Ｉｎx Ａｌ1-x Ａｓ挿入層 ７ ＩｎＡｌＡｓゲートバリア層 ８ ＩｎＧａＡｓキャップ層 ９ ソース電極 １０ ドレイン電極 １１ リセス １２ ゲート電極
Claims (3)
- 【請求項１】 半絶縁性半導体基板上に形成されてなる
半導体装置であって、電子が蓄積されてなるチャネルを
構成する第１の半導体層を備え、かつ該チャネルに比べ
表面側に該チャネルよりも小なる電子親和力をもつ第２
の半導体層を備え、該第２の半導体層中に、該第２の半
導体層よりも低く伝導帯を形成しながら電子の蓄積を生
じさせない範囲で伝導帯不連続量をもつような第３の半
導体層が挿入されてなることを特徴とする半導体装置。 - 【請求項２】 前記第２の半導体層がＩｎＡｌＡｓから
なることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の半導体層がＩｎＧａＡｓチャ
ネル層であり、前記第２の半導体層がＩｎＡｌＡｓゲー
トバリア層、ＩｎＡｌＡｓドナー層、及びＩｎＡｌＡｓ
スペーサ層であり、前記第３の半導体層が、Ａｌ組成比
の低いＩｎＡｌＡｓ層であることを特徴とする請求項１
又は２記載の半導体装置。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300975A JP2679653B2 (ja) | 1994-12-05 | 1994-12-05 | 半導体装置 |
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|---|---|
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