JP2000216244A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000216244A JP2000216244A JP11012836A JP1283699A JP2000216244A JP 2000216244 A JP2000216244 A JP 2000216244A JP 11012836 A JP11012836 A JP 11012836A JP 1283699 A JP1283699 A JP 1283699A JP 2000216244 A JP2000216244 A JP 2000216244A
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Abstract
(57)【要約】
【課題】本願発明では、コンデンサの形成を多層配線の
工程を使用して、半導体集積回路の概略配線の再配線等
の工程を極力減らすことを目的とする。 【解決手段】本願発明に示す半導体装置は、半導体基板
上の第１絶縁膜上に形成された凸部と、第１絶縁膜及び
前記凸部上に形成された第１金属配線と、第１金属配
線、凸部及び第１絶縁膜上に形成された第２絶縁膜と、
第２絶縁膜上を介して第２絶縁膜上に形成された第２金
属配線とを有し、凸部上の第１金属配線、第２絶縁膜及
び第２金属配線はコンデンサを形成していることを特徴
とする。本願発明の特徴によれば、一部の多届配線に段
差構造を設けるこでて、層間絶縁膜を薄膜化し、配線金
属／絶縁体／配線金属でコンテンサを形成することによ
り、迅速な容量変更が可能となる。
工程を使用して、半導体集積回路の概略配線の再配線等
の工程を極力減らすことを目的とする。 【解決手段】本願発明に示す半導体装置は、半導体基板
上の第１絶縁膜上に形成された凸部と、第１絶縁膜及び
前記凸部上に形成された第１金属配線と、第１金属配
線、凸部及び第１絶縁膜上に形成された第２絶縁膜と、
第２絶縁膜上を介して第２絶縁膜上に形成された第２金
属配線とを有し、凸部上の第１金属配線、第２絶縁膜及
び第２金属配線はコンデンサを形成していることを特徴
とする。本願発明の特徴によれば、一部の多届配線に段
差構造を設けるこでて、層間絶縁膜を薄膜化し、配線金
属／絶縁体／配線金属でコンテンサを形成することによ
り、迅速な容量変更が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンデンサを有す
る半導体装置及びこの半導体装置の製造方法に関する。
る半導体装置及びこの半導体装置の製造方法に関する。
【０００２】
【従来の技術】まず、従来のコンデンサを有する半導体
装置の構造について、図3及び図４を用いて以下に説明
する。図３は従来のコンデンサを有する半導体装置の平
面図であり、図４はこのコンデンサのB-B'での断面図で
ある。従来のコンデンサは、半導体基板１０１中の拡散
層１０２を弟１の電極とし、半導体基板１０１上に形成
された酸化膜１０５を介して、素子分離領域１０３及び
酸化膜１０５上に形成されたポリシリコン膜１０７を弟
２の電極として構成される。半導体集積回路の容量を形
成する場合、あらかじめ冗長なコンデンサを複数形成し
ておき、回路設計の状況に応じて不要なコンデンサの金
属配線１０９を切断することにより、容量の大きさを調
節している。これは、配線レイアウト構造により大きな
容量が必要になったり、不用になったりするからであ
る。この方法はレーザカット法と呼ばれている。次に、
半導体基板上に容量を形成してレーザカット法により容
量を調整する工程を図４にて詳細に説明する。まず、半
導体基板 １０１上に、MOSトランジスタの製造工程に
よりゲート酸化膜１０５、ポリシリコン膜１０７を形成
して、Ｎ型拡散層１０２・ゲート酸化膜１０５・ポリシ
リコン膜１０７から構成されるコンデンサが形成され
る。次に形成されたコンデンサに金属配線１０９を結線
し、更に最上層配線１１０を金属配線１０９に接続させ
て半導体集積回路を形成する。半導体集積回路の回路・
配線変更により容量を変化させる場合には、最上層配線
１１０の保護膜１１５を開口して開口１１７を形成す
る。この後レーザーにより不要なコンデンサに接続する
配線を切断して全体の容量を変化させる。またはフォト
リソグラフ時のマスクパターン変更により、最適な配線
を選択して容量を最適化していた。
装置の構造について、図3及び図４を用いて以下に説明
する。図３は従来のコンデンサを有する半導体装置の平
面図であり、図４はこのコンデンサのB-B'での断面図で
ある。従来のコンデンサは、半導体基板１０１中の拡散
層１０２を弟１の電極とし、半導体基板１０１上に形成
された酸化膜１０５を介して、素子分離領域１０３及び
酸化膜１０５上に形成されたポリシリコン膜１０７を弟
２の電極として構成される。半導体集積回路の容量を形
成する場合、あらかじめ冗長なコンデンサを複数形成し
ておき、回路設計の状況に応じて不要なコンデンサの金
属配線１０９を切断することにより、容量の大きさを調
節している。これは、配線レイアウト構造により大きな
容量が必要になったり、不用になったりするからであ
る。この方法はレーザカット法と呼ばれている。次に、
半導体基板上に容量を形成してレーザカット法により容
量を調整する工程を図４にて詳細に説明する。まず、半
導体基板 １０１上に、MOSトランジスタの製造工程に
よりゲート酸化膜１０５、ポリシリコン膜１０７を形成
して、Ｎ型拡散層１０２・ゲート酸化膜１０５・ポリシ
リコン膜１０７から構成されるコンデンサが形成され
る。次に形成されたコンデンサに金属配線１０９を結線
し、更に最上層配線１１０を金属配線１０９に接続させ
て半導体集積回路を形成する。半導体集積回路の回路・
配線変更により容量を変化させる場合には、最上層配線
１１０の保護膜１１５を開口して開口１１７を形成す
る。この後レーザーにより不要なコンデンサに接続する
配線を切断して全体の容量を変化させる。またはフォト
リソグラフ時のマスクパターン変更により、最適な配線
を選択して容量を最適化していた。
【０００３】
【発明が解決しようとする課題】以上に説明した従来の
容量の形成方法では、コンデンサをMOSトランジスタの
製造工程によりで作成していた。回路のレイアウト変更
により容量変化を調整するために、例えばレーザカット
法により不必要な容量を最上層配線の切断により行って
いた。しかしながら、冗長なコンデンサの切断のみで全
体の容量が調整出来ない場合は、最下層のレイアウトま
で戻って、レイアウトの変更を行う必要が生じてしま
う。このため容量値の変更に最下層まで設計変更せざる
を得ず、時問がかかってしまう。また、レイアウト構造
が複雑になってしまいコンデンサの精度が悪くなるとい
う問題が生じてしまう。そこで本願発明では、コンデン
サの形成を従来の多層配線の工程を使用して上層に形成
して、半導体集積回路の回路修正/調整に要する時間及
び工程を極力減らすことを目的とする。
容量の形成方法では、コンデンサをMOSトランジスタの
製造工程によりで作成していた。回路のレイアウト変更
により容量変化を調整するために、例えばレーザカット
法により不必要な容量を最上層配線の切断により行って
いた。しかしながら、冗長なコンデンサの切断のみで全
体の容量が調整出来ない場合は、最下層のレイアウトま
で戻って、レイアウトの変更を行う必要が生じてしま
う。このため容量値の変更に最下層まで設計変更せざる
を得ず、時問がかかってしまう。また、レイアウト構造
が複雑になってしまいコンデンサの精度が悪くなるとい
う問題が生じてしまう。そこで本願発明では、コンデン
サの形成を従来の多層配線の工程を使用して上層に形成
して、半導体集積回路の回路修正/調整に要する時間及
び工程を極力減らすことを目的とする。
【０００４】
【課題を解決するための手段】以上に示したような課題
を解決するために、本願発明に示す半導体装置は、半導
体基板上の第１絶縁膜上に形成された凸部と、第１絶縁
膜及び前記凸部上に形成された第１金属配線と、第１金
属配線、凸部及び第１絶縁膜上に形成された第２絶縁膜
と、第２絶縁膜を介して第１金属配線上に形成された第
２金属配線とを有し、第１金属配線、第２絶縁膜及び第
２金属配線はコンデンサを形成していることを特徴とす
る。更に本願発明に示す半導体装置の製造方法の特徴
は、半導体基板上の第１絶縁膜上に凸部を形成する工程
と、第１絶縁膜及び凸部上に第１金属配線を形成する工
程と、第１金属配線、凸部及び前記第１絶縁膜上に第２
絶縁膜を形成する工程と、第２絶縁膜を介して第１金属
配線上に第２金属配線を形成して、第１金属配線、第２
絶縁膜及び第２金属配線から構成されるコンデンサを形
成する工程を有し、更に第２金属配線を切断して、所望
の配線を形成することを特徴とする。本願発明の特徴に
よれば、上層層配線に段差構造を設けることにより、金
属配線／絶縁膜／金属配線により構成されるコンデンサ
を形成することが出来、容量の調整をする場合に上層の
レイアウト変更により容量の調整が可能となる。
を解決するために、本願発明に示す半導体装置は、半導
体基板上の第１絶縁膜上に形成された凸部と、第１絶縁
膜及び前記凸部上に形成された第１金属配線と、第１金
属配線、凸部及び第１絶縁膜上に形成された第２絶縁膜
と、第２絶縁膜を介して第１金属配線上に形成された第
２金属配線とを有し、第１金属配線、第２絶縁膜及び第
２金属配線はコンデンサを形成していることを特徴とす
る。更に本願発明に示す半導体装置の製造方法の特徴
は、半導体基板上の第１絶縁膜上に凸部を形成する工程
と、第１絶縁膜及び凸部上に第１金属配線を形成する工
程と、第１金属配線、凸部及び前記第１絶縁膜上に第２
絶縁膜を形成する工程と、第２絶縁膜を介して第１金属
配線上に第２金属配線を形成して、第１金属配線、第２
絶縁膜及び第２金属配線から構成されるコンデンサを形
成する工程を有し、更に第２金属配線を切断して、所望
の配線を形成することを特徴とする。本願発明の特徴に
よれば、上層層配線に段差構造を設けることにより、金
属配線／絶縁膜／金属配線により構成されるコンデンサ
を形成することが出来、容量の調整をする場合に上層の
レイアウト変更により容量の調整が可能となる。
【０００５】
【発明の実施の形態】本願発明に示す発明の実施の形態
を、図１及び図２を用いて以下に説明する。図１は本発
明に示すコンデンサを有する半導体装置の平面図であ
り、図２（a）〜（c）はこのコンデンサの製造工程を順
を追って示したA-A'での断面図である。まず、本願発明
に示される半導体装置は図１に示されるように、半導体
基板１上の絶縁膜５上に形成されたポリシリコン膜７
と、絶縁膜５及びポリシリコン膜７上に形成された金属
配線９と、金属配線９、ポリシリコン膜７及び絶縁膜５
上に形成された絶縁膜１１と、絶縁膜１１上を介して金
属配線９上に形成された金属配線１３とを有し、ポリシ
リコン膜７上の金属配線９、絶縁膜１１及び金属配線１
３はコンデンサを形成していることを特徴とする。ま
た、半導体基板1上に複数のコンデンサが形成されてい
る。これは半導体集積回路の容量を形成する場合に、あ
らかじめ冗長な容量を形成しておき、回路設計により集
積回路の容量が大きくなりすぎた場合に不要な容量部分
の金属配線１３を切断して、容量の大きさを調節してい
る。この方法はレーザカット法と呼ばれる。次に、半導
体基板上に容量を形成してレーザカット法により容量を
調整する工程を図２(ａ)〜(ｃ)を用いて詳細に説明す
る。
を、図１及び図２を用いて以下に説明する。図１は本発
明に示すコンデンサを有する半導体装置の平面図であ
り、図２（a）〜（c）はこのコンデンサの製造工程を順
を追って示したA-A'での断面図である。まず、本願発明
に示される半導体装置は図１に示されるように、半導体
基板１上の絶縁膜５上に形成されたポリシリコン膜７
と、絶縁膜５及びポリシリコン膜７上に形成された金属
配線９と、金属配線９、ポリシリコン膜７及び絶縁膜５
上に形成された絶縁膜１１と、絶縁膜１１上を介して金
属配線９上に形成された金属配線１３とを有し、ポリシ
リコン膜７上の金属配線９、絶縁膜１１及び金属配線１
３はコンデンサを形成していることを特徴とする。ま
た、半導体基板1上に複数のコンデンサが形成されてい
る。これは半導体集積回路の容量を形成する場合に、あ
らかじめ冗長な容量を形成しておき、回路設計により集
積回路の容量が大きくなりすぎた場合に不要な容量部分
の金属配線１３を切断して、容量の大きさを調節してい
る。この方法はレーザカット法と呼ばれる。次に、半導
体基板上に容量を形成してレーザカット法により容量を
調整する工程を図２(ａ)〜(ｃ)を用いて詳細に説明す
る。
【０００６】まず、図２(ａ)に示されるように、半導体
基板１上に例えばLOCOS法により素子分離領域３を形成
する。更に素子分離領域３及び他の素子上に絶縁膜５を
形成する。更に金属配線形成前にシート形状の段差とし
て絶縁膜５上にポリシリコン膜７を形成する。段差の形
成はポリシリコン、窒化シリコンもしくは酸化ケイ素を
堆積し、フォトリソグラフ／エッチングにより行なう。
次に図２(ｂ)に示されるように、上層金属配線との絶縁
のため層間絶縁膜として絶縁膜１１を堆積する。絶縁膜
１１の堆積後、絶縁膜１１の平坦化処理を行う。通常こ
の平坦化処理は、RIE（反応性イオンエッチング）もし
くはＣＭＰ（化学的機械研磨）により行われるが、この
際、段差構造を有するポリシリコン膜７上の層間絶縁膜
１１はゲート酸化膜と同程度の膜厚となるように薄く形
成することが望ましい。膜厚は必要とされるコンデンサ
の容量に応じて、ポリシリコン膜７の膜厚を制御する。
次に、図３(c)に示されるように、絶縁膜１１の形成
後、上層金属配線１３を形成する。この際、ポリシリコ
ン膜７上の配線はシート形状に形成する。これにより上
層金属配線１３と下層金属配線９及ひ絶縁膜１１により
コンデンサが形成される。上層金属配線１３のシート面
績を任意に変更することにより、コンデンサの容量が任
意に変更できる。 回路の容量は、配線レイアウトの工
程で増加してしまうため、最上層配線１３の保護膜１５
を開口してレーザーにより不要なコンデンサに接続され
た配線を切断して半導体集積回路の容量を調整する。
基板１上に例えばLOCOS法により素子分離領域３を形成
する。更に素子分離領域３及び他の素子上に絶縁膜５を
形成する。更に金属配線形成前にシート形状の段差とし
て絶縁膜５上にポリシリコン膜７を形成する。段差の形
成はポリシリコン、窒化シリコンもしくは酸化ケイ素を
堆積し、フォトリソグラフ／エッチングにより行なう。
次に図２(ｂ)に示されるように、上層金属配線との絶縁
のため層間絶縁膜として絶縁膜１１を堆積する。絶縁膜
１１の堆積後、絶縁膜１１の平坦化処理を行う。通常こ
の平坦化処理は、RIE（反応性イオンエッチング）もし
くはＣＭＰ（化学的機械研磨）により行われるが、この
際、段差構造を有するポリシリコン膜７上の層間絶縁膜
１１はゲート酸化膜と同程度の膜厚となるように薄く形
成することが望ましい。膜厚は必要とされるコンデンサ
の容量に応じて、ポリシリコン膜７の膜厚を制御する。
次に、図３(c)に示されるように、絶縁膜１１の形成
後、上層金属配線１３を形成する。この際、ポリシリコ
ン膜７上の配線はシート形状に形成する。これにより上
層金属配線１３と下層金属配線９及ひ絶縁膜１１により
コンデンサが形成される。上層金属配線１３のシート面
績を任意に変更することにより、コンデンサの容量が任
意に変更できる。 回路の容量は、配線レイアウトの工
程で増加してしまうため、最上層配線１３の保護膜１５
を開口してレーザーにより不要なコンデンサに接続され
た配線を切断して半導体集積回路の容量を調整する。
【０００７】この場合、冗長なコンデンサの切断のみで
全体の容量が調整出来ない場合は、上層配線レイアウト
の変更にみで回路の容量の調整を行うことが出来る。こ
れにより、半導体集積回路の回路修正/調整に要する時
間及び工程を極力減らすことが出来る。また、本発明で
は平坦化した絶縁膜上にシート形状の配線を形成してい
る。このためコンデンサの形状は平坦な２層構造となる
ため、設計値に近い精度の高いコンデンサを提供するこ
とが出来る。また、本実施例に示した最上層配線を使用
せずに、中間配線層同士を使用してコンデンサを形成し
た場合も同様な効果を得ることが出来る。尚、本願発明
は上記した実施例に限られるものではなく、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
全体の容量が調整出来ない場合は、上層配線レイアウト
の変更にみで回路の容量の調整を行うことが出来る。こ
れにより、半導体集積回路の回路修正/調整に要する時
間及び工程を極力減らすことが出来る。また、本発明で
は平坦化した絶縁膜上にシート形状の配線を形成してい
る。このためコンデンサの形状は平坦な２層構造となる
ため、設計値に近い精度の高いコンデンサを提供するこ
とが出来る。また、本実施例に示した最上層配線を使用
せずに、中間配線層同士を使用してコンデンサを形成し
た場合も同様な効果を得ることが出来る。尚、本願発明
は上記した実施例に限られるものではなく、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
【０００８】
【発明の効果】以上述べた様に本願発明によれば、本願
発明ではコンデンサを多層配線工程で作成するため、コ
ンテンサ容量の変更にかかる時問を短縮出来る。また、
上層配線の変更のみで容量値を制御できるため、当初設
計したコンデンサと実質的に同一のコンデンサを形成す
ることが出来、精度の高いコンデンサを搭載した半導体
集積回路を提供することが出来る。
発明ではコンデンサを多層配線工程で作成するため、コ
ンテンサ容量の変更にかかる時問を短縮出来る。また、
上層配線の変更のみで容量値を制御できるため、当初設
計したコンデンサと実質的に同一のコンデンサを形成す
ることが出来、精度の高いコンデンサを搭載した半導体
集積回路を提供することが出来る。
【図１】図１は本発明に示すコンデンサを有する半導体
装置の平面図である。
装置の平面図である。
【図２】図２は本願発明に示すコンデンサを有する半導
体装置の製造方法を順に追って示した断面図である。
体装置の製造方法を順に追って示した断面図である。
【図３】図３は、従来の半導体装置の平面図である。
【図４】図４は、従来の半導体装置の断面図である。
１ 半導体基板 ２ 拡散層 ３ 素子分離領域 ５ 絶縁膜 ７ ポリシリコン膜 ９ 下層金属配線 １１ 絶縁膜 １３ 上層金属配線 １５ 絶縁膜 １７ 開口
Claims (8)
- 【請求項1】半導体基板上の第１絶縁膜上に形成された
凸部と、前記第１絶縁膜及び前記凸部上に形成された第
１金属配線と、前記第１金属配線、前記凸部及び前記第
１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜
を介して前記第１金属配線上に形成された第２金属配線
とを有することを特徴とする半導体装置。 - 【請求項２】前記凸部上の第１金属配線、前記第２絶縁
膜及び前記第２金属配線はコンデンサを形成することを
特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１金属配線及び前記第２金属配線
は、前記第２絶縁膜により完全に絶縁されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】前記凸部上の第１金属配線、前記第２絶縁
膜及び前記第２金属配線は複数のコンデンサを形成し、
少なくともこのコンデンサの一つは電気的に前記第２金
属配線が切断されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】前記第２金属配線は最上層配線であること
を特徴とする請求項１記載の半導体装置。 - 【請求項６】更に前記第１絶縁膜のより下層にＭＯＳト
ランジスタを有し、前記弟１金属層と前記第２金属層に
挟まれた第２絶縁膜の膜厚は、前記ＭＯＳトランジスタ
のゲート酸化膜の膜厚程度であることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】半導体基板上の第１絶縁膜上に凸部を形成
する工程と、前記第１絶縁膜及び前記凸部上に第１金属
配線を形成する工程と、 前記第１金属配線、前記凸部及び前記第１絶縁膜上に第
２絶縁膜を形成する工程と、前記第２絶縁膜を介して前
記第１金属配線上に第２金属配線を形成して、前記第１
金属配線、前記第２絶縁膜及び前記第２金属配線から構
成されるコンデンサを形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項８】前記コンデンサを複数形成して、前記第２
金属配線を切断して前記コンデンサの不必要な領域を電
気的に切断することを特徴とする請求項７記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012836A JP2000216244A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012836A JP2000216244A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216244A true JP2000216244A (ja) | 2000-08-04 |
Family
ID=11816473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11012836A Pending JP2000216244A (ja) | 1999-01-21 | 1999-01-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777277B2 (en) | 2001-09-25 | 2004-08-17 | Sanyo Electric Co., Ltd. | Manufacturing method of Schottky barrier diode |
| US6835615B2 (en) | 2002-03-15 | 2004-12-28 | Oki Electric Industry Co., Ltd. | Method of manufacturing buried gate MOS semiconductor device having PIP capacitor |
| JP2010276628A (ja) * | 2009-05-26 | 2010-12-09 | Hitachi Ltd | 液晶表示装置 |
-
1999
- 1999-01-21 JP JP11012836A patent/JP2000216244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777277B2 (en) | 2001-09-25 | 2004-08-17 | Sanyo Electric Co., Ltd. | Manufacturing method of Schottky barrier diode |
| US6835615B2 (en) | 2002-03-15 | 2004-12-28 | Oki Electric Industry Co., Ltd. | Method of manufacturing buried gate MOS semiconductor device having PIP capacitor |
| JP2010276628A (ja) * | 2009-05-26 | 2010-12-09 | Hitachi Ltd | 液晶表示装置 |
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