KR20030002207A - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 질화막의 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.

본 발명에 따른 반도체 소자는 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막이 순차적으로 적층된 셀영역의 반도체 기판; 및 절연막 및 상기 게이트의 측부와 기판 표면에 형성된 스페이서를 포함하고, 스페이서는 제 1 산화막, 제 1 질화막, 제 2 산화막, 및 제 2 질화막이 순차적으로 적층된 구조로 이루어진다. 여기서, 제 2 질화막은 상기 게이트 및 상기 절연막의 측부보다 상기 기판의 표면에서 더 얇은 두께를 갖는다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 질화막의 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 소자의 고집적화로 인하여 게이트의 선폭이 감소함에 따라 게이트 저항이 증가함으로써, 결국 소자의 신호처리 속도가 저하된다. 따라서, 이러한 게이트 저항을 감소시키기 위하여, 0.13㎛ 이하의 디자인룰을 갖는 고집적 반도체 소자에서는 폴리실리콘막 상부에 저저항을 갖는 텅스텐막을 적층하여 게이트를 형성하고 있다. 한편, 게이트 전극 물질로서 텅스텐막을 사용함에 따라 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막의 블로우업(blow up)을 방지하기 위하여, 텅스텐막의 노출부를 질화막으로 봉하도록 하고 있다.

도 1은 상기한 텅스텐 게이트를 갖는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

도 1을 참조하면, 셀영역(C)과 주변영역(P)이 정의된 반도체 기판(100) 상에 게이트 절연막(110)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(120)과텅스텐막(130)을 순차적으로 형성한다. 그 후, 텅스텐막(130) 상에 하드 마스크용 절연막(140)을 형성하고, 이 절연막(140)을 마스크로하여 텅스텐막(130)과 폴리실리콘막(120)을 식각하여 셀영역(C)과 주변영역(P)에 게이트(G1, G2)를 각각 형성한다.

그리고 나서, 선택적 산화공정(selective oxidation)으로 반도체 기판(100)의 표면 및 폴리실리콘막(120)의 측벽에 제 1 산화막(150)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(130)의 블로우업을 방지하기 위하여, 산화막(150)이 형성된 상기 기판의 표면 상에 제 1 질화막(160)을 형성한다. 그 후, 게이트(G1, G2) 양측의 기판(100)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성하고, 기판 전체 표면 상에 제 2 질화막(170)과 제 2 산화막(180)을 순차적으로 형성한다.

그 다음, 포토리소그라피 공정으로 주변영역(P)을 노출시키고 셀영역(C)을 마스킹하는 제 1 마스크 패턴(미도시)을 형성하고, 노출된 주변영역(P)의 제 2 산화막(180), 제 2 질화막(170), 제 1 질화막(160), 및 제 1 산화막(150)을 기판(100)의 표면이 노출되도록 블랭킷(blanket) 식각하여 주변영역(P)의 게이트(G2) 및 절연막(140) 측벽에 스페이서(S1)를 형성한 후, 공지된 방법으로 상기 제 1 마스크 패턴을 제거한다. 그리고 나서, 포토리소그라피 공정으로 셀영역(C)을 노출시키고 주변영역(P)을 마스킹하는 제 2 마스크 패턴(미도시)을 형성하고, 노출된 셀영역(P)의 제 2 산화막(180)을 습식식각으로 제거하고, 제 2 질화막(170), 제 1 질화막(160), 및 제 1 산화막(150)을 기판(100)의 표면이 노출되도록 블랭킷(blanket) 식각하여 셀영역(C)의 게이트(G1) 및 절연막(140) 측벽에 스페이서(S2)를 형성한 후, 공지된 방법으로 상기 제 2 마스크 패턴을 제거한다.

그리고 나서, 상기 결과물 구조의 기판 상에 제 3 질화막(190)을 증착한 후, 도시되지는 않았지만 콘택 형성공정과 같은 후속 공정을 진행한다. 여기서, 제 3 질화막(190)은 상기 콘택 형성공정시 식각정지층으로서 작용한다.

그러나, 상기한 종래의 반도체 소자에 있어서는, 도 1에 도시된 바와 같이, 기판(100)과 식각정지층으로서 작용하는 제 3 질화막(190)이 직접 접촉하고 있기 때문에, 제 3 질화막(190)에 의해 기판(100)에 스트레스가 가해져서 계면 결함 등이 발생한다. 이에 따라, 접합 누설전류가 증가됨으로써, 결국 소자의 특성이 저하되는 문제가 있었다. 특히, DARM(dynamic Random Access Memory)과 같은 메모리 소자에 있어서는 이러한 접합 누설전류의 증가로 인하여 원하는 리프레시(refresh) 조건을 설정하기가 어렵기 때문에 우수한 리프레시 특성이 얻을 수 없었다.

또한, 질화막에 의해 가해지는 스트레스로 인하여 전자의 이동도(mobility)가 감소하여 소자의 전류 특성이 저하되는 문제도 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 질화막의 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기 반도체 소자의 제조방법을 제공하는 것이다.

도 1은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

※ 도면의 주요 부분에 대한 부호의 설명

100, 200, 300 : 반도체 기판

110, 210, 310 : 게이트 절연막

120, 220, 320 : 폴리실리콘막

130, 230, 330 : 텅스텐막

140, 240, 340 : 절연막

150, 180, 250, 270, 280, 350, 370, 390 : 산화막

160, 170, 190, 260, 290, 360, 380, 400 : 질화막

C : 셀영역

P : 주변영역

G1, G2 : 게이트

상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막이 순차적으로 적층된 셀영역의 반도체 기판; 및 절연막 및 상기 게이트의 측부와 기판 표면에 형성된 스페이서를 포함하고, 스페이서는 제 1 산화막, 제 1 질화막, 제 2 산화막, 및 제 2 질화막이 순차적으로 적층된 구조로 이루어진다.

여기서, 제 2 질화막은 상기 게이트 및 상기 절연막의 측부보다 상기 기판의 표면에서 더 얇은 두께를 갖는다.

또한, 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 반도체 기판의 셀 영역에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막을 순차적으로 형성하는 단계; 폴리실리콘막의 측부 및 기판 표면 상에 제 1 산화막을 선택적으로 형성하는 단계; 제 1 산화막이 형성된 기판 전면에 제 1 질화막을 형성하는 단계; 제 1 질화막 상에 제 2 산화막을 형성하는 단계; 제 2 산화막 상에 제 2 질화막을 형성하여 스페이서를 형성하는 단계; 및 절연막 및 기판 상부의 제 2 질화막을 소정 두께만큼 제거하는 단계를 포함한다.

또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 반도체 기판의 셀 영역에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막을 순차적으로 형성하는 단계; 폴리실리콘막의 측부 및 기판 표면 상에 제 1 산화막을 선택적으로 형성하는 단계; 제 1 산화막이 형성된 게이트 및 절연막의 측부에만 제 1 질화막을 형성하는 단계; 제 1 질화막이 형성된 상기 기판 상에 제 2 산화막을 형성하는 단계; 및 제 2 산화막 상에 제 2 질화막을 형성하여 스페이서를 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

먼저, 본 발명에 따른 반도체 소자를 살펴보면, 도 2e 및 도 3e에 도시된 바와 같이, 셀영역(C)의 게이트 스페이서(S2)는 산화막(250, 350), 질화막(260, 360), 산화막(280, 380), 및 질화막(290B, 380), 이 순차적으로 적층된 구조로 되어 있다.

여기서, 산화막(250, 350)은 게이트(G1)의 폴리실리콘막(220, 320) 측벽 및 기판 표면 상에 형성된다. 또한, 질화막(260, 360)은 후속 열처리 공정에 따른 텅스텐막(230, 330)의 블로우업을 방지하고, 산화막(280, 380)은 질화막(290B, 380)에 대한 완충막으로서 작용하며, 질화막(290B, 380)은 콘택형성을 위한 후속공정시 식각정지층으로서 작용한다.

이때, 도 2e에 도시된 바와 같이, 질화막(260)을 게이트(G1) 및 절연막(240) 측부와 기판(200) 표면에 형성하고, 질화막(290B)을 게이트(G1) 및 절연막(240)의 측부보다 기판(200)의 상부 표면에서 더 얇은 두께를 갖도록 형성함으로써, 질화막에 의한 스트레스를 최소화할 수 있다.

이와 달리, 도 3e에 도시된 바와 같이, 질화막(360)을 게이트(G1) 및절연막(340)의 측부에만 형성하고, 질화막(380)을 균일한 두께로 형성하고, 질화막(380) 상부에 질화막(400)을 더 형성할 수 있다.

즉, 본 발명에서는 기판(200, 300)과 질화막(260, 360) 사이 뿐만 아니라, 질화막(260, 360)과 질화막(290B, 380) 사이에 완충막으로서 작용하는 산화막(250, 350, 280, 370)을 각각 개재함으로써, 질화막으로 인하여 기판에 가해지는 스트레스를 충분히 완화시킬 수 있으므로 접합 누설전류를 감소시킬 수 있다.

또한, 이러한 감소된 접합 누설전류에 의해 DARM 과 같은 메모리 소자의 리프레시 특성이 향상될 수 있다.

또한, 완화된 스트레스에 의해 전자의 이동도(mobility)가 증가하여 감소하여 소자의 전류 특성이 향상될 뿐만 아니라, 계면 결함등이 감소하여 핫 캐리어 특성이 향상됨으로써, 결국 소자의 특성이 향상된다.

이어서, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명한다.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 셀영역(C)과 주변영역(P)이 정의된 반도체 기판(200) 상에 게이트 절연막(210)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(220)과 텅스텐막(230)을 순차적으로 형성한다. 그 후, 텅스텐막(230) 상부에 하드 마스크용 절연막(240)을 형성하고, 이 절연막(240)을 마스크로하여 텅스텐막(230)과 폴리실리콘막(220)을 식각하여 셀영역(C)과 주변영역(P)에 게이트(G1, G2)를 각각 형성한다.

도 2b를 참조하면, 선택적 산화공정으로 반도체 기판(200)의 표면 및 폴리실리콘막(220)의 측벽에 제 1 산화막(250)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(230)의 블로우업을 방지하기 위하여, 제 1 산화막(250)이 형성된 상기 기판의 표면 상에 제 1 질화막(260)을 형성한다. 바람직하게, 제 1 질화막(260)은 50 내지 100Å의 두께로 형성한다. 그 후, 게이트(G1, G2) 양측의 기판(200)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성하고, 기판 전체 표면 상에 제 2 산화막(270)을 형성한다. 바람직하게, 제 2 산화막(270)은 500 내지 900Å의 두께로 형성한다.

도 2c를 참조하면, 포토리소그라피 공정으로 주변영역(P)을 노출시키고 셀영역(C)을 마스킹하는 제 1 마스크 패턴(미도시)을 형성하고, 노출된 주변영역(P)의 제 2 산화막(270), 제 1 질화막(260), 및 제 1 산화막(250)을 기판(200)의 표면이 노출되도록 블랭킷(blanket) 식각하여 스페이서(S1)를 형성한 후, 공지된 방법으로 상기 제 1 마스크 패턴을 제거한다. 그리고 나서, 포토리소그라피 공정으로 셀영역(C)을 노출시키고 주변영역(C)을 마스킹하는 제 2 마스크 패턴(미도시)을 형성하고, 노출된 셀영역(P)의 제 2 산화막(270)을 습식식각으로 제거하여 제 1 질화막(260)의 표면을 노출시킨 후, 공지된 방법으로 상기 제 2 마스크 패턴을 제거한다.

도 2d를 참조하면, 도 2c의 구조 상에 완충막으로서 작용하는 제 3 산화막(280)을 50 내지 100Å의 두께로 형성하고, 그 상부에 250 내지 350Å의 두께(A)로 제 2 질화막(290A)을 형성한다. 그 다음, 도 2e에 도시된 바와 같이, 블랭킷 식각으로 절연막(240) 및 기판(200) 상부의 제 2 질화막(290B)을 A의 두께보다 얇은 100 내지 150Å의 두께(B)를 갖도록 일부 식각하여 스페이서(S2)를 형성한다.

그 후, 도시되지는 않았지만, 기판 전면에 절연막을 형성하고, 제 2 질화막(290B)을 식각정지층으로 사용하여 상기 절연막을 식각하여, 상기 소오스 및 드레인을 노출시키는 콘택홀을 형성한 후 후속 공정을 진행한다.

도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 도 3a 내지 도 3e에서 제 1 실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여한다.

도 3a를 참조하면, 셀영역(C)과 주변영역(P)이 정의된 반도체 기판(300) 상에 게이트 절연막(310)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(320)과 텅스텐막(330)을 순차적으로 형성한다. 그 후, 텅스텐막(330) 상부에 하드 마스크용 절연막(340)을 형성하고, 이 절연막(340)을 마스크로하여 텅스텐막(330)과 폴리실리콘막(320)을 식각하여 셀영역(C)과 주변영역(P)에 게이트(G1, G2)를 각각 형성한다.

도 3b를 참조하면, 선택적 산화공정으로 반도체 기판(300)의 표면 및 폴리실리콘막(320)의 측벽에 제 1 산화막(350)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(330)의 블로우업을 방지하기 위하여, 제 1 산화막(350)이 형성된 상기 기판의 표면 상에 제 1 질화막(360)을 형성한다. 그 후, 제 1 질화막(360)이 게이트(G1, G2)의 측벽에만 남도록 제 1 질화막(360)을 에치백한 다음, 게이트(G1, G2) 양측의 기판(300)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성한다.

그 후, 도 3c에 도시된 바와 같이, 도 3b의 구조 상에 제 2 산화막(370), 제 2 질화막(380), 및 제 3 산화막(390)을 순차적으로 형성한다. 그리고 나서, 포토리소그라피 공정으로 주변영역(P)을 노출시키고 셀영역(C)을 마스킹하는 제 1 마스크 패턴(미도시)을 형성하고, 노출된 주변영역(P)의 제 3 산화막(390), 제 2 질화막(380), 제 2 산화막(370), 및 제 1 산화막(350)을 기판(300)의 표면이 노출되도록 블랭킷(blanket) 식각하여 스페이서(S1)를 한 후, 공지된 방법으로 상기 제 1 마스크 패턴을 제거한다.

도 3d를 참조하면, 포토리소그라피 공정으로 셀영역(C)을 노출시키고 주변영역(C)을 마스킹하는 제 2 마스크 패턴(미도시)을 형성하고, 노출된 셀영역(P)의 제 3 산화막(390; 도 3c 참조)을 습식식각으로 제거하여 제 2 질화막(380)의 표면을 노출시킨 후, 공지된 방법으로 상기 제 2 마스크 패턴을 제거함으로써 스페이서(S1)를 형성한다.

그 다음, 도 3e에 도시된 바와 같이, 도 3d의 구조 상에 식각정지층으로서 제 3 질화막(400)을 형성한다. 그 후, 도시되지는 않았지만, 기판 전면에 절연막을 형성하고, 제 3 질화막(400)을 식각정지층으로 사용하여 상기 절연막을 식각하여 상기 소오스 및 드레인을 노출시키는 콘택홀을 형성한 후, 후속 공정을 진행한다.

상술한 본 발명에 의하면, 기판과 질화막 사이에 완충막으로서 작용하는 산화막을 개재함으로써 질화막으로 인하여 기판에 가해지는 스트레스를 충분히 완화시킴으로써 접합 누설전류를 감소시킬 수 있다.

또한, 이러한 감소된 접합 누설전류에 의해 DARM과 같은 메모리 소자의 리프레시 특성이 향상된다.

또한, 완화된 스트레스에 의해 전자의 이동도(mobility)가 증가하여 감소하여 소자의 전류 특성이 향상될 뿐만 아니라, 계면 결함등의 감소하여 핫 캐리어 특성이 향상됨으로써, 결국 소자의 특성이 향상된다.

또한, 이러한 계면 결함등의 감소에 의해 소자의 패일율(fail rate)이 감소됨으로써, 결국 소자의 생산성을 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (10)

1. 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막이 순차적으로 적층된 셀영역의 반도체 기판; 및

   상기 절연막 및 상기 게이트의 측부와 기판 표면에 형성된 스페이서를 포함하고,

   상기 스페이서는 제 1 산화막, 제 1 질화막, 제 2 산화막, 및 제 2 질화막이 순차적으로 적층된 구조로 이루어진 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 제 2 질화막은 상기 게이트 및 상기 절연막의 측부보다 상기 기판의 표면에서 더 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제 2 질화막은 상기 기판의 표면에서 100 내지 150Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서, 상기 제 1 질화막은 상기 게이트 및 상기 절연막의 측부에만 형성된 것을 특징으로 하는 반도체 소자.
5. 반도체 기판의 셀 영역에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막을 순차적으로 형성하는 단계;

   상기 폴리실리콘막의 측부 및 상기 기판 표면 상에 제 1 산화막을 선택적으로 형성하는 단계;

   상기 제 1 산화막이 형성된 상기 기판 전면에 제 1 질화막을 형성하는 단계;

   상기 제 1 질화막 상에 제 2 산화막을 형성하는 단계; 및

   상기 제 2 산화막 상에 제 2 질화막을 형성하여 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 5 항에 있어서,

   상기 절연막 및 상기 기판 상부의 상기 제 2 질화막을 소정 두께만큼 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 5 항 또는 제 6 항에 있어서,

   상기 제 2 질화막은 250 내지 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 7 항에 있어서,

   상기 제 2 질화막을 제거하는 단계는 상기 제 2 질화막의 두께가 100 내지 150Å이 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. 반도체 기판의 셀 영역에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 절연막을 순차적으로 형성하는 단계;

   상기 폴리실리콘막의 측부 및 상기 기판 표면 상에 제 1 산화막을 선택적으로 형성하는 단계;

   상기 제 1 산화막이 형성된 상기 게이트 및 상기 절연막의 측부에만 제 1 질화막을 형성하는 단계;

   상기 제 1 질화막이 형성된 상기 기판 상에 제 2 산화막을 형성하는 단계; 및

   상기 제 2 산화막 상에 제 2 질화막을 형성하여 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. 제 9 항에 있어서,

    상기 제 2 질화막 상에 제 3 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.