JPH0621089A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0621089A JPH0621089A JP4174111A JP17411192A JPH0621089A JP H0621089 A JPH0621089 A JP H0621089A JP 4174111 A JP4174111 A JP 4174111A JP 17411192 A JP17411192 A JP 17411192A JP H0621089 A JPH0621089 A JP H0621089A
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- silicon
- oxide film
- electrode
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタの電極を自己整合的に分離
する際に電極間の距離を大きくして電極間ショートを引
き起こしにくい信頼性の高い半導体装置とその製造方法
を提供する。 【構成】ＭＯＳトランジスタのゲート構成物質の側面に
シリコン窒化膜とＣＶＤ酸化膜からなる二重層の側壁あ
るいはシリコン窒化膜、多結晶シリコン膜、多結晶シリ
コン酸化膜の三重層からなる側壁のように異種物質の多
重層を用いて側壁を作製して電極間の分離を行い自己整
合的に金属とシリコンの化合物を形成する。 【効果】電極間の距離が従来よりも大きくなって分離が
確実にできる構造となり、異物によって電極間がショー
トするというような半導体装置の信頼性を低下させる問
題を解決できた。
する際に電極間の距離を大きくして電極間ショートを引
き起こしにくい信頼性の高い半導体装置とその製造方法
を提供する。 【構成】ＭＯＳトランジスタのゲート構成物質の側面に
シリコン窒化膜とＣＶＤ酸化膜からなる二重層の側壁あ
るいはシリコン窒化膜、多結晶シリコン膜、多結晶シリ
コン酸化膜の三重層からなる側壁のように異種物質の多
重層を用いて側壁を作製して電極間の分離を行い自己整
合的に金属とシリコンの化合物を形成する。 【効果】電極間の距離が従来よりも大きくなって分離が
確実にできる構造となり、異物によって電極間がショー
トするというような半導体装置の信頼性を低下させる問
題を解決できた。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
トランジスタのゲート電極とソース電極およびドレイン
電極の抵抗を低減化するために自己整合的に金属とシリ
コンの化合物を形成する時に用いる電極間の分離のため
の構造とその構造を実現するための製造方法に関するも
のである。
トランジスタのゲート電極とソース電極およびドレイン
電極の抵抗を低減化するために自己整合的に金属とシリ
コンの化合物を形成する時に用いる電極間の分離のため
の構造とその構造を実現するための製造方法に関するも
のである。
【０００２】
【従来の技術】図３は、ＭＯＳトランジスタのゲート電
極とソース電極およびドレイン電極の抵抗を低減化する
ために自己整合的に金属とシリコンの化合物を形成する
時に用いる電極間分離構造の従来の製造方法を示す工程
順断面構造図である。
極とソース電極およびドレイン電極の抵抗を低減化する
ために自己整合的に金属とシリコンの化合物を形成する
時に用いる電極間分離構造の従来の製造方法を示す工程
順断面構造図である。
【０００３】図において、１はシリコン基板、２はＬＯ
ＣＯＳ酸化膜、３は多結晶シリコン層、４は多結晶シリ
コン酸化膜、５はゲート酸化膜、６は低濃度拡散層、７
はＣＶＤ酸化膜、８は高濃度拡散層、９はＴｉ（チタ
ン）膜、１０は異物である。
ＣＯＳ酸化膜、３は多結晶シリコン層、４は多結晶シリ
コン酸化膜、５はゲート酸化膜、６は低濃度拡散層、７
はＣＶＤ酸化膜、８は高濃度拡散層、９はＴｉ（チタ
ン）膜、１０は異物である。
【０００４】本製造方法は、ＭＯＳトランジスタのゲー
ト電極とソースおよびドレイン電極に対し自己整合的に
金属とシリコンの化合物を形成するのに一般的に用いら
れいる方法なので以下に簡単に説明する。
ト電極とソースおよびドレイン電極に対し自己整合的に
金属とシリコンの化合物を形成するのに一般的に用いら
れいる方法なので以下に簡単に説明する。
【０００５】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４形成する。この状態でイオ
ン注入法によりＬＤＤ構造のための低濃度拡散層６を形
成する。
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４形成する。この状態でイオ
ン注入法によりＬＤＤ構造のための低濃度拡散層６を形
成する。
【０００６】（ｂ）ＣＶＤ酸化膜７を形成する。この膜
を異方性ドライエッチングにより垂直方向に等量エッチ
バックを行い、多結晶シリコン層３のゲートパターンの
両側に側壁を形成する。
を異方性ドライエッチングにより垂直方向に等量エッチ
バックを行い、多結晶シリコン層３のゲートパターンの
両側に側壁を形成する。
【０００７】（ｃ）ソースおよびドレインを構成する高
濃度拡散層８をイオン注入法により形成した後、多結晶
シリコン層３と高濃度拡散層８上の酸化膜をフッ化水素
溶液で除去してＴｉ（チタン）膜９をスパッタリング法
により形成する。この状態で窒素雰囲気中でハロゲンラ
ンプアニール法により熱処理を行い、多結晶シリコン層
３と高濃度拡散層８のシリコンとチタンを反応させシリ
サイドを形成する。
濃度拡散層８をイオン注入法により形成した後、多結晶
シリコン層３と高濃度拡散層８上の酸化膜をフッ化水素
溶液で除去してＴｉ（チタン）膜９をスパッタリング法
により形成する。この状態で窒素雰囲気中でハロゲンラ
ンプアニール法により熱処理を行い、多結晶シリコン層
３と高濃度拡散層８のシリコンとチタンを反応させシリ
サイドを形成する。
【０００８】（ｄ）アンモニア水と過酸化水素水の混液
に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７の上のチ
タンはシリサイドを形成しないので液中に溶けて除去さ
れ、シリコン表面とチタン膜の接している部分のみがシ
リサイドとして残る。
に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７の上のチ
タンはシリサイドを形成しないので液中に溶けて除去さ
れ、シリコン表面とチタン膜の接している部分のみがシ
リサイドとして残る。
【０００９】ここで、図３（ｄ）において、ＣＶＤ酸化
膜７のエッチバックにより形成された側壁により燐をド
ープした多結晶シリコン層３の上のゲート電極と高濃度
拡散層８の上のソース電極およびドレイン電極とが自己
整合的に分離され所望の構造が実現される。
膜７のエッチバックにより形成された側壁により燐をド
ープした多結晶シリコン層３の上のゲート電極と高濃度
拡散層８の上のソース電極およびドレイン電極とが自己
整合的に分離され所望の構造が実現される。
【００１０】
【発明が解決しようとする課題】上記図３に示す従来例
の製造方法における問題点として、次のようなことがあ
る。
の製造方法における問題点として、次のようなことがあ
る。
【００１１】従来の製造方法により形成された分離構造
においては、Ｔｉ（チタン）膜９をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングをおこなう。この時側壁の酸化膜も同時にエ
ッチングされて多結晶シリコン層の上面だけでなく上部
側面の一部も露出してこの部分にもその後の工程でシリ
サイドが形成されてしまう。この様な状態ではゲート電
極とソース電極およびドレイン電極との間の距離が接近
して電極間ショートを引き起こしやすくなるという問題
があった。
においては、Ｔｉ（チタン）膜９をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングをおこなう。この時側壁の酸化膜も同時にエ
ッチングされて多結晶シリコン層の上面だけでなく上部
側面の一部も露出してこの部分にもその後の工程でシリ
サイドが形成されてしまう。この様な状態ではゲート電
極とソース電極およびドレイン電極との間の距離が接近
して電極間ショートを引き起こしやすくなるという問題
があった。
【００１２】また図３（ｄ）のように側壁の酸化膜上に
異物１０が存在する場合は異物上にもチタンが残りより
一層電極間ショートを引き起こしやすくなるとともに半
導体装置の信頼性を低下させるという問題を生ずる。
異物１０が存在する場合は異物上にもチタンが残りより
一層電極間ショートを引き起こしやすくなるとともに半
導体装置の信頼性を低下させるという問題を生ずる。
【００１３】本発明は、上述の問題点を解決するために
なされたもので、自己整合的に分離されるゲート電極と
ソース電極およびドレイン電極との間の距離を大きくし
て電極間ショートを引き起こしにくくして信頼性の高い
半導体装置の構造とその製造方法を提供することを目的
としたものである。
なされたもので、自己整合的に分離されるゲート電極と
ソース電極およびドレイン電極との間の距離を大きくし
て電極間ショートを引き起こしにくくして信頼性の高い
半導体装置の構造とその製造方法を提供することを目的
としたものである。
【００１４】
【課題を解決するための手段】本発明の半導体装置の構
造は、ソースおよびドレインになる拡散層、多結晶シリ
コンまたは金属とシリコンの化合物あるいはこれらの多
重層からなるゲート、シリコン酸化膜とシリコン窒化膜
あるいはこれらに加えて多結晶シリコン膜の多重層から
なる側壁分離用絶縁膜、ゲートとソースおよびドレイン
上に自己整合的に形成された金属とシリコンの化合物の
電極をＭＯＳトランジスタの構成要素としてこれらの電
極間分離を確実にした。
造は、ソースおよびドレインになる拡散層、多結晶シリ
コンまたは金属とシリコンの化合物あるいはこれらの多
重層からなるゲート、シリコン酸化膜とシリコン窒化膜
あるいはこれらに加えて多結晶シリコン膜の多重層から
なる側壁分離用絶縁膜、ゲートとソースおよびドレイン
上に自己整合的に形成された金属とシリコンの化合物の
電極をＭＯＳトランジスタの構成要素としてこれらの電
極間分離を確実にした。
【００１５】その構造の製造方法は、ゲート構成物質の
パターンを形成した後に該ゲート構成物質を熱酸化する
工程とシリコン窒化膜を形成する工程、該窒化膜上にシ
リコン酸化膜を形成する工程、更にゲート構成物質の側
面に該酸化膜と該窒化膜を残して該酸化膜と該窒化膜お
よび熱酸化膜のエッチングを行う工程、自己整合的に金
属とシリコンの化合物を形成する工程からなり電極間の
分離が確実にできるようにしたものである。
パターンを形成した後に該ゲート構成物質を熱酸化する
工程とシリコン窒化膜を形成する工程、該窒化膜上にシ
リコン酸化膜を形成する工程、更にゲート構成物質の側
面に該酸化膜と該窒化膜を残して該酸化膜と該窒化膜お
よび熱酸化膜のエッチングを行う工程、自己整合的に金
属とシリコンの化合物を形成する工程からなり電極間の
分離が確実にできるようにしたものである。
【００１６】また、上記製造方法でシリコン窒化膜を形
成する工程に加えて多結晶シリコン膜を形成する工程、
ゲート構成物質の側面に該多結晶シリコン膜を残して該
多結晶シリコン膜のエッチングを行う工程、該多結晶シ
リコン膜を熱酸化する工程、更に該窒化膜および熱酸化
膜のエッチングを行う工程、自己整合的に金属とシリコ
ンの化合物を形成する工程により自己整合的に構成した
電極間の分離がより確実にできるようにした製造方法で
ある。
成する工程に加えて多結晶シリコン膜を形成する工程、
ゲート構成物質の側面に該多結晶シリコン膜を残して該
多結晶シリコン膜のエッチングを行う工程、該多結晶シ
リコン膜を熱酸化する工程、更に該窒化膜および熱酸化
膜のエッチングを行う工程、自己整合的に金属とシリコ
ンの化合物を形成する工程により自己整合的に構成した
電極間の分離がより確実にできるようにした製造方法で
ある。
【００１７】
【実施例】図１は、本発明の一実施例を示す電極間分離
構造の製造方法における工程順断面構造図である。１〜
９は図３の従来例の説明において用いたものと同一符号
であり、その構成も同様であるので説明は省略する。
構造の製造方法における工程順断面構造図である。１〜
９は図３の従来例の説明において用いたものと同一符号
であり、その構成も同様であるので説明は省略する。
【００１８】図において、１１はシリコン窒化膜であ
る。以下、図１を工程順に従って説明する。
る。以下、図１を工程順に従って説明する。
【００１９】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。
【００２０】（ｂ）膜厚５００Ａ程度の薄いシリコン窒
化膜１１をＣＶＤ法により形成する。この上部にＣＶＤ
酸化膜７を形成する。
化膜１１をＣＶＤ法により形成する。この上部にＣＶＤ
酸化膜７を形成する。
【００２１】（ｃ）ＣＶＤ酸化膜７を異方性ドライエッ
チングにより垂直方向に等量エッチバックを行う。更に
薄いシリコン窒化膜１１をドライエッチングすることに
より多結晶シリコン層３のゲートのパターンの両側にシ
リコン窒化膜と酸化膜の二重層からなる側壁を形成す
る。ソースおよびドレインを構成する高濃度拡散層８を
イオン注入法により形成した後、多結晶シリコン層３と
高濃度拡散層８上の酸化膜をフッ化水素溶液で除去す
る。
チングにより垂直方向に等量エッチバックを行う。更に
薄いシリコン窒化膜１１をドライエッチングすることに
より多結晶シリコン層３のゲートのパターンの両側にシ
リコン窒化膜と酸化膜の二重層からなる側壁を形成す
る。ソースおよびドレインを構成する高濃度拡散層８を
イオン注入法により形成した後、多結晶シリコン層３と
高濃度拡散層８上の酸化膜をフッ化水素溶液で除去す
る。
【００２２】（ｄ）Ｔｉ（チタン）膜９をスパッタリン
グ法により形成する。この状態で窒素雰囲気中でハロゲ
ンランプアニール法により熱処理を行い、多結晶シリコ
ン層３と高濃度拡散層８のシリコンとチタンを反応させ
シリサイドを形成する。アンモニア水と過酸化水素水の
混液に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７、シ
リコン窒化膜１１の上のチタンはシリサイドを形成しな
いので液中に溶けて除去され、シリコン表面とチタン膜
の接している部分のみがシリサイドとして残る。ここ
で、図１（ｄ）において、シリコン窒化膜とＣＶＤ酸化
膜からなる二重層のエッチバックにより形成された側壁
により燐をドープした多結晶シリコン層３の上のゲート
電極と高濃度拡散層８の上のソース電極およびドレイン
電極とが自己整合的に分離され所望の構造が実現され
る。
グ法により形成する。この状態で窒素雰囲気中でハロゲ
ンランプアニール法により熱処理を行い、多結晶シリコ
ン層３と高濃度拡散層８のシリコンとチタンを反応させ
シリサイドを形成する。アンモニア水と過酸化水素水の
混液に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７、シ
リコン窒化膜１１の上のチタンはシリサイドを形成しな
いので液中に溶けて除去され、シリコン表面とチタン膜
の接している部分のみがシリサイドとして残る。ここ
で、図１（ｄ）において、シリコン窒化膜とＣＶＤ酸化
膜からなる二重層のエッチバックにより形成された側壁
により燐をドープした多結晶シリコン層３の上のゲート
電極と高濃度拡散層８の上のソース電極およびドレイン
電極とが自己整合的に分離され所望の構造が実現され
る。
【００２３】また図２は、本発明の別の一実施例を示す
電極間分離構造の製造方法における工程順断面構造図で
ある。１〜９は図３の従来例の説明において用いたもの
と同一符号であり、その構成も同様であるので説明は省
略する。
電極間分離構造の製造方法における工程順断面構造図で
ある。１〜９は図３の従来例の説明において用いたもの
と同一符号であり、その構成も同様であるので説明は省
略する。
【００２４】図において、１１はシリコン窒化膜、１２
は側壁用多結晶シリコン膜、１３は側壁用多結晶シリコ
ン酸化膜である。以下、図２を工程順に従って説明す
る。
は側壁用多結晶シリコン膜、１３は側壁用多結晶シリコ
ン酸化膜である。以下、図２を工程順に従って説明す
る。
【００２５】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。
【００２６】（ｂ）膜厚５００Ａ程度の薄いシリコン窒
化膜１１をＣＶＤ法により形成する。この上部に側壁用
多結晶シリコン膜１２をＣＶＤ法により形成する。側壁
用多結晶シリコン膜１２を異方性ドライエッチングによ
り垂直方向に等量エッチバックを行う。
化膜１１をＣＶＤ法により形成する。この上部に側壁用
多結晶シリコン膜１２をＣＶＤ法により形成する。側壁
用多結晶シリコン膜１２を異方性ドライエッチングによ
り垂直方向に等量エッチバックを行う。
【００２７】（ｃ）薄いシリコン窒化膜１１を酸化マス
クとして熱酸化を行い側壁用多結晶シリコン膜１２上に
側壁用多結晶シリコン酸化膜１３を形成する。薄いシリ
コン窒化膜１１をドライエッチングすることにより多結
晶シリコン層３のゲートのパターンの両側にシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を形成する。ソースおよびドレインを構
成する高濃度拡散層８をイオン注入法により形成する。
多結晶シリコン層３と高濃度拡散層８上の酸化膜をフッ
化水素溶液で除去する。
クとして熱酸化を行い側壁用多結晶シリコン膜１２上に
側壁用多結晶シリコン酸化膜１３を形成する。薄いシリ
コン窒化膜１１をドライエッチングすることにより多結
晶シリコン層３のゲートのパターンの両側にシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を形成する。ソースおよびドレインを構
成する高濃度拡散層８をイオン注入法により形成する。
多結晶シリコン層３と高濃度拡散層８上の酸化膜をフッ
化水素溶液で除去する。
【００２８】（ｄ）多結晶シリコン層３と高濃度拡散層
８上の酸化膜をフッ化水素溶液で除去する。Ｔｉ（チタ
ン）膜９をスパッタリング法により形成する。この状態
で窒素雰囲気中でハロゲンランプアニール法により熱処
理を行い、多結晶シリコン層３と高濃度拡散層８のシリ
コンとチタンを反応させシリサイドを形成する。アンモ
ニア水と過酸化水素水の混液に浸すとＬＯＣＯＳ酸化膜
２やシリコン窒化膜、多結晶シリコン膜、多結晶シリコ
ン酸化膜の三重層からなる側壁の上のチタンはシリサイ
ドを形成しないので液中に溶けて除去され、シリコン表
面とチタン膜の接している部分のみがシリサイドとして
残る。ここで、図２（ｄ）において、シリコン窒化膜と
多結晶シリコン膜のエッチバックおよび多結晶シリコン
膜の熱酸化により形成された酸化膜の三重層からなる側
壁により燐をドープした多結晶シリコン層３の上のゲー
ト電極と高濃度拡散層８の上のソース電極およびドレイ
ン電極とが自己整合的に分離され所望の構造が実現され
る。
８上の酸化膜をフッ化水素溶液で除去する。Ｔｉ（チタ
ン）膜９をスパッタリング法により形成する。この状態
で窒素雰囲気中でハロゲンランプアニール法により熱処
理を行い、多結晶シリコン層３と高濃度拡散層８のシリ
コンとチタンを反応させシリサイドを形成する。アンモ
ニア水と過酸化水素水の混液に浸すとＬＯＣＯＳ酸化膜
２やシリコン窒化膜、多結晶シリコン膜、多結晶シリコ
ン酸化膜の三重層からなる側壁の上のチタンはシリサイ
ドを形成しないので液中に溶けて除去され、シリコン表
面とチタン膜の接している部分のみがシリサイドとして
残る。ここで、図２（ｄ）において、シリコン窒化膜と
多結晶シリコン膜のエッチバックおよび多結晶シリコン
膜の熱酸化により形成された酸化膜の三重層からなる側
壁により燐をドープした多結晶シリコン層３の上のゲー
ト電極と高濃度拡散層８の上のソース電極およびドレイ
ン電極とが自己整合的に分離され所望の構造が実現され
る。
【００２９】本実施例においては、従来例のようにゲー
ト電極とソース電極およびドレイン電極との間の距離が
接近せず、図１（ｄ）、図２（ｄ）のようにシリコン窒
化膜とＣＶＤ酸化膜からなる二重層の側壁やシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を用いて自己整合的に構成した電極間の
分離がより確実にできるようにしている。
ト電極とソース電極およびドレイン電極との間の距離が
接近せず、図１（ｄ）、図２（ｄ）のようにシリコン窒
化膜とＣＶＤ酸化膜からなる二重層の側壁やシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を用いて自己整合的に構成した電極間の
分離がより確実にできるようにしている。
【００３０】
【発明の効果】本発明は、以上説明した通り、ＭＯＳト
ランジスタのゲート電極とソース電極およびドレイン電
極の抵抗を低減化するために自己整合的に金属とシリコ
ンの化合物を形成する時に用いる電極間分離構造の製造
方法に関して、Ｔｉ（チタン）膜をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングが行われても側壁にシリコン窒化膜を用いる
ことにより、側壁上部側面の一部が露出してこの部分に
シリサイドが形成されてしまうということがなくなり、
ゲート電極とソース電極およびドレイン電極との間の距
離が従来よりも大きくなって分離が確実にできる構造と
なる。
ランジスタのゲート電極とソース電極およびドレイン電
極の抵抗を低減化するために自己整合的に金属とシリコ
ンの化合物を形成する時に用いる電極間分離構造の製造
方法に関して、Ｔｉ（チタン）膜をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングが行われても側壁にシリコン窒化膜を用いる
ことにより、側壁上部側面の一部が露出してこの部分に
シリサイドが形成されてしまうということがなくなり、
ゲート電極とソース電極およびドレイン電極との間の距
離が従来よりも大きくなって分離が確実にできる構造と
なる。
【００３１】また、側壁として多結晶シリコン膜のエッ
チバックおよび多結晶シリコン膜の熱酸化により形成さ
れた酸化膜を用いることによって、エッチバックされた
多結晶シリコン膜の酸化による体積膨張により過剰ぎみ
にエッチングが行われる酸化膜の減少分を補償できて自
己整合的に構成した電極間の分離がより確実にできる構
造および製造方法となっており、微細化したＭＯＳトラ
ンジスタに必要とされるＬＤＤ構造のための低濃度拡散
層も従来と同じように構成できている。
チバックおよび多結晶シリコン膜の熱酸化により形成さ
れた酸化膜を用いることによって、エッチバックされた
多結晶シリコン膜の酸化による体積膨張により過剰ぎみ
にエッチングが行われる酸化膜の減少分を補償できて自
己整合的に構成した電極間の分離がより確実にできる構
造および製造方法となっており、微細化したＭＯＳトラ
ンジスタに必要とされるＬＤＤ構造のための低濃度拡散
層も従来と同じように構成できている。
【００３２】更に、側壁用多結晶シリコン膜を異方性ド
ライエッチングにより垂直方向に等量エッチバックを行
う際にシリコンの異物が側壁上に存在する場合でもその
後の熱酸化およびフッ化水素溶液での酸化膜のエッチン
グを行うことにより異物が除去され、異物上にチタンが
残りより電極間ショートを引き起こすことが大幅に少な
くなるとともに異物が電極間ショートを引き起こさずに
残って通常の使用状態で電極間の電流リークにより動作
不良を起こすというような半導体装置の信頼性を低下さ
せるという問題を解決をできた。
ライエッチングにより垂直方向に等量エッチバックを行
う際にシリコンの異物が側壁上に存在する場合でもその
後の熱酸化およびフッ化水素溶液での酸化膜のエッチン
グを行うことにより異物が除去され、異物上にチタンが
残りより電極間ショートを引き起こすことが大幅に少な
くなるとともに異物が電極間ショートを引き起こさずに
残って通常の使用状態で電極間の電流リークにより動作
不良を起こすというような半導体装置の信頼性を低下さ
せるという問題を解決をできた。
【図１】本発明の一実施例を示す電極間分離構造の製造
方法における工程順断面構造図である。
方法における工程順断面構造図である。
【図２】本発明の別の一実施例を示す電極間分離構造の
製造方法における工程順断面構造図である。
製造方法における工程順断面構造図である。
【図３】従来の電極間分離構造の製造方法を示す工程順
断面構造図である。
断面構造図である。
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ 多結晶シリコン層 ４ 多結晶シリコン酸化膜 ５ ゲート酸化膜 ６ 低濃度拡散層 ７ ＣＶＤ酸化膜 ８ 高濃度拡散層 ９ Ｔｉ（チタン）膜 １０ 異物 １１ シリコン窒化膜 １２ 側壁用多結晶シリコン膜 １３ 側壁用多結晶シリコン酸化膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (3)
- 【請求項１】 半導体基板上に形成するＭＯＳトランジ
スタの構成要素としてソースおよびドレインになる拡散
層、多結晶シリコンまたは金属とシリコンの化合物ある
いはこれらの多重層からなるゲート、シリコン酸化膜と
シリコン窒化膜あるいはこれらに加えて多結晶シリコン
膜の多重層からなる側壁分離用絶縁膜、ゲートとソース
およびドレイン上に自己整合的に形成された金属とシリ
コンの化合物の電極からなることを特徴とする半導体装
置。 - 【請求項２】 ゲート構成物質のパターンを形成した後
に該ゲート構成物質を熱酸化する工程とシリコン窒化膜
を形成する工程、該窒化膜上にシリコン酸化膜を形成す
る工程、更にゲート構成物質の側面に該酸化膜と該窒化
膜を残して該酸化膜と該窒化膜および熱酸化膜のエッチ
ングを行う工程、自己整合的に金属とシリコンの化合物
を形成する工程からなることを特徴とする半導体装置の
製造方法。 - 【請求項３】 シリコン窒化膜を形成する工程に加えて
多結晶シリコン膜を形成する工程、ゲート構成物質の側
面に該多結晶シリコン膜を残して該多結晶シリコン膜の
エッチングを行う工程、該多結晶シリコン膜を熱酸化す
る工程、更に該窒化膜および熱酸化膜のエッチングを行
う工程、自己整合的に金属とシリコンの化合物を形成す
る工程からなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174111A JPH0621089A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174111A JPH0621089A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621089A true JPH0621089A (ja) | 1994-01-28 |
Family
ID=15972839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174111A Pending JPH0621089A (ja) | 1992-07-01 | 1992-07-01 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621089A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422519B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US7279746B2 (en) | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
-
1992
- 1992-07-01 JP JP4174111A patent/JPH0621089A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422519B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US7279746B2 (en) | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US7436029B2 (en) | 2003-06-30 | 2008-10-14 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
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