KR100432893B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100432893B1 KR100432893B1 KR10-2001-0049242A KR20010049242A KR100432893B1 KR 100432893 B1 KR100432893 B1 KR 100432893B1 KR 20010049242 A KR20010049242 A KR 20010049242A KR 100432893 B1 KR100432893 B1 KR 100432893B1
- Authority
- KR
- South Korea
- Prior art keywords
- salicide
- forming
- layer
- region
- source layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 230000000873 masking effect Effects 0.000 claims abstract description 3
- 239000010936 titanium Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000005280 amorphization Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 살리사이드 구조 및 넌 살리사이드 구조의 트랜지스터 형성 영역을 갖는 반도체 기판에 트랜지스터들을 형성하는 단계와, 전면에 살리사이드 형성 소오스층을 형성하는 단계와, 살리사이드 형성 소오스층에 감광막을 이용해 선택적으로 마스킹을 진행한 후에 노출된 넌 살리사이드 영역은 식각하여 살리사이드 구조의 트랜지스터 형성 영역상에만 살리사이드 형성 소오스층을 형성하는 단계와, 전면에 어닐 공정을 수행하여 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계와, 전면에 콘택 형성용 산화막층과 평탄화용 절연층을 순차 형성하고 콘택홀들을 형성하는 단계를 포함한다.
이러한 본 발명에 따르면, 종래 기술에서 살리사이드 마스크층에 의해 발생하는 식각 데미지가 제거되므로 콘택 저항의 증가 문제가 해결되며, 살리사이드층이 안정적으로 유지되므로 누설 전류의 증가를 억제하여 소자의 동작 특성 및 신뢰성이 향상되는 이점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 살리사이드(Salicide) 정션과 넌 살리사이드(Non-Salicide) 패턴을 동시에 갖는 소자의 살리사이드 정션부의 식각 데미지를 최소화할 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
살리사이드 공정은 트랜지스터 형성시 소오스/드레인, LDD(Lightly Doped Drain) 영역 형성 후에 소자의 소오스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료를 스퍼터링 후 어닐하며 이때 산화물층위의 금속은 반응이 일어나지 않으므로 습식각을 통하여 소오스/드레인 및 게이트 상부를 제외한 영역의 메탈을 제거하는 일련의 공정을 말한다.
특히 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택 홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장애 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 살리사이드 공정을 채택하게 된다.
도 1a 내지 도 1e는 종래 기술에 따라 살리사이드 공정이 채택된 반도체 소자의 공정 단면도이다.
MOSFET 소자의 폴리 게이트 전극과 소오스/드레인 영역에 살리사이드를 형성하여 소자의 동작 특성을 향상시키는 기술은 일반적인 기술이며, 로직 소자에서는 살리사이드 구조의 트랜지스터와 넌 살리사이드 구조의 소자가 동일 칩내에 만들어지는 것 또한 일반적인 기술이다.
먼저, 도 1a에서와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 넌 살리사이드 구조의 트랜지스터 형성 영역을 갖는 반도체 기판(1)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation)공정으로 소자 격리층(2)을 형성한다. 이와 같은 소자 격리층(2)의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다.
이어서, 상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(3)과 게이트 전극(4)을 형성한다.
게이트 전극(4)의 측면에 게이트 측벽(5)을 형성하고 게이트 전극(4)의 양측 활성 영역에 소오스/드레인 영역(6)을 형성한다.
도 1b에서와 같이, 전면에 살리사이드 방어용 HLD(High temperature Low pressure Deposition) 산화막층을 형성하고, 감광막을 이용해 선택적으로 마스킹을 진행한 후에 습식각 또는 건식각하여 도 1c에서와 같이, 살리사이드가 형성되지 않는 부분에만 남겨 살리사이드 마스크층(7)을 형성한다.
도 1d에서와 같이, 전면에 살리사이드 형성 소오스를 증착하고 어닐 공정으로 살리사이드층(8)을 형성한다. 여기서, 살리사이드층(8)은 살리사이드 영역(salicide region)에만 형성된다.
도 1e에서와 같이, 전면에 콘택 형성용 HLD층(9)을 형성하고 콘택 형성용 HLD층(9)상에 평탄용 절연층으로 BPSG(Boron-Phosphorus Silica Glass)(10)을 형성한다.
이어서, 포토리소그래피 공정으로 BPSG(10)와 콘택 형성용 HLD층(9)을 선택적으로 식각하여 콘택홀(11)을 형성한다.
콘택홀(11) 형성시에 콘택 건식각의 식각량 결정에 있어서 콘택 형성용 HLD층(9)과 BPSG(10)와의 식각률(Etch rate)이 중요한데, 일반적으로 HLD의 식각률은 BPSG의 식각률에 비해 매우 느리므로 콘택 건식각의 총식각량은 넌 살리사이드 영역에서의 식각량에 의해 결정된다.
이와 같은 살리사이드 구조의 트랜지스터는 통상 메모리 셀 영역의 트랜지스터이고, 넌 살리사이드 구조의 트랜지스터는 로직 영역(주변 회로 영역)의 트랜지스터이다.
그러나, 상술한 바와 같이 종래 기술에 따른 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
넌 살리사이드 패턴을 위하여 살리사이드 마스크층(7)을 사용하는데 이 경우 확산방지와 후속 세정과정의 손실량을 고려하면 그 필요한 두께는 1000Å이상이 필요하며, 또한 고집적화된 반도체 소자의 제조에서는 후속의 콘택홀(11)을 활성 영역위에 형성할 때 살리사이드 마스크층(7)을 제거해야 하는데 이때 살리사이드 형성 영역에는 살리사이드 마스크층(7)이 형성되어 있지 않으므로 살리사이드 마스크층(7) 두께만큼 식각 손상을 더 받게 된다.
소오스/드레인 영역의 살리사이드가 식각 손상을 받게되는 경우 콘택 저항이 증가하고, 누설 전류가 증가하여 소자 특성 및 신뢰성을 저하시킨다.
또한, 선택적으로 살리사이드 마스크층(7)을 제거할 경우 살리사이드를 형성해야 할 지역에서 스페이서(Spacer) 형태로 남아 살리사이드 형성을 방해할 수 있는 문제점이 있다.
따라서, 상기와 같은 종래 기술은 향후 고집적 소자 제조 공정에서 적용하기가 어렵게 된다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 살리사이드 정션과 넌 살리사이드 패턴을 동시에 갖는 소자의 살리사이드 정션부의 식각 데미지를 최소화할 수 있도록 한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 살리사이드 구조 및 넌 살리사이드 구조의 트랜지스터 형성 영역을 갖는 반도체 기판에 트랜지스터들을 형성하는 단계, 전면에 살리사이드 형성 소오스층을 형성하는 단계, 상기 살리사이드 형성 소오스층에 감광막을 이용해 선택적으로 마스킹을 진행한 후에 노출된 넌 살리사이드 영역의 상기 살리사이드 형성 소오스층을 제거하여 상기 살리사이드 구조의 트랜지스터 형성 영역상에만 상기 살리사이드 형성 소오스층을 남기는 단계, 전면에 어닐 공정을 수행하여 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계, 전면에 콘택 형성용 산화막층과 평탄화용 절연층을 순차 형성하고 콘택홀들을 형성하는 단계를 포함한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 공정 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 소자 격리층
23 : 게이트 산화막 24 : 게이트 전극
25 : 게이트 측벽 26 : 소오스/드레인 영역
27 : 살리사이드 형성 소오스층 28 : 살리사이드층
29 : HLD층 30 : BPSG층
31 : 콘택홀
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 2a 내지 도 2e는 본 발명에 따라 살리사이드 공정이 채택된 반도체 소자의 공정 단면도이다.
먼저, 도 2a에서와 같이, 살리사이드 구조의 트랜지스터 형성 영역과 넌 살리사이드 구조의 트랜지스터 형성 영역을 갖는 반도체 기판(21)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation)공정으로 소자 격리층(22)을 형성한다. 이와 같은 소자 격리층(22)의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다.
이어서, 상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(23)과 게이트 전극(24)을 형성한다.
게이트 전극(24)의 측면에 게이트 측벽(25)을 형성하고 게이트 전극(24)의 양측 활성 영역에 소오스/드레인 영역(26)을 형성한다.
도 2b에서와 같이, 전면에 살리사이드 형성 소오스층(27)을 증착하고, 감광막을 이용해 선택적으로 마스킹을 진행한 후에 노출된 넌 살리사이드 영역은 습식각 또는 건식각하여 도 2c에서와 같이, 살리사이드 영역에만 살리사이드 형성 소오스층(27)을 남긴다. 이때 살리사이드 형성 소오스층(27)은 티타늄(Ti) 또는 코발트(Co)로 형성하는 것이 바람직하다.
도 2d에서와 같이, 전면에 어닐 공정을 수행하여 살리사이드 영역에만 살리사이드층(28)을 형성하고, 전면에 콘택 형성용 HLD층(29)을 형성한다.
도 2e에서와 같이, 콘택 형성용 HLD층(29)상에 평탄용 절연층으로BPSG(Boron-Phosphorus Silica Glass)층(30)을 형성하고, 포토리소그래피 공정으로 BPSG층(30)과 콘택 형성용 HLD층(29)을 선택적으로 식각하여 콘택홀(31)을 형성한다.
상기에서는 본 발명의 바람직한 실시예를 설명하고 이를 도면에 나타내었으나 본 발명은 당업자에 의하여 여러 가지 실시예로 구현될 수 있음이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위를 통하여 나타나 있는 기술적 사상에 포함된다고 하여야 할 것이다.
일예로, 살리사이드층 형성을 위한 일련의 공정에서 프리-아모르피제이션(Pre-Amorphization)을 위한 임플랜드(Implant) 공정을 추가하는 경우에는 살리사이드 형성 소오스층(27)을 제거하기 위한 마스크는 별도의 마스크 제작 없이 프리-아모르피제이션 마스크를 사용하되, 감광막의 재질을 네가티브(Negative)로 이용하여 넌 살리사이드 패턴을 노출시켜 넌 살리사이드 공정을 진행할 수 있다.
전술한 바와 같은 본 발명은 종래 기술에서 살리사이드 마스크층에 의해 발생하는 식각 데미지가 제거되므로 콘택 저항의 증가 문제가 해결되며, 살리사이드층이 안정적으로 유지되므로 누설 전류의 증가를 억제하여 소자의 동작 특성 및 신뢰성이 향상되는 효과가 있다.
본 발명은 0.25㎛ 이하 디자인 툴의 표준 로직 공정과 완전한 호환성을 갖는 플랫 셀 공정을 가능하게 한다. 즉 표준 로직 테크놀로지의 핵심이 되는 듀얼게이트/살리게이드 공정을 그래로 사용하여 플랫 셀 소자를 만들 수 있다. 따라서 기존의 로직 소자 설계자들도 쉽게 플랫 셀 메모리를 가진 소자를 설계할 수 있으며, 로직 공정 라인에서 쉽게 제작할 수 있다. 또한 비트라인 콘택부위에 선택적으로 살리사이드를 형성할 수 있는 장점이 있다.
Claims (6)
- 살리사이드 구조 및 넌 살리사이드 구조의 트랜지스터 형성 영역을 갖는 반도체 기판에 트랜지스터들을 형성하는 단계;전면에 살리사이드 형성 소오스층을 형성하는 단계;상기 살리사이드 형성 소오스층에 감광막을 이용해 선택적으로 마스킹을 진행한 후에 노출된 넌 살리사이드 영역의 상기 살리사이드 형성 소오스층을 제거하여 상기 살리사이드 구조의 트랜지스터 형성 영역상에만 상기 살리사이드 형성 소오스층을 남기는 단계;전면에 어닐 공정을 수행하여 상기 살리사이드 구조의 트랜지스터 형성 영역에 살리사이드층을 형성하는 단계; 및전면에 콘택 형성용 산화막층과 평탄화용 절연층을 순차 형성하고 콘택홀들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 살리사이드 형성 소오스층은 티타늄 또는 코발트로 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 노출된 넌 살리사이드 영역의 상기 살리사이드 형성 소오스층을 식각하여 제거하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택 형성용 산화막층은 HLD 공정으로 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 평탄화용 절연층으로 BPSG를 사용하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 살리사이드 형성 소오스층을 제거하기 위한 마스크는 프리-아모르피제이션 마스크를 사용하며, 상기 감광막의 재질을 네가티브로 이용하여 식각을 수행하는 것을 특징으로 한 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0049242A KR100432893B1 (ko) | 2001-08-16 | 2001-08-16 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0049242A KR100432893B1 (ko) | 2001-08-16 | 2001-08-16 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030016455A KR20030016455A (ko) | 2003-03-03 |
| KR100432893B1 true KR100432893B1 (ko) | 2004-05-22 |
Family
ID=27719341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0049242A KR100432893B1 (ko) | 2001-08-16 | 2001-08-16 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100432893B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980083005A (ko) * | 1997-05-10 | 1998-12-05 | 윤종용 | 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 |
| US5883010A (en) * | 1997-08-07 | 1999-03-16 | National Semiconductor Corporation | Method for protecting nonsilicided surfaces from silicide formation using spacer oxide mask |
| JPH1197649A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP1026739A1 (en) * | 1999-02-08 | 2000-08-09 | Chartered Semiconductor Manufacturing Pte Ltd. | Selective salicide process by reformation of nitride sidewall spacers |
| KR20010046916A (ko) * | 1999-11-16 | 2001-06-15 | 박종섭 | 반도체 소자의 제조 방법 |
-
2001
- 2001-08-16 KR KR10-2001-0049242A patent/KR100432893B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980083005A (ko) * | 1997-05-10 | 1998-12-05 | 윤종용 | 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 |
| US5883010A (en) * | 1997-08-07 | 1999-03-16 | National Semiconductor Corporation | Method for protecting nonsilicided surfaces from silicide formation using spacer oxide mask |
| JPH1197649A (ja) * | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP1026739A1 (en) * | 1999-02-08 | 2000-08-09 | Chartered Semiconductor Manufacturing Pte Ltd. | Selective salicide process by reformation of nitride sidewall spacers |
| KR20010046916A (ko) * | 1999-11-16 | 2001-06-15 | 박종섭 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030016455A (ko) | 2003-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6509216B2 (en) | Memory structure with thin film transistor and method for fabricating the same | |
| KR100384062B1 (ko) | ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의선택적 실리사이드막 형성방법 | |
| KR100541800B1 (ko) | 반도체 소자 제조방법 | |
| KR100432893B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20000032293A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR100399911B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20040041792A (ko) | 복합 반도체 장치의 제조방법 | |
| KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR20050023650A (ko) | 살리사이드를 갖는 반도체 소자 제조 방법 | |
| KR100480586B1 (ko) | 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 | |
| KR100402102B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100459932B1 (ko) | 반도체장치의 제조방법 | |
| KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR100281144B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100459930B1 (ko) | 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법 | |
| KR100273322B1 (ko) | 반도체소자의 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100398571B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR20020096393A (ko) | 모스 트랜지스터의 제조방법 | |
| KR100380981B1 (ko) | 샐리사이드 게이트전극 형성방법 | |
| KR100439191B1 (ko) | 살리사이드 콘택 형성 방법 | |
| KR100400780B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100215836B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030051038A (ko) | 반도체 소자의 제조 방법 | |
| KR20030049352A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110418 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |