JP3238551B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JP3238551B2 JP3238551B2 JP29057693A JP29057693A JP3238551B2 JP 3238551 B2 JP3238551 B2 JP 3238551B2 JP 29057693 A JP29057693 A JP 29057693A JP 29057693 A JP29057693 A JP 29057693A JP 3238551 B2 JP3238551 B2 JP 3238551B2
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- film
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タの製造方法に係り、特に、ＭＯＳＦＥＴを有するＣＭ
ＯＳデバイスの、主としてそのｎチャネルＭＯＳＦＥＴ
の製造方法に関するものである。
タの製造方法に係り、特に、ＭＯＳＦＥＴを有するＣＭ
ＯＳデバイスの、主としてそのｎチャネルＭＯＳＦＥＴ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化が進み、それ
とともに、ＭＯＳＦＥＴが縮小化されるにしたがい、そ
のゲート長が短くなり、また、短チャネル効果を抑制す
るため、ソース・ドレイン領域の接合深さ（ｘｊ）は浅
くせざるを得なくなってきている。
とともに、ＭＯＳＦＥＴが縮小化されるにしたがい、そ
のゲート長が短くなり、また、短チャネル効果を抑制す
るため、ソース・ドレイン領域の接合深さ（ｘｊ）は浅
くせざるを得なくなってきている。
【０００３】このように、ゲート長が短くなり、ＭＯＳ
ＦＥＴのオン抵抗は下がり、一方でｘｊが浅くなるた
め、ソース・ドレインのシート抵抗は増大する。したが
って、ゲート長がサブミクロン領域のＭＯＳＦＥＴで
は、ソース・ドレインのシート抵抗が、ＭＯＳＦＥＴの
オン抵抗に対して無視し得なくなり、ＭＯＳＦＥＴの駆
動力が、ソース・ドレイン領域の寄生抵抗により低下す
る問題が顕著となる。
ＦＥＴのオン抵抗は下がり、一方でｘｊが浅くなるた
め、ソース・ドレインのシート抵抗は増大する。したが
って、ゲート長がサブミクロン領域のＭＯＳＦＥＴで
は、ソース・ドレインのシート抵抗が、ＭＯＳＦＥＴの
オン抵抗に対して無視し得なくなり、ＭＯＳＦＥＴの駆
動力が、ソース・ドレイン領域の寄生抵抗により低下す
る問題が顕著となる。
【０００４】かかる問題に対してソース・ドレイン及び
ゲートを自己整合的でシリサイド化し、シート抵抗を下
げるためにサリサイド技術が存在している。
ゲートを自己整合的でシリサイド化し、シート抵抗を下
げるためにサリサイド技術が存在している。
【０００５】図３はかかる従来のサリサイド構造を有す
るＭＯＳＦＥＴの製造工程断面図である。
るＭＯＳＦＥＴの製造工程断面図である。
【０００６】（１）まず、図３（ａ）に示すように、Ｐ
型１００Ｓｉ基板１上の一部に、通常のホトリソグラフ
ィ（以下、ホトリソと略す）とエッチング及びイオン注
入法を用いて、Ｎ型不純物（リン等）を導入し、Ｎウエ
ル領域２を形成する。次に、通常のＬＯＣＯＳ法によ
り、フィールド酸化膜３を形成する。ドライ酸化雰囲気
中で熱酸化し、Ｓｉ基板１表面にゲート酸化膜４を形成
し、ゲート電極となる多結晶シリコン膜を全面に堆積
し、通常のホトリソ・エッチング技術を用いたゲート電
極５のパターニングを行う。
型１００Ｓｉ基板１上の一部に、通常のホトリソグラフ
ィ（以下、ホトリソと略す）とエッチング及びイオン注
入法を用いて、Ｎ型不純物（リン等）を導入し、Ｎウエ
ル領域２を形成する。次に、通常のＬＯＣＯＳ法によ
り、フィールド酸化膜３を形成する。ドライ酸化雰囲気
中で熱酸化し、Ｓｉ基板１表面にゲート酸化膜４を形成
し、ゲート電極となる多結晶シリコン膜を全面に堆積
し、通常のホトリソ・エッチング技術を用いたゲート電
極５のパターニングを行う。
【０００７】通常のホトリソ工程により、Ｐｃｈ（Ｐチ
ャネル）ＭＯＳＦＥＴ形成領域をホトレジスト６で被
い、全面にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ）層（低
濃度拡散層）ｎ- 層７となるリンまたはヒ素を、加速エ
ネルギー３０〜５０ｋｅＶで１〜４×１０13ｉｏｎｓ／
ｃｍ2 イオン注入法により注入することで、Ｎｃｈ（Ｎ
チャネル）ＭＯＳＦＥＴ領域のみｎ- 層７を形成する。
ャネル）ＭＯＳＦＥＴ形成領域をホトレジスト６で被
い、全面にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ）層（低
濃度拡散層）ｎ- 層７となるリンまたはヒ素を、加速エ
ネルギー３０〜５０ｋｅＶで１〜４×１０13ｉｏｎｓ／
ｃｍ2 イオン注入法により注入することで、Ｎｃｈ（Ｎ
チャネル）ＭＯＳＦＥＴ領域のみｎ- 層７を形成する。
【０００８】次いで、全面に常圧ＣＶＤ（化学的気相成
長）法により、シリコン酸化膜もしくはボロン、リン等
を含むシリコン酸化膜を形成し、異方性イオンエッチン
グ法により、図３（ｂ）に示すように、ゲート電極５側
壁にサイドウォール膜８を形成する。
長）法により、シリコン酸化膜もしくはボロン、リン等
を含むシリコン酸化膜を形成し、異方性イオンエッチン
グ法により、図３（ｂ）に示すように、ゲート電極５側
壁にサイドウォール膜８を形成する。
【０００９】次いで、上記と同様に、ホトレジストによ
り、ＰｃｈＭＯＳＦＥＴ、ＮｃｈＭＯＳＦＥＴ側を各々
被い、Ｎｃｈ側、Ｐｃｈ側に各々イオン注入法により、
ソース・ドレイン領域となる不純物のヒ素打ち込み領域
９（ｎ+ 層）及びボロン打ち込み領域９′（ｐ+ 層）を
注入する。
り、ＰｃｈＭＯＳＦＥＴ、ＮｃｈＭＯＳＦＥＴ側を各々
被い、Ｎｃｈ側、Ｐｃｈ側に各々イオン注入法により、
ソース・ドレイン領域となる不純物のヒ素打ち込み領域
９（ｎ+ 層）及びボロン打ち込み領域９′（ｐ+ 層）を
注入する。
【００１０】次に、図３（ｃ）に示すように、８００〜
１０００℃の熱処理を行い、ソース・ドレイン領域９の
不純物の活性化を行った後、高融点金属膜１０を形成す
る。
１０００℃の熱処理を行い、ソース・ドレイン領域９の
不純物の活性化を行った後、高融点金属膜１０を形成す
る。
【００１１】次いで、６００〜１０００℃の範囲内で、
２段階短時間熱処理法を施すと、図３（ｄ）に示すよう
に、高融点金属膜１０とゲート電極５の多結晶シリコン
膜、及びソース・ドレイン領域９のシリコン活性層との
間にシリサイド化反応が生じ、自己整合的に高融点金属
シリサイド膜１１が形成される。
２段階短時間熱処理法を施すと、図３（ｄ）に示すよう
に、高融点金属膜１０とゲート電極５の多結晶シリコン
膜、及びソース・ドレイン領域９のシリコン活性層との
間にシリサイド化反応が生じ、自己整合的に高融点金属
シリサイド膜１１が形成される。
【００１２】この工程の間には、アンモニア水と過酸化
水素水の混合液を用いて、未反応高融点金属１２を選択
的にエッチング除去することにより、図３（ｅ）に示す
ように、サリサイド構造を有するＭＯＳＦＥＴが完成す
る。
水素水の混合液を用いて、未反応高融点金属１２を選択
的にエッチング除去することにより、図３（ｅ）に示す
ように、サリサイド構造を有するＭＯＳＦＥＴが完成す
る。
【００１３】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のサリサイド構造を有するＭＯＳＦＥＴの製造
方法では、素子の微細化に伴い、短チャネル効果抑制の
ため、そのソース・ドレイン領域の拡散層の接合深さ
（ｘｊ）が浅くなり、シリサイド化した層の底面と接合
との間隔が短くなり、接合リーク電流が増大するという
問題があった。
べた従来のサリサイド構造を有するＭＯＳＦＥＴの製造
方法では、素子の微細化に伴い、短チャネル効果抑制の
ため、そのソース・ドレイン領域の拡散層の接合深さ
（ｘｊ）が浅くなり、シリサイド化した層の底面と接合
との間隔が短くなり、接合リーク電流が増大するという
問題があった。
【００１４】また、ソース・ドレイン領域及びゲート電
極上のシリサイド表面は、大気に晒されたときに酸化物
が生成され、メタル配線との接続のときに十分なオーミ
ックコンタクトがとれないという問題があった。
極上のシリサイド表面は、大気に晒されたときに酸化物
が生成され、メタル配線との接続のときに十分なオーミ
ックコンタクトがとれないという問題があった。
【００１５】また、ソース・ドレイン領域を形成した後
に、シリサイド化を行っているため、シリサイドと拡散
層の界面の不純物濃度が層間絶縁膜の平坦化熱処理によ
って低下し、寄生抵抗が生じ、ＭＯＳトランジスタの電
流駆動能力が低下するという問題があった。
に、シリサイド化を行っているため、シリサイドと拡散
層の界面の不純物濃度が層間絶縁膜の平坦化熱処理によ
って低下し、寄生抵抗が生じ、ＭＯＳトランジスタの電
流駆動能力が低下するという問題があった。
【００１６】また、ソース・ドレイン領域を形成すると
きに、サイドウォールが形成された状態でイオン注入を
行っているためと、そのサイドウォールがプロセスの最
後まで除去されずに残っているために、後工程の熱処理
によってサイドウォール膜中の不純物が、ソース・ドレ
イン領域に拡散し、ゲート電極端のソース・ドレイン領
域の不純物プロファイルを不均一にし、短チャネル効果
及びホットキャリア耐性の劣化を生じるという問題があ
った。
きに、サイドウォールが形成された状態でイオン注入を
行っているためと、そのサイドウォールがプロセスの最
後まで除去されずに残っているために、後工程の熱処理
によってサイドウォール膜中の不純物が、ソース・ドレ
イン領域に拡散し、ゲート電極端のソース・ドレイン領
域の不純物プロファイルを不均一にし、短チャネル効果
及びホットキャリア耐性の劣化を生じるという問題があ
った。
【００１７】また、ソース・ドレイン領域とゲート電極
上をシリサイド化するときに、サイドウォール上部は殆
どシリサイド化はしないが、わずかにサイドウォール表
面部はシリサイド化反応が生じるため、その後の選択エ
ッチングのときに、その反応層を十分除去しきれずに、
ゲート電極とソース・ドレイン領域をショートさせると
いう問題点があった。
上をシリサイド化するときに、サイドウォール上部は殆
どシリサイド化はしないが、わずかにサイドウォール表
面部はシリサイド化反応が生じるため、その後の選択エ
ッチングのときに、その反応層を十分除去しきれずに、
ゲート電極とソース・ドレイン領域をショートさせると
いう問題点があった。
【００１８】本発明は、上記問題点を解決するために、
以上述べた接合リーク電流及び寄生抵抗の増大をなく
し、また、効果的に短チャネル効果を抑制し、さらにホ
ットキャリア効果を抑制できるようにしたサリサイド構
造を有する電界効果型トランジスタの製造方法を提供す
ることを目的とする。
以上述べた接合リーク電流及び寄生抵抗の増大をなく
し、また、効果的に短チャネル効果を抑制し、さらにホ
ットキャリア効果を抑制できるようにしたサリサイド構
造を有する電界効果型トランジスタの製造方法を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果型トランジスタの製造方法において、半
導体基板主表面上に形成された第１の絶縁膜上にゲート
電極を形成する工程と、前記ゲート電極を含む前記第１
の絶縁膜上に第２の絶縁膜を形成する工程と、前記ゲー
ト電極の側壁を被覆する前記第２の絶縁膜に面したサイ
ドウォール部を第３の絶縁膜で形成する工程と、前記ゲ
ート電極の側壁を被覆する前記第２の絶縁膜及び前記サ
イドウォール部で被覆する前記第２の絶縁膜を残すよう
に、前記第２の絶縁膜をエッチングする工程と、露出し
た前記第１の絶縁膜を除去して、前記半導体基板主表面
を露出する工程と、露出した前記ゲート電極及び露出し
た前記半導体基板主表面上に高融点金属膜を形成する工
程と、熱処理により、前記高融点金属膜とシリコンとで
シリサイド膜を形成する工程と、前記ゲート電極、前記
サイドウォール部及び残存する前記第２の絶縁膜で被覆
された領域を除く前記半導体基板主表面に、不純物イオ
ンを注入する第１のイオン注入工程と、前記サイドウォ
ール部を除去する工程と、前記ゲート電極及び残存する
前記第２の絶縁膜で被覆された領域を除く前記半導体基
板主表面に不純物イオンを注入する第２のイオン注入工
程と、残存する前記第２の絶縁膜を除去する工程と、前
記ゲート電極で被覆された領域を除く前記半導体基板主
表面に不純物イオンを注入する第３のイオン注入工程
と、その後、熱処理により前記不純物イオンを活性化し
て、ソース領域及びドレイン領域を形成する工程を施す
ことを特徴とする。
成するために、 〔１〕電界効果型トランジスタの製造方法において、半
導体基板主表面上に形成された第１の絶縁膜上にゲート
電極を形成する工程と、前記ゲート電極を含む前記第１
の絶縁膜上に第２の絶縁膜を形成する工程と、前記ゲー
ト電極の側壁を被覆する前記第２の絶縁膜に面したサイ
ドウォール部を第３の絶縁膜で形成する工程と、前記ゲ
ート電極の側壁を被覆する前記第２の絶縁膜及び前記サ
イドウォール部で被覆する前記第２の絶縁膜を残すよう
に、前記第２の絶縁膜をエッチングする工程と、露出し
た前記第１の絶縁膜を除去して、前記半導体基板主表面
を露出する工程と、露出した前記ゲート電極及び露出し
た前記半導体基板主表面上に高融点金属膜を形成する工
程と、熱処理により、前記高融点金属膜とシリコンとで
シリサイド膜を形成する工程と、前記ゲート電極、前記
サイドウォール部及び残存する前記第２の絶縁膜で被覆
された領域を除く前記半導体基板主表面に、不純物イオ
ンを注入する第１のイオン注入工程と、前記サイドウォ
ール部を除去する工程と、前記ゲート電極及び残存する
前記第２の絶縁膜で被覆された領域を除く前記半導体基
板主表面に不純物イオンを注入する第２のイオン注入工
程と、残存する前記第２の絶縁膜を除去する工程と、前
記ゲート電極で被覆された領域を除く前記半導体基板主
表面に不純物イオンを注入する第３のイオン注入工程
と、その後、熱処理により前記不純物イオンを活性化し
て、ソース領域及びドレイン領域を形成する工程を施す
ことを特徴とする。
【００２０】〔２〕上記〔１〕記載の電界効果型トラン
ジスタの製造方法において、前記第３のイオン注入工程
後、露出した前記シリサイド表面を窒化する工程と、そ
の後、前記熱処理工程を施すことを特徴とする。
ジスタの製造方法において、前記第３のイオン注入工程
後、露出した前記シリサイド表面を窒化する工程と、そ
の後、前記熱処理工程を施すことを特徴とする。
【００２１】〔３〕電界効果型トランジスタの製造方法
において、半導体基板主表面上に形成された第１の絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極の
側壁に第２の絶縁膜でサイドウォール部を形成する工程
と、露出した前記第１の絶縁膜を除去して、前記半導体
基板主表面を露出する工程と、露出した前記ゲート電極
及び露出した前記半導体基板主表面上に高融点金属膜を
形成する工程と、熱処理により、前記高融点金属膜とシ
リコンによりシリサイド膜を形成する工程と、前記ゲー
ト電極及び前記サイドウォール部で被覆された領域を除
く前記半導体基板主表面に不純物イオンを注入する第１
のイオン注入工程と、前記サイドウォール部を除去する
工程と、前記ゲート電極で被覆された領域を除く前記半
導体基板主表面に不純物イオンを注入する第２のイオン
注入工程と、その後、熱処理により前記不純物イオンを
活性化して、ソース領域及びドレイン領域を形成する工
程を施すことを特徴とする。
において、半導体基板主表面上に形成された第１の絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極の
側壁に第２の絶縁膜でサイドウォール部を形成する工程
と、露出した前記第１の絶縁膜を除去して、前記半導体
基板主表面を露出する工程と、露出した前記ゲート電極
及び露出した前記半導体基板主表面上に高融点金属膜を
形成する工程と、熱処理により、前記高融点金属膜とシ
リコンによりシリサイド膜を形成する工程と、前記ゲー
ト電極及び前記サイドウォール部で被覆された領域を除
く前記半導体基板主表面に不純物イオンを注入する第１
のイオン注入工程と、前記サイドウォール部を除去する
工程と、前記ゲート電極で被覆された領域を除く前記半
導体基板主表面に不純物イオンを注入する第２のイオン
注入工程と、その後、熱処理により前記不純物イオンを
活性化して、ソース領域及びドレイン領域を形成する工
程を施すことを特徴とする。
【００２２】〔４〕上記〔３〕記載の電界効果型トラン
ジスタの製造方法において、前記第２のイオン注入工程
後、露出した前記シリサイド膜表面を窒化する工程と、
その後、前記熱処理工程を施すことを特徴とする。
ジスタの製造方法において、前記第２のイオン注入工程
後、露出した前記シリサイド膜表面を窒化する工程と、
その後、前記熱処理工程を施すことを特徴とする。
【００２３】
【作用】本発明によれば、上記のように、比較的長いサ
イドウォールの外側で、ソース・ドレイン領域がシリサ
イド化され、しかもその領域のみ拡散層深さが深くなっ
ているため、トランジスタの短チャネル効果を増大させ
ることなく、接合リーク電流の増大を抑制できる。
イドウォールの外側で、ソース・ドレイン領域がシリサ
イド化され、しかもその領域のみ拡散層深さが深くなっ
ているため、トランジスタの短チャネル効果を増大させ
ることなく、接合リーク電流の増大を抑制できる。
【００２４】また、ソース・ドレイン領域の拡散層を形
成する前に、その領域のシリサイド化を行っているの
で、自然酸化膜の影響を受けずに、低温でシリサイド化
反応を安定に生じさせることができ、十分な低抵抗化を
再現性よく安定に実現することができる。
成する前に、その領域のシリサイド化を行っているの
で、自然酸化膜の影響を受けずに、低温でシリサイド化
反応を安定に生じさせることができ、十分な低抵抗化を
再現性よく安定に実現することができる。
【００２５】更に、ソース・ドレイン領域にイオン注入
時のマスク酸化膜による酸素のノックオンがないので、
シリサイド化反応の熱処理において、低温下でシリサイ
ド化反応を均一に生じさせることができる。
時のマスク酸化膜による酸素のノックオンがないので、
シリサイド化反応の熱処理において、低温下でシリサイ
ド化反応を均一に生じさせることができる。
【００２６】また、より具体的には、ソース・ドレイン
形成用イオン注入ドーズ量が接合深さを十分浅くし、し
かも電流駆動能力を低下させないような範囲に抑制され
ているため、微細なＭＯＳＦＥＴにおいても、十分な短
チャネル効果が抑制され、しかも高駆動能力なＭＯＳＦ
ＥＴが実現可能となる。
形成用イオン注入ドーズ量が接合深さを十分浅くし、し
かも電流駆動能力を低下させないような範囲に抑制され
ているため、微細なＭＯＳＦＥＴにおいても、十分な短
チャネル効果が抑制され、しかも高駆動能力なＭＯＳＦ
ＥＴが実現可能となる。
【００２７】更に、シリサイド化領域の深い拡散層形成
は、シリサイド膜からの固相拡散を利用しているため、
シリサイド界面や拡散層界面が凹凸にならないスムーズ
な界面が得られ、かつシリサイドと拡散層界面の不純物
濃度が高濃度に保たれ、オーミック接合が再現性よく安
定に実現できる。
は、シリサイド膜からの固相拡散を利用しているため、
シリサイド界面や拡散層界面が凹凸にならないスムーズ
な界面が得られ、かつシリサイドと拡散層界面の不純物
濃度が高濃度に保たれ、オーミック接合が再現性よく安
定に実現できる。
【００２８】また、シリサイド化後に、浅い拡散層形成
と、ＬＤＤ（ｎ- ）層形成のためのイオン注入を行って
いるので、そのイオン注入の不純物の活性化を層間絶縁
膜の平坦化アニールと同時に行うようにしても、シリサ
イドと拡散層界面の不純物濃度が低下するのを補うこと
ができ、十分なオーミック接合がシリサイドと拡散層の
間で実現できる。
と、ＬＤＤ（ｎ- ）層形成のためのイオン注入を行って
いるので、そのイオン注入の不純物の活性化を層間絶縁
膜の平坦化アニールと同時に行うようにしても、シリサ
イドと拡散層界面の不純物濃度が低下するのを補うこと
ができ、十分なオーミック接合がシリサイドと拡散層の
間で実現できる。
【００２９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００３０】図１は本発明の第１の実施例を示す電界効
果型トランジスタの製造工程断面図（その１）、図２は
その電界効果型トランジスタの製造工程断面図（その
２）である。
果型トランジスタの製造工程断面図（その１）、図２は
その電界効果型トランジスタの製造工程断面図（その
２）である。
【００３１】（１）まず、図１（ａ）に示すように、ｐ
型の面方位（１００）面のシリコン基板２１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜２２を４０００Å程度形成する。
型の面方位（１００）面のシリコン基板２１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜２２を４０００Å程度形成する。
【００３２】（２）次に、図１（ｂ）に示すように、高
清浄度なドライ酸化雰囲気中でゲート酸化膜２３を１０
０Å程度形成する。次に、減圧ＣＶＤ法を用いて、多結
晶シリコン膜を３０００Å程度形成する。次に、通常の
ホトリソ技術とエッチング技術を用いて、多結晶シリコ
ン膜からなるゲート電極２４配線を形成する。次に、シ
リコン活性層表面２５ａ、多結晶シリコン膜表面２５ｂ
上に、８００℃程度の温度のドライ酸化雰囲気中で酸化
膜を形成する。
清浄度なドライ酸化雰囲気中でゲート酸化膜２３を１０
０Å程度形成する。次に、減圧ＣＶＤ法を用いて、多結
晶シリコン膜を３０００Å程度形成する。次に、通常の
ホトリソ技術とエッチング技術を用いて、多結晶シリコ
ン膜からなるゲート電極２４配線を形成する。次に、シ
リコン活性層表面２５ａ、多結晶シリコン膜表面２５ｂ
上に、８００℃程度の温度のドライ酸化雰囲気中で酸化
膜を形成する。
【００３３】次に、ＬＰＣＶＤ法を用いて、全面にシリ
コン窒化膜２６を５００〜１０００Å程度形成する。次
に、ＬＰＣＶＤ法かあるいは常圧ＣＶＤ法を用いて、シ
リコン酸化膜を２０００〜３０００Å程度形成する。次
いで、反応性（異方性）イオンエッチング法を用いて、
シリコン酸化膜のみをエッチングし、ゲート電極２４側
壁にシリコン酸化膜からなるサイドウォール２７ａ，２
７ｂを形成する。
コン窒化膜２６を５００〜１０００Å程度形成する。次
に、ＬＰＣＶＤ法かあるいは常圧ＣＶＤ法を用いて、シ
リコン酸化膜を２０００〜３０００Å程度形成する。次
いで、反応性（異方性）イオンエッチング法を用いて、
シリコン酸化膜のみをエッチングし、ゲート電極２４側
壁にシリコン酸化膜からなるサイドウォール２７ａ，２
７ｂを形成する。
【００３４】（３）次に、図１（ｃ）に示すように、ウ
ェットエッチング法あるいは反応性イオンエッチング法
を用いてゲート電極２４側壁以外のシリコン窒化膜２６
をエッチング除去し、Ｌ型のサイドウォールを含む２重
サイドウォール３１ａ，３１ｂ，２７ａ，２７ｂを形成
し、これをマスクにして、界面活性剤入りのバッファー
ドフッ酸溶液を用いて、シリコン活性層表面２５ａと多
結晶シリコン膜表面２５ｂ上の酸化膜をエッチング除去
する。次に、シリコン活性層表面２５ａと多結晶シリコ
ン膜表面２５ｂ上の自然酸化膜を、Ａｒ＋Ｈ2 ガス混合
のガス雰囲気中でプラズマ表面クリーニングによってエ
ッチング除去する。
ェットエッチング法あるいは反応性イオンエッチング法
を用いてゲート電極２４側壁以外のシリコン窒化膜２６
をエッチング除去し、Ｌ型のサイドウォールを含む２重
サイドウォール３１ａ，３１ｂ，２７ａ，２７ｂを形成
し、これをマスクにして、界面活性剤入りのバッファー
ドフッ酸溶液を用いて、シリコン活性層表面２５ａと多
結晶シリコン膜表面２５ｂ上の酸化膜をエッチング除去
する。次に、シリコン活性層表面２５ａと多結晶シリコ
ン膜表面２５ｂ上の自然酸化膜を、Ａｒ＋Ｈ2 ガス混合
のガス雰囲気中でプラズマ表面クリーニングによってエ
ッチング除去する。
【００３５】次いで、連続的にシリコン基板を大気に晒
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、多結晶シリコン膜からなるゲート電極２４
上と、ソース・ドレイン領域となるシリコン活性層表面
２５ａに、自己整合的に高融点金属シリサイド膜、例え
ばＴｉＳｉ2 膜を６００Å程度形成する。なお、１段階
目の短時間熱処理は、６００〜７００℃程度でＮ2 ガス
雰囲気中で３０秒間行う。
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、多結晶シリコン膜からなるゲート電極２４
上と、ソース・ドレイン領域となるシリコン活性層表面
２５ａに、自己整合的に高融点金属シリサイド膜、例え
ばＴｉＳｉ2 膜を６００Å程度形成する。なお、１段階
目の短時間熱処理は、６００〜７００℃程度でＮ2 ガス
雰囲気中で３０秒間行う。
【００３６】次いで、アンモニア水（ＮＨ3 ＯＨ）と過
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度でＮ2 ガス雰囲気中で３０秒間行い、化学
量論的に安定なＴｉＳｉ2 膜２８ａ，２８ｂ，２９を形
成する。
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度でＮ2 ガス雰囲気中で３０秒間行い、化学
量論的に安定なＴｉＳｉ2 膜２８ａ，２８ｂ，２９を形
成する。
【００３７】次に、ソース・ドレイン領域形成用不純物
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン基板界面付近にイオン注入
し、接合の深いｎ- 拡散層３０ａ，３０ｂを形成する。
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン基板界面付近にイオン注入
し、接合の深いｎ- 拡散層３０ａ，３０ｂを形成する。
【００３８】（４）次に、図１（ｄ）に示すように、シ
リコン酸化膜のサイドウォール２７ａ，２７ｂを、反応
性イオンエッチング法を用いてエッチング除去する。次
に、Ｌ型サイドウォール３１ａ，３１ｂをマスクにし
て、サイドウォール下に加速エネルギー１１０ｋｅＶ、
ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条件で、接
合の浅いｎ+ 拡散層３２ａ，３２ｂのソース・ドレイン
領域を形成するためのイオン、例えばＡｓのイオン注入
をする。
リコン酸化膜のサイドウォール２７ａ，２７ｂを、反応
性イオンエッチング法を用いてエッチング除去する。次
に、Ｌ型サイドウォール３１ａ，３１ｂをマスクにし
て、サイドウォール下に加速エネルギー１１０ｋｅＶ、
ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条件で、接
合の浅いｎ+ 拡散層３２ａ，３２ｂのソース・ドレイン
領域を形成するためのイオン、例えばＡｓのイオン注入
をする。
【００３９】（５）次に、Ｌ型サイドウォール３１ａ，
３１ｂを、図２（ａ）に示すように、反応性イオンエッ
チング法を用いてエッチング除去する。次いで、シリコ
ン活性層表面と多結晶シリコン膜側壁のシリコン酸化膜
を、界面活性剤入りのバッファードフッ酸を用いてエッ
チング除去する。次いで、ホットキャリア効果抑制用の
ＬＤＤ層（ｎ- 層）３３ａ，３３ｂを形成するための不
純物（Ｐ）を大斜角（４５°程度）斜め回転イオン注入
法により、２〜４×１０13ｉｏｎｓ／ｃｍ2 程度のドー
ズ量、加速エネルギー３０ｋｅＶの条件でイオン注入す
る。次に、８００℃程度でＮ2 （又はＮＨ3 ）ガス雰囲
気中で３０秒間短時間熱処理を行い、シリサイド膜表面
及び多結晶シリコン膜側壁を窒化する（図示なし）。
３１ｂを、図２（ａ）に示すように、反応性イオンエッ
チング法を用いてエッチング除去する。次いで、シリコ
ン活性層表面と多結晶シリコン膜側壁のシリコン酸化膜
を、界面活性剤入りのバッファードフッ酸を用いてエッ
チング除去する。次いで、ホットキャリア効果抑制用の
ＬＤＤ層（ｎ- 層）３３ａ，３３ｂを形成するための不
純物（Ｐ）を大斜角（４５°程度）斜め回転イオン注入
法により、２〜４×１０13ｉｏｎｓ／ｃｍ2 程度のドー
ズ量、加速エネルギー３０ｋｅＶの条件でイオン注入す
る。次に、８００℃程度でＮ2 （又はＮＨ3 ）ガス雰囲
気中で３０秒間短時間熱処理を行い、シリサイド膜表面
及び多結晶シリコン膜側壁を窒化する（図示なし）。
【００４０】（６）次に、図２（ｂ）に示すように、Ｌ
ＰＣＶＤ法を用いて、全面にシリコン酸化膜３４を５０
０Å程度形成する。次に、ＬＰＣＶＤ法を用いて、全面
にシリコン窒化膜３５を５００Å程度形成する。次に、
常圧ＣＶＤ法を用いて全面にシリコン酸化膜３６と、不
純物（Ｂ，Ｐ）を含むシリコン酸化膜３７を連続的に形
成する。次に、不純物を含むシリコン酸化膜３７を平坦
にするためとソース・ドレイン領域の不純物を活性化す
るためのアニールを行う。
ＰＣＶＤ法を用いて、全面にシリコン酸化膜３４を５０
０Å程度形成する。次に、ＬＰＣＶＤ法を用いて、全面
にシリコン窒化膜３５を５００Å程度形成する。次に、
常圧ＣＶＤ法を用いて全面にシリコン酸化膜３６と、不
純物（Ｂ，Ｐ）を含むシリコン酸化膜３７を連続的に形
成する。次に、不純物を含むシリコン酸化膜３７を平坦
にするためとソース・ドレイン領域の不純物を活性化す
るためのアニールを行う。
【００４１】（７）次に、図２（ｃ）に示すように、通
常のホトリソ技術とエッチング技術を用いて、ソース・
ドレイン領域上あるいはゲート電極２４配線上にコンタ
クト穴３８を形成する。次に、スパッタリング法を用い
て、２層あるいはそれ以上の積層膜で形成された金属を
形成し、通常のホトリソ技術とエッチング技術により、
メタル配線３９を形成する。
常のホトリソ技術とエッチング技術を用いて、ソース・
ドレイン領域上あるいはゲート電極２４配線上にコンタ
クト穴３８を形成する。次に、スパッタリング法を用い
て、２層あるいはそれ以上の積層膜で形成された金属を
形成し、通常のホトリソ技術とエッチング技術により、
メタル配線３９を形成する。
【００４２】次に、本発明の第２実施例について図を用
いて説明する。
いて説明する。
【００４３】図４は本発明の第２実施例を示す電界効果
型トランジスタの製造工程断面図である。
型トランジスタの製造工程断面図である。
【００４４】この第２の実施例は、比較的長いサイドウ
ォール１層を用いて、第１の実施例と同様のソース・ド
レイン領域を形成するようにしたものである。
ォール１層を用いて、第１の実施例と同様のソース・ド
レイン領域を形成するようにしたものである。
【００４５】（１）まず、図４（ａ）に示すように、ｐ
型の面方位（１００）面のシリコン基板４１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜４２を４０００Å程度形成する。次に、高清浄
度なドライ酸化雰囲気中でゲート酸化膜４３を１００Å
程度形成する。次に、減圧ＣＶＤ法を用いて、多結晶シ
リコン膜を３０００Å程度形成する。次に、通常のホト
リソ技術とエッチング技術を用いて、多結晶シリコン膜
からなるゲート電極４４配線を形成する。次に、シリコ
ン活性層表面４５ａ、多結晶シリコン膜表面４５ｂに、
８００℃程度の温度のドライ酸化雰囲気中で酸化膜を形
成する。次に、ＬＰＣＶＤ法かあるいは常圧ＣＶＤ法を
用いて、シリコン酸化膜を２５００〜４０００Å程度形
成する。次いで、反応性イオンエッチング法を用いて、
シリコン酸化膜のみをエッチングし、ゲート電極４４側
壁にサイドウォール４６ａ，４６ｂを形成する。
型の面方位（１００）面のシリコン基板４１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜４２を４０００Å程度形成する。次に、高清浄
度なドライ酸化雰囲気中でゲート酸化膜４３を１００Å
程度形成する。次に、減圧ＣＶＤ法を用いて、多結晶シ
リコン膜を３０００Å程度形成する。次に、通常のホト
リソ技術とエッチング技術を用いて、多結晶シリコン膜
からなるゲート電極４４配線を形成する。次に、シリコ
ン活性層表面４５ａ、多結晶シリコン膜表面４５ｂに、
８００℃程度の温度のドライ酸化雰囲気中で酸化膜を形
成する。次に、ＬＰＣＶＤ法かあるいは常圧ＣＶＤ法を
用いて、シリコン酸化膜を２５００〜４０００Å程度形
成する。次いで、反応性イオンエッチング法を用いて、
シリコン酸化膜のみをエッチングし、ゲート電極４４側
壁にサイドウォール４６ａ，４６ｂを形成する。
【００４６】（２）次いで、図４（ｂ）に示すように、
サイドウォール４６ａ，４６ｂをマスクにして、ウェッ
トエッチング法あるいは反応性イオンエッチング法を用
いてゲート電極４４側壁以外のシリコン酸化膜をエッチ
ング除去する。次いで、界面活性剤入りのバッファード
フッ酸溶液を用いて、シリコン活性層表面４５ａと多結
晶シリコン膜表面４５ｂ上の酸化膜をエッチング除去す
る。次に、シリコン活性層表面４５ａと多結晶シリコン
膜表面４５ｂ上の自然酸化膜をＡｒ＋Ｈ2 ガス混合のガ
ス雰囲気中でプラズマ表面クリーニングによってエッチ
ング除去する。
サイドウォール４６ａ，４６ｂをマスクにして、ウェッ
トエッチング法あるいは反応性イオンエッチング法を用
いてゲート電極４４側壁以外のシリコン酸化膜をエッチ
ング除去する。次いで、界面活性剤入りのバッファード
フッ酸溶液を用いて、シリコン活性層表面４５ａと多結
晶シリコン膜表面４５ｂ上の酸化膜をエッチング除去す
る。次に、シリコン活性層表面４５ａと多結晶シリコン
膜表面４５ｂ上の自然酸化膜をＡｒ＋Ｈ2 ガス混合のガ
ス雰囲気中でプラズマ表面クリーニングによってエッチ
ング除去する。
【００４７】次いで、連続的にシリコン基板を大気に晒
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、ゲート電極４４上と、ソース・ドレイン領
域となるシリコン活性層表面４５ｂに、自己整合的に高
融点金属シリサイド膜、例えばＴｉＳｉ2 膜を６００Å
程度形成する。なお、１段階目の短時間熱処理は、６０
０〜７００℃程度でＮ2 ガス雰囲気中で３０秒間行う。
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、ゲート電極４４上と、ソース・ドレイン領
域となるシリコン活性層表面４５ｂに、自己整合的に高
融点金属シリサイド膜、例えばＴｉＳｉ2 膜を６００Å
程度形成する。なお、１段階目の短時間熱処理は、６０
０〜７００℃程度でＮ2 ガス雰囲気中で３０秒間行う。
【００４８】次いで、アンモニア水（ＮＨ3 ＯＨ）と過
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度でＮ2 ガス雰囲気中で３０秒間行い、化学
量論的に安定なシリサイド膜、つまりＴｉＳｉ2 膜４７
ａ，４７ｂ，４８を形成する。
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度でＮ2 ガス雰囲気中で３０秒間行い、化学
量論的に安定なシリサイド膜、つまりＴｉＳｉ2 膜４７
ａ，４７ｂ，４８を形成する。
【００４９】次に、ソース・ドレイン領域形成用不純物
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン膜基板界面付近にイオン注
入し、接合の深いｎ- 拡散層４９ａ，４９ｂを形成す
る。
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン膜基板界面付近にイオン注
入し、接合の深いｎ- 拡散層４９ａ，４９ｂを形成す
る。
【００５０】（３）次いで、図４（ｃ）に示すように、
シリコン酸化膜のサイドウォール４６ａ，４６ｂを、反
応性イオンエッチング法を用いてエッチング除去する。
更に、シリコン活性層表面と多結晶シリコン膜側壁のシ
リコン酸化膜を界面活性剤入りのバッファードフッ酸を
用いてエッチング除去する。次に、加速エネルギー６０
ｋｅＶ、ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条
件で、接合の浅いｎ+拡散層５０ａ，５０ｂのソース・
ドレイン領域を形成するためのイオン、例えば、Ａｓ+
のイオン注入をする。
シリコン酸化膜のサイドウォール４６ａ，４６ｂを、反
応性イオンエッチング法を用いてエッチング除去する。
更に、シリコン活性層表面と多結晶シリコン膜側壁のシ
リコン酸化膜を界面活性剤入りのバッファードフッ酸を
用いてエッチング除去する。次に、加速エネルギー６０
ｋｅＶ、ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条
件で、接合の浅いｎ+拡散層５０ａ，５０ｂのソース・
ドレイン領域を形成するためのイオン、例えば、Ａｓ+
のイオン注入をする。
【００５１】（４）次いで、図４（ｄ）に示すように、
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）５１
ａ，５１ｂを形成するための不純物（Ｐ）を大斜角（４
５°程度）斜め回転イオン注入法により、２〜４×１０
13ｉｏｎｓ／ｃｍ2 程度のドーズ量、加速エネルギー３
０ｋｅＶの条件でイオン注入する。次に、８００℃程度
でＮ2 （又はＮＨ3 ）ガス雰囲気中で３０秒間短時間熱
処理を行い、シリサイド膜表面及び多結晶シリコン膜側
壁を窒化する（図示なし）。
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）５１
ａ，５１ｂを形成するための不純物（Ｐ）を大斜角（４
５°程度）斜め回転イオン注入法により、２〜４×１０
13ｉｏｎｓ／ｃｍ2 程度のドーズ量、加速エネルギー３
０ｋｅＶの条件でイオン注入する。次に、８００℃程度
でＮ2 （又はＮＨ3 ）ガス雰囲気中で３０秒間短時間熱
処理を行い、シリサイド膜表面及び多結晶シリコン膜側
壁を窒化する（図示なし）。
【００５２】（５）その後は、第１実施例の図２（ｂ）
及び図２（ｃ）に示す工程を施し、電界効果型トランジ
スタを完成する。
及び図２（ｃ）に示す工程を施し、電界効果型トランジ
スタを完成する。
【００５３】このように、第２実施例においては、第１
の実施例で用いたＬ型サイドウォールを用いずに、ＬＤ
Ｄ構造のソース・ドレイン領域を形成する。シリサイド
膜の形成後のシリサイド膜下の接合の深いｎ- 拡散層４
９ａ，４９ｂは第１の実施例と同じである。ゲート電極
４４をマスクにして入射角０°で、接合の浅いｎ+ 拡散
層５０ａ，５０ｂを形成し、その後、大斜角斜め回転イ
オン注入法を用いて、ＬＤＤ層（ｎ- 層）５１ａ，５１
ｂを形成するようにしたことが特徴である。
の実施例で用いたＬ型サイドウォールを用いずに、ＬＤ
Ｄ構造のソース・ドレイン領域を形成する。シリサイド
膜の形成後のシリサイド膜下の接合の深いｎ- 拡散層４
９ａ，４９ｂは第１の実施例と同じである。ゲート電極
４４をマスクにして入射角０°で、接合の浅いｎ+ 拡散
層５０ａ，５０ｂを形成し、その後、大斜角斜め回転イ
オン注入法を用いて、ＬＤＤ層（ｎ- 層）５１ａ，５１
ｂを形成するようにしたことが特徴である。
【００５４】次に、本発明の第３実施例について図を用
いて説明する。
いて説明する。
【００５５】図５は本発明の第３実施例を示す電界効果
型トランジスタの製造工程断面図である。
型トランジスタの製造工程断面図である。
【００５６】（１）まず、図５（ａ）に示すように、ｐ
型の面方位（１００）面のシリコン基板６１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜６２を４０００Å程度形成する。次に、高清浄
度なドライ酸化雰囲気中でゲート酸化膜６３を１００Å
程度形成する。次に、減圧ＣＶＤ法を用いて、多結晶シ
リコン膜を３０００Å程度形成する。次に、通常のホト
リソ技術とエッチング技術を用いて、多結晶シリコン膜
からなるゲート電極６４配線を形成する。
型の面方位（１００）面のシリコン基板６１上に、ＬＯ
ＣＯＳ法により素子分離領域を形成するためにフィール
ド酸化膜６２を４０００Å程度形成する。次に、高清浄
度なドライ酸化雰囲気中でゲート酸化膜６３を１００Å
程度形成する。次に、減圧ＣＶＤ法を用いて、多結晶シ
リコン膜を３０００Å程度形成する。次に、通常のホト
リソ技術とエッチング技術を用いて、多結晶シリコン膜
からなるゲート電極６４配線を形成する。
【００５７】次に、シリコン活性層表面６５ａ、多結晶
シリコン膜表面６５ｂ上に、８００℃程度の温度のドラ
イ酸化雰囲気中で酸化膜を形成する。次に、ＬＰＣＶＤ
法を用いて、全面にシリコン窒化膜６６を５００〜１０
００Å程度形成する。次に、ＬＰＣＶＤ法かあるいは常
圧ＣＶＤ法を用いて、シリコン酸化膜を２０００〜３０
００Å程度形成する。次いで、反応性（異方性）イオン
エッチング法を用いて、不純物を含むシリコン酸化膜６
７のみをエッチングし、ゲート電極側壁にサイドウォー
ル６７ａ，６７ｂを形成する。
シリコン膜表面６５ｂ上に、８００℃程度の温度のドラ
イ酸化雰囲気中で酸化膜を形成する。次に、ＬＰＣＶＤ
法を用いて、全面にシリコン窒化膜６６を５００〜１０
００Å程度形成する。次に、ＬＰＣＶＤ法かあるいは常
圧ＣＶＤ法を用いて、シリコン酸化膜を２０００〜３０
００Å程度形成する。次いで、反応性（異方性）イオン
エッチング法を用いて、不純物を含むシリコン酸化膜６
７のみをエッチングし、ゲート電極側壁にサイドウォー
ル６７ａ，６７ｂを形成する。
【００５８】（２）次いで、図５（ｂ）に示すように、
Ｌ型のサイドウォールを含む２重サイドウォール７１
ａ，７１ｂ，６７ａ，６７ｂをマスクにして、ウエット
エッチング法あるいは反応性イオンエッチング法を用い
て、ゲート電極６４側壁以外のシリコン窒化膜６６をエ
ッチング除去する。次いで、界面活性剤入りのバッファ
ードフッ酸溶液を用いて、シリコン活性層表面６５ａと
多結晶シリコン膜表面６５ｂ上の酸化膜をエッチング除
去する。次に、シリコン活性層表面６５ａと多結晶シリ
コン膜表面６５ｂ上の自然酸化膜を、Ａｒ＋Ｈ2 ガス混
合のガス雰囲気中でプラズマ表面クリーニングによって
エッチング除去する。
Ｌ型のサイドウォールを含む２重サイドウォール７１
ａ，７１ｂ，６７ａ，６７ｂをマスクにして、ウエット
エッチング法あるいは反応性イオンエッチング法を用い
て、ゲート電極６４側壁以外のシリコン窒化膜６６をエ
ッチング除去する。次いで、界面活性剤入りのバッファ
ードフッ酸溶液を用いて、シリコン活性層表面６５ａと
多結晶シリコン膜表面６５ｂ上の酸化膜をエッチング除
去する。次に、シリコン活性層表面６５ａと多結晶シリ
コン膜表面６５ｂ上の自然酸化膜を、Ａｒ＋Ｈ2 ガス混
合のガス雰囲気中でプラズマ表面クリーニングによって
エッチング除去する。
【００５９】次いで、連続的にシリコン基板を大気に晒
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、多結晶シリコン膜からなるゲート電極６４
上と、ソース・ドレイン領域となるシリコン活性層表面
６５ａに、自己整合的に高融点金属シリサイド膜、例え
ばＴｉＳｉ2 膜を６００Å程度形成する。なお、１段階
目の短時間熱処理は、６５０℃程度でＮ2 ガス雰囲気中
で３０秒間行う。
さないで、全面にプラズマスパッタリング法を用いて、
高融点金属（Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｍｏ等）膜を２０
０〜５００Å程度形成する。次に、２段階短時間熱処理
法を用いて、多結晶シリコン膜からなるゲート電極６４
上と、ソース・ドレイン領域となるシリコン活性層表面
６５ａに、自己整合的に高融点金属シリサイド膜、例え
ばＴｉＳｉ2 膜を６００Å程度形成する。なお、１段階
目の短時間熱処理は、６５０℃程度でＮ2 ガス雰囲気中
で３０秒間行う。
【００６０】次いで、アンモニア水（ＮＨ3 ＯＨ）と過
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度Ｎ2 ガス雰囲気中で３０秒間行い、化学量
論的に安定なＴｉＳｉ2 膜６８ａ，６８ｂ，６９を形成
する。
酸化水素水（Ｈ2 Ｏ2 ）と水（Ｈ2Ｏ）の混合液を用い
て、室温でシリサイド上のＴｉＮとサイドウォール上及
びフィールド酸化膜上の未反応ＴｉとＴｉＮをエッチン
グ除去する。次に、２段階目の短時間熱処理を７００〜
９００℃程度Ｎ2 ガス雰囲気中で３０秒間行い、化学量
論的に安定なＴｉＳｉ2 膜６８ａ，６８ｂ，６９を形成
する。
【００６１】次に、ソース・ドレイン領域形成用不純物
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン膜基板界面付近にイオン注
入し、接合の深いｎ- 拡散層７０ａ，７０ｂを形成す
る。
（Ｐ）を、加速エネルギー４０ｋｅＶ、ドーズ量１×１
０14〜１×１０15ｉｏｎｓ／ｃｍ2 と、通常使用される
（３〜５×１０15）ｉｏｎｓ／ｃｍ2 より低いドーズ量
で、シリサイド膜とシリコン膜基板界面付近にイオン注
入し、接合の深いｎ- 拡散層７０ａ，７０ｂを形成す
る。
【００６２】（３）次に、図５（ｃ）に示すように、シ
リコン酸化膜からなるサイドウォール６７ａ，６７ｂを
反応性イオンエッチング法を用いてエッチング除去す
る。次に、Ｌ型サイドウォール７１ａ，７１ｂをマスク
にして、サイドウォール下に加速エネルギー１１０ｋｅ
Ｖ、ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条件で
接合の浅いｎ+ 拡散層７２ａ，７２ｂのソース・ドレイ
ン領域を形成するためのイオン、例えばＡｓのイオン注
入をする。
リコン酸化膜からなるサイドウォール６７ａ，６７ｂを
反応性イオンエッチング法を用いてエッチング除去す
る。次に、Ｌ型サイドウォール７１ａ，７１ｂをマスク
にして、サイドウォール下に加速エネルギー１１０ｋｅ
Ｖ、ドーズ量３〜５×１０15ｉｏｎｓ／ｃｍ2 の条件で
接合の浅いｎ+ 拡散層７２ａ，７２ｂのソース・ドレイ
ン領域を形成するためのイオン、例えばＡｓのイオン注
入をする。
【００６３】（４）次いで、図５（ｄ）に示すように、
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）７３
ａ，７３ｂを形成するための不純物（Ｐ）を大斜角（４
５°程度）斜め回転イオン注入法により、２〜４×１０
13ｉｏｎｓ／ｃｍ2 程度のドーズ量、加速エネルギー３
０ｋｅＶの条件でイオン注入する。次いで、８００℃程
度でＮ2 （又はＮＨ3 ）ガス雰囲気中で３０秒間短時間
熱処理を行い、シリサイド膜表面及び多結晶シリコン膜
側壁を窒化する（図示なし）。
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）７３
ａ，７３ｂを形成するための不純物（Ｐ）を大斜角（４
５°程度）斜め回転イオン注入法により、２〜４×１０
13ｉｏｎｓ／ｃｍ2 程度のドーズ量、加速エネルギー３
０ｋｅＶの条件でイオン注入する。次いで、８００℃程
度でＮ2 （又はＮＨ3 ）ガス雰囲気中で３０秒間短時間
熱処理を行い、シリサイド膜表面及び多結晶シリコン膜
側壁を窒化する（図示なし）。
【００６４】（５）その後は、第１実施例の図２（ｂ）
及び図２（ｃ）に示す工程を施し、電界効果型トランジ
スタを完成する。
及び図２（ｃ）に示す工程を施し、電界効果型トランジ
スタを完成する。
【００６５】このように、第３の実施例は、Ｌ型のサイ
ドウォールを含む２重サイドウォールを用いた第１の実
施例を変形したものである。第１の実施例との違いは、
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）７３
ａ，７３ｂを形成する工程である。
ドウォールを含む２重サイドウォールを用いた第１の実
施例を変形したものである。第１の実施例との違いは、
ホットキャリア効果抑制用のＬＤＤ層（ｎ- 層）７３
ａ，７３ｂを形成する工程である。
【００６６】すなわち、Ｌ型サイドウォール７１ａ，７
１ｂを残した状態で、まず、入射角０°のイオン注入に
より、接合の浅いｎ+ 拡散層７２ａ，７２ｂを形成し、
更に、Ｌ型サイドウォール７１ａ，７１ｂを残した状態
で、大斜角斜めイオン注入法を用いて、ＬＤＤ層（ｎ-
層）７３ａ，７３ｂを、ゲート電極６４にオーバーラッ
プするように形成する。
１ｂを残した状態で、まず、入射角０°のイオン注入に
より、接合の浅いｎ+ 拡散層７２ａ，７２ｂを形成し、
更に、Ｌ型サイドウォール７１ａ，７１ｂを残した状態
で、大斜角斜めイオン注入法を用いて、ＬＤＤ層（ｎ-
層）７３ａ，７３ｂを、ゲート電極６４にオーバーラッ
プするように形成する。
【００６７】なお、上記実施例においては、ｎチャネル
ＭＯＳＦＥＴについて説明したが、ｐチャネルＭＯＳＦ
ＥＴの場合にも同様に適用できることは言うまでもな
い。
ＭＯＳＦＥＴについて説明したが、ｐチャネルＭＯＳＦ
ＥＴの場合にも同様に適用できることは言うまでもな
い。
【００６８】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００６９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）比較的長いサイドウォールの外側で、ソース・ド
レイン領域がシリサイド化され、しかもその領域のみ拡
散層深さが深くなっているため、トランジスタの短チャ
ネル効果を増大させることなく、接合リーク電流の増大
を抑制できる。
よれば、 （１）比較的長いサイドウォールの外側で、ソース・ド
レイン領域がシリサイド化され、しかもその領域のみ拡
散層深さが深くなっているため、トランジスタの短チャ
ネル効果を増大させることなく、接合リーク電流の増大
を抑制できる。
【００７０】（２）ソース・ドレイン領域の拡散層を形
成する前に、その領域のシリサイド化を行っているの
で、自然酸化膜の影響を受けずに、低温でシリサイド化
反応を安定に生じさせることができ、十分な低抵抗化を
再現性よく安定に実現することができる。
成する前に、その領域のシリサイド化を行っているの
で、自然酸化膜の影響を受けずに、低温でシリサイド化
反応を安定に生じさせることができ、十分な低抵抗化を
再現性よく安定に実現することができる。
【００７１】（３）ソース・ドレイン領域にイオン注入
時のマスク酸化膜による酸素のノックオンがないので、
シリサイド化反応の熱処理において、低温下でシリサイ
ド化反応を均一に生じさせることができる。
時のマスク酸化膜による酸素のノックオンがないので、
シリサイド化反応の熱処理において、低温下でシリサイ
ド化反応を均一に生じさせることができる。
【００７２】（４）より具体的には、ソース・ドレイン
形成用イオン注入ドーズ量が接合深さを十分浅くし、し
かも電流駆動能力を低下させないような範囲に制御され
ているため、微細なＭＯＳＦＥＴにおいても、十分な短
チャネル効果が抑制され、しかも高駆動能力なＭＯＳＦ
ＥＴが実現可能となる。
形成用イオン注入ドーズ量が接合深さを十分浅くし、し
かも電流駆動能力を低下させないような範囲に制御され
ているため、微細なＭＯＳＦＥＴにおいても、十分な短
チャネル効果が抑制され、しかも高駆動能力なＭＯＳＦ
ＥＴが実現可能となる。
【００７３】（５）シリサイド化領域の深い拡散層形成
は、シリサイド膜からの固相拡散を利用しているため、
シリサイド界面や拡散層界面が凹凸にならないスムーズ
な界面が得られ、かつシリサイドと拡散層界面の不純物
濃度が高濃度に保たれるオーミック接合が再現性よく安
定に実現できる。
は、シリサイド膜からの固相拡散を利用しているため、
シリサイド界面や拡散層界面が凹凸にならないスムーズ
な界面が得られ、かつシリサイドと拡散層界面の不純物
濃度が高濃度に保たれるオーミック接合が再現性よく安
定に実現できる。
【００７４】（６）シリサイド化後に、浅い拡散層形成
と、ＬＤＤ（ｎ- ）層形成のためのイオン注入を行って
いるので、そのイオン注入の不純物の活性化を層間絶縁
膜の平坦化アニールと同時に行うようにしても、シリサ
イドと拡散層界面の不純物濃度が低下するのを補うこと
ができ、十分なオーミック接合がシリサイドと拡散層の
間で実現できる。
と、ＬＤＤ（ｎ- ）層形成のためのイオン注入を行って
いるので、そのイオン注入の不純物の活性化を層間絶縁
膜の平坦化アニールと同時に行うようにしても、シリサ
イドと拡散層界面の不純物濃度が低下するのを補うこと
ができ、十分なオーミック接合がシリサイドと拡散層の
間で実現できる。
【００７５】また、特に、上記効果に加えて、Ｌ型サイ
ドウォールは、エッチングによるサイドウォール幅のば
らつきが生じないため、電気的なゲート長のばらつきが
なくなり、閾値電圧のばらつきの小さいＭＯＳＦＥＴを
安定に形成することができる。また、ＬＤＤ（ｎ- ）層
形成のイオン注入は、マスク酸化膜なしにシリコン活性
層表面に直接大斜角斜めに回転イオン注入法により行っ
ているため、マスク酸化膜中の酸素のシリコン基板への
ノックオンによる不純物の不活性化を防止できる。
ドウォールは、エッチングによるサイドウォール幅のば
らつきが生じないため、電気的なゲート長のばらつきが
なくなり、閾値電圧のばらつきの小さいＭＯＳＦＥＴを
安定に形成することができる。また、ＬＤＤ（ｎ- ）層
形成のイオン注入は、マスク酸化膜なしにシリコン活性
層表面に直接大斜角斜めに回転イオン注入法により行っ
ているため、マスク酸化膜中の酸素のシリコン基板への
ノックオンによる不純物の不活性化を防止できる。
【００７６】更に、特に、上記効果に加えて、浅いｎ+
の接合の拡散層領域を、ゲート電極とオーバーラップさ
せることにより、バンド間トンネルによるドレインリー
ク電流の発生を回避させることが可能である。
の接合の拡散層領域を、ゲート電極とオーバーラップさ
せることにより、バンド間トンネルによるドレインリー
ク電流の発生を回避させることが可能である。
【００７７】また、特に、ソース・ドレイン領域のｎ-
層とｎ+ 層及びＬＤＤ（ｎ- ）層を形成した後に、低温
短時間熱処理によるシリサイド表面と多結晶シリコン膜
表面及びシリコン活性層表面を膜応力緩和のための窒化
とシリサイド膜結晶回復を同時に行っているため、後の
熱処理によって拡散層の不純物の再分布が生じないだけ
でなく、シリサイド膜の凝集も起こらなくなり、十分な
低抵抗拡散層とオーミック接合が形成できる。
層とｎ+ 層及びＬＤＤ（ｎ- ）層を形成した後に、低温
短時間熱処理によるシリサイド表面と多結晶シリコン膜
表面及びシリコン活性層表面を膜応力緩和のための窒化
とシリサイド膜結晶回復を同時に行っているため、後の
熱処理によって拡散層の不純物の再分布が生じないだけ
でなく、シリサイド膜の凝集も起こらなくなり、十分な
低抵抗拡散層とオーミック接合が形成できる。
【００７８】更に、特に、層間絶縁膜を下層よりシリコ
ン酸化膜、シリコン窒化膜、シリコン酸化膜及び不純物
を含むシリコン酸化膜の４層構造にしたため、シリサイ
ド膜への膜応力が緩和され、その後の熱プロセスに対す
るシリサイド膜の耐熱性が十分となる。また、層間絶縁
膜の構成膜の中にＬＰＣＶＤ法かあるいはプラズマＣＶ
Ｄ法によるシリコン窒化膜が含まれているので、層間絶
縁膜の表面平坦化熱処理雰囲気としてＮ2 、Ｏ2 、ウェ
ットＯ2 ガスの全ての雰囲気に対して対応できる。特に
ウェットＯ2 ガス雰囲気にすることにより、Ｎ2 処理よ
り低温で平坦化が可能になる。
ン酸化膜、シリコン窒化膜、シリコン酸化膜及び不純物
を含むシリコン酸化膜の４層構造にしたため、シリサイ
ド膜への膜応力が緩和され、その後の熱プロセスに対す
るシリサイド膜の耐熱性が十分となる。また、層間絶縁
膜の構成膜の中にＬＰＣＶＤ法かあるいはプラズマＣＶ
Ｄ法によるシリコン窒化膜が含まれているので、層間絶
縁膜の表面平坦化熱処理雰囲気としてＮ2 、Ｏ2 、ウェ
ットＯ2 ガスの全ての雰囲気に対して対応できる。特に
ウェットＯ2 ガス雰囲気にすることにより、Ｎ2 処理よ
り低温で平坦化が可能になる。
【００７９】また、シリサイド膜表面がＴｉＮ化されて
いるため、コンタクト穴を形成した後、ＴｉＮ表面が酸
化されなくなり、メタル配線との接合において、十分な
オーミックコンタクトが得られる。更に、現行のコンタ
クト穴形成後のＨＦディップにより微小コンタクト穴底
部の自然酸化膜を除去する工程をそのまま使うことがで
きる。ここでＨＦとしては、界面活性剤の入っているバ
ッファードフッ酸溶液が望ましい。
いるため、コンタクト穴を形成した後、ＴｉＮ表面が酸
化されなくなり、メタル配線との接合において、十分な
オーミックコンタクトが得られる。更に、現行のコンタ
クト穴形成後のＨＦディップにより微小コンタクト穴底
部の自然酸化膜を除去する工程をそのまま使うことがで
きる。ここでＨＦとしては、界面活性剤の入っているバ
ッファードフッ酸溶液が望ましい。
【図１】本発明の第１の実施例を示す電界効果型トラン
ジスタの製造工程断面図（その１）である。
ジスタの製造工程断面図（その１）である。
【図２】本発明の第１の実施例を示す電界効果型トラン
ジスタの製造工程断面図（その２）である。
ジスタの製造工程断面図（その２）である。
【図３】従来のサリサイド構造を有するＭＯＳＦＥＴの
製造工程断面図である。
製造工程断面図である。
【図４】本発明の第２の実施例を示す電界効果型トラン
ジスタの製造工程断面図である。
ジスタの製造工程断面図である。
【図５】本発明の第３の実施例を示す電界効果型トラン
ジスタの製造工程断面図である。
ジスタの製造工程断面図である。
２１，４１，６１ シリコン基板 ２２，４２，６２ フィールド酸化膜 ２３，４３，６３ ゲート酸化膜 ２４，４４，６４ ゲート電極 ２６，３５，６６ シリコン窒化膜 ２７ａ，２７ｂ，４６ａ，４６ｂ，６７ａ，６７ｂ
サイドウォール ２８ａ，２８ｂ，２９，４７ａ，４７ｂ，４８，６８
ａ，６８ｂ，６９ ＴｉＳｉ2 膜 ３０ａ，３０ｂ，４９ａ，４９ｂ，７０ａ，７０ｂ
接合の深いｎ- 拡散層 ３１ａ，３１ｂ，７１ａ，７１ｂ Ｌ型サイドウォー
ル ３２ａ，３２ｂ，５０ａ，５０ｂ，７２ａ，７２ｂ
接合の浅いｎ+ 拡散層 ３３ａ，３３ｂ，５１ａ，５１ｂ，７３ａ，７３ｂ
ＬＤＤ層（ｎ- 層） ３４，３６，３７ シリコン酸化膜 ３８ コンタクト穴 ３９ メタル配線
サイドウォール ２８ａ，２８ｂ，２９，４７ａ，４７ｂ，４８，６８
ａ，６８ｂ，６９ ＴｉＳｉ2 膜 ３０ａ，３０ｂ，４９ａ，４９ｂ，７０ａ，７０ｂ
接合の深いｎ- 拡散層 ３１ａ，３１ｂ，７１ａ，７１ｂ Ｌ型サイドウォー
ル ３２ａ，３２ｂ，５０ａ，５０ｂ，７２ａ，７２ｂ
接合の浅いｎ+ 拡散層 ３３ａ，３３ｂ，５１ａ，５１ｂ，７３ａ，７３ｂ
ＬＤＤ層（ｎ- 層） ３４，３６，３７ シリコン酸化膜 ３８ コンタクト穴 ３９ メタル配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (4)
- 【請求項１】（ａ）半導体基板主表面上に形成された第
１の絶縁膜上にゲート電極を形成する工程と、 （ｂ）前記ゲート電極を含む前記第１の絶縁膜上に第２
の絶縁膜を形成する工程と、 （ｃ）前記ゲート電極の側壁を被覆する前記第２の絶縁
膜に面したサイドウォール部を第３の絶縁膜で形成する
工程と、 （ｄ）前記ゲート電極の側壁を被覆する前記第２の絶縁
膜及び前記サイドウォール部で被覆する前記第２の絶縁
膜を残すように、前記第２の絶縁膜をエッチングする工
程と、 （ｅ）露出した前記第１の絶縁膜を除去して、前記半導
体基板主表面を露出する工程と、 （ｆ）露出した前記ゲート電極及び露出した前記半導体
基板主表面上に高融点金属膜を形成する工程と、 （ｇ）熱処理により、前記高融点金属膜とシリコンとで
シリサイド膜を形成する工程と、 （ｈ） 前記ゲート電極、前記サイドウォール部及び残存
する前記第２の絶縁膜で被覆された領域を除く前記半導
体基板主表面に、不純物イオンを注入する第１のイオン
注入工程と、（ｉ） 前記サイドウォール部を除去する工程と、（ｊ） 前記ゲート電極及び残存する前記第２の絶縁膜で
被覆された領域を除く前記半導体基板主表面に不純物イ
オンを注入する第２のイオン注入工程と、（ｋ） 残存する前記第２の絶縁膜を除去する工程と、（ｌ） 前記ゲート電極で被覆された領域を除く前記半導
体基板主表面に不純物イオンを注入する第３のイオン注
入工程と、（ｍ） その後、熱処理により前記不純物イオンを活性化
して、ソース領域及びドレイン領域を形成する工程を施
すことを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項２】 前記第３のイオン注入工程後、露出した
前記シリサイド表面を窒化する工程と、その後、前記熱
処理工程を施すことを特徴とする請求項１記載の電界効
果型トランジスタの製造方法。 - 【請求項３】（ａ）半導体基板主表面上に形成された第
１の絶縁膜上にゲート電極を形成する工程と、 （ｂ）前記ゲート電極の側壁に第２の絶縁膜でサイドウ
ォール部を形成する工程と、 （ｃ）露出した前記第１の絶縁膜を除去して、前記半導
体基板主表面を露出する工程と、 （ｄ）露出した前記ゲート電極及び露出した前記半導体
基板主表面上に高融点金属膜を形成する工程と、 （ｅ）熱処理により、前記高融点金属膜とシリコンによ
りシリサイド膜を形成する工程と、 （ｆ） 前記ゲート電極及び前記サイドウォール部で被覆
された領域を除く前記半導体基板主表面に不純物イオン
を注入する第１のイオン注入工程と、（ｇ） 前記サイドウォール部を除去する工程と、（ｈ） 前記ゲート電極で被覆された領域を除く前記半導
体基板主表面に不純物イオンを注入する第２のイオン注
入工程と、（ｉ） その後、熱処理により前記不純物イオンを活性化
して、ソース領域及びドレイン領域を形成する工程を施
すことを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項４】 前記第２のイオン注入工程後、露出した
前記シリサイド膜表面を窒化する工程と、その後、前記
熱処理工程を施すことを特徴とする請求項３記載の電界
効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29057693A JP3238551B2 (ja) | 1993-11-19 | 1993-11-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29057693A JP3238551B2 (ja) | 1993-11-19 | 1993-11-19 | 電界効果型トランジスタの製造方法 |
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|---|---|
| JPH07142726A JPH07142726A (ja) | 1995-06-02 |
| JP3238551B2 true JP3238551B2 (ja) | 2001-12-17 |
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ID=17757815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29057693A Expired - Fee Related JP3238551B2 (ja) | 1993-11-19 | 1993-11-19 | 電界効果型トランジスタの製造方法 |
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| KR100292939B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 반도체장치및그의제조방법 |
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| KR100336559B1 (ko) * | 1999-10-05 | 2002-05-11 | 박종섭 | 반도체장치 및 그 제조방법 |
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| KR100720228B1 (ko) * | 2001-06-28 | 2007-05-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100422519B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
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| JP4257055B2 (ja) | 2001-11-15 | 2009-04-22 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
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| KR100906940B1 (ko) * | 2002-11-26 | 2009-07-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100900152B1 (ko) * | 2002-12-09 | 2009-05-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR101017042B1 (ko) * | 2003-08-30 | 2011-02-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP4817655B2 (ja) * | 2003-12-25 | 2011-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5091397B2 (ja) * | 2005-10-27 | 2012-12-05 | パナソニック株式会社 | 半導体装置 |
| JP4575274B2 (ja) * | 2005-10-31 | 2010-11-04 | 富士通セミコンダクター株式会社 | パターンレイアウト、レイアウトデータの生成方法及び半導体装置 |
| JP5195421B2 (ja) * | 2006-04-06 | 2013-05-08 | 日本電気株式会社 | 半導体装置 |
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- 1993-11-19 JP JP29057693A patent/JP3238551B2/ja not_active Expired - Fee Related
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