KR20010004237A - 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 - Google Patents

자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 자기정렬 콘택(self-aligned contact, SAC) 공정을 포함하는 반도체 메모리 소자 제조방법에 관한 것이며, 반도체 메모리 소자의 자기정렬 콘택(SAC) 공정시 셀 영역에서 충분한 콘택 영역을 확보할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다. LDD 구조 형성을 위한 절연막 스페이서는 주로 주변회로 영역의 트랜지스터의 특성에 영향을 미치며, 베리어 질화막(또는 산화질화막)은 주로 셀 영역에서 SAC 공정을 수행하는데 필요한 것이다. 본 발명은 스페이서 셀 영역과 주변회로에 서로 다른 스페이서 식각 공정을 수행함으로서 주변회로 영역에서는 필요한 스페이서 절연막의 두께를 확보하고, 셀 영역에서는 기존의 베리어 질화막의 두께 만큼의 콘택 영역을 더 확보할 수 있다.

Description

자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법{A method for forming semiconductor memory device including self-aligned contact process}
본 발명은 반도체 기술에 관한 것으로, 특히 자기정렬 콘택(self-aligned contact, SAC) 공정을 포함하는 반도체 메모리 소자 제조방법에 관한 것이다.
SAC 공정은 절연막 간의 식각 선택비를 이용하여 콘택 공정의 마진을 크게 증가시킬 수 있으며, 양산성 면에서도 문제가 없어 고집적 반도체 메모리 소자 제조에 널리 사용되고 있다.
통상적인 SAC 공정은 식각 베리어로 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiOxNy)을 사용하고 있다.
첨부된 도면 도 1은 종래기술에 따라 자기정렬 콘택홀이 형성된 반도체 메모리 소자의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 SAC 공정은, 우선 게이트 산화막(11), 게이트 전극(12), 마스크 절연막(13)이 형성된 실리콘 기판(10) 상에 LDD(lightly doped drain) 구조 형성을 위한 절연막을 증착하고 이를 이방성 전면 식각하여 절연막 스페이서(14)를 형성한다. 이때, 절연막 스페이서(14)는 셀 영역 및 주변회로 영역에 같은 프로파일로 형성된다. 소오스/드레인 이온주입 공정은 그 설명을 생략한다.
다음으로, 전체구조 상부에 SAC 공정을 위한 베리어 질화막(15)을 증착한다.
계속하여, 전체구조 상부에 평탄화된 층간절연 산화막(16)을 형성하고, 층간절연 산화막(16) 및 베리어 질화막(15)을 선택 식각하여 자기정렬 콘택홀을 형성한다.
상기와 같은 종래의 SAC 공정을 실시하는 경우, 게이트 전극(14) 간의 간격이 주변회로 영역에 비해 좁은 셀 영역에서 게이트 전극(워드라인) 측벽에 절연막 스페이서(14) 및 스페이서 형태의 베리어 질화막(15)이 배치되므로 실질적인 콘택 영역을 충분히 확보할 수 없어 소자의 전기적 특성이 열화되는 문제점이 있었다. 미설명 도면 부호 'a'는 콘택 영역의 선폭을 나타낸 것이다.
본 발명은 반도체 메모리 소자의 자기정렬 콘택(SAC) 공정시 셀 영역에서 충분한 콘택 영역을 확보할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 자기정렬 콘택홀이 형성된 반도체 메모리 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 게이트 산화막
22 : 게이트 전극 23 : 마스크 절연막
24 : 제1 스페이서 25 : 제2 스페이서 질화막
25a : 제2 스페이서 26 : 포토레지스트 패턴
27 : 층간절연 산화막
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 메모리 소자 제조방법은, 반도체 기판 상에 마스크 절연막을 구비한 게이트를 형성하는 제1 단계; 상기 제1 단계를 마친 전체구조 상부에 제1 식각 베리어 절연막을 형성하는 제2 단계; 상기 제1 식각 베리어 절연막을 이방성 식각하여 상기 게이트 측벽에 제1 스페이서를 형성하는 제3 단계; 상기 제2 단계를 마친 전체구조 상부에 제2 식각 베리어 절연막을 형성하는 제4 단계; 주변회로 영역의 상기 제2 식각 베리어 절연막을 선택적으로 이방성 식각하여 상기 제1 스페이서와 함께 LDD 스페이서를 이루는 제2 스페이서를 형성하는 제5 단계; 상기 제5 단계를 마친 전체구조 상부에 평탄화된 층간절연 산화막을 형성하는 제6 단계; 및 셀 영역의 상기 층간절연 산화막 및 상기 제2 식각 베리어 절연막을 선택 식각하여 자기정렬 콘택홀을 형성하는 제7 단계를 포함하여 이루어진다.
LDD 구조 형성을 위한 절연막 스페이서는 주로 주변회로 영역의 트랜지스터의 특성에 영향을 미치며, 베리어 질화막(또는 산화질화막)은 주로 셀 영역에서 SAC 공정을 수행하는데 필요한 것이다. 본 발명은 스페이서 셀 영역과 주변회로에 서로 다른 스페이서 식각 공정을 수행함으로서 주변회로 영역에서는 필요한 스페이서 절연막의 두께를 확보하고, 셀 영역에서는 기존의 베리어 질화막의 두께 만큼의 콘택 영역을 더 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선, 도 2a에 도시된 바와 같이 게이트 산화막(21), 게이트 전극(22), 마스크 절연막(23)(산화막/산화질화막 또는 산화막/질화막 또는 질화막/산화질화막)이 형성된 실리콘 기판(20) 상에 제1 스페이서 질화막을 증착하고 이를 이방성 전면 식각하여 제1 스페이서(24)를 형성한다. 이때, 제1 스페이서 질화막은 종래의 스페이서 질화막보다 얇은 두께로 증착하며, 제1 스페이서(24)는 셀 영역 및 주변회로 영역에 같은 프로파일로 형성된다. 이때, 실리콘 기판(20)에는 LDD 이온주입 공정을 마친 상태이다.
다음으로, 도 2b에 도시된 바와 같이 전체구조 상부에 제2 스페이서 질화막(25)을 증착하고, 셀 영역을 덮는 포토레지스트 패턴(26)을 형성한 다음 이를 식각 마스크로 사용하여 주변회로 영역의 제2 스페이서 질화막(25)을 이방성 건식 식각함으로써 제2 스페이서(25a)를 형성한다. 이때, 제2 스페이서 질화막(25)은 상기 제1 스페이서(24)와 함께 주변회로 영역에서 LDD 구조 형성에 필요한 두께를 이룰 수 있는 두께로 증착한다. 이후, 소오스/드레인 이온 주입을 실시한다.
계속하여, 도 2c에 도시된 바와 같이 포토레지스트 패턴(26)이 제거된 상태에서, 전체구조 상부에 평탄화된 층간절연 산화막(27)을 형성하고, 셀 영역에서 층간절연 산화막(27) 및 제2 스페이서 질화막(25)을 선택 식각하여 자기정렬 콘택홀을 형성한다.
상기와 같은 공정을 실시하는 경우, 주변회로 영역에서는 LDD 구조에 적당한 두께의 스페이서를 얻을 수 있으며, 셀 영역에서는 기존의 베리어 질화막 만큼의 콘택 영역이 더 확보할 수 있게 된다. 미설명 도면 부호 'b'는 콘택 영역의 선폭을 나타낸 것으로, 상기 도 1의 콘택 영역의 선폭(a)에 비해 증가되었음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 제1 및 제2 스페이서의 재료로서 질화막을 사용하였으나, 본 발명은 제1 및/또는 제2 스페이서의 재료로서 산화질화막을 사용하는 경우에도 적용할 수 있다.
전술한 본 발명은 레이아웃의 변경이나 주변회로 영역에의 영향 없이 셀 영역에서 충분한 콘택 영역을 확보할 수 있으며, 이로 인하여 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 마스크 절연막을 구비한 게이트를 형성하는 제1 단계;
    상기 제1 단계를 마친 전체구조 상부에 제1 식각 베리어 절연막을 형성하는 제2 단계;
    상기 제1 식각 베리어 절연막을 이방성 식각하여 상기 게이트 측벽에 제1 스페이서를 형성하는 제3 단계;
    상기 제2 단계를 마친 전체구조 상부에 제2 식각 베리어 절연막을 형성하는 제4 단계;
    주변회로 영역의 상기 제2 식각 베리어 절연막을 선택적으로 이방성 식각하여 상기 제1 스페이서와 함께 LDD 스페이서를 이루는 제2 스페이서를 형성하는 제5 단계;
    상기 제5 단계를 마친 전체구조 상부에 평탄화된 층간절연 산화막을 형성하는 제6 단계; 및
    셀 영역의 상기 층간절연 산화막 및 상기 제2 식각 베리어 절연막을 선택 식각하여 자기정렬 콘택홀을 형성하는 제7 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 식각 베리어 절연막이,
    질화막 또는 산화질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 식각 베리어 절연막이,
    질화막 또는 산화질화막인 것을 특징으로 하는 반도체 소자 제조방법.
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