JP2998186B2 - データ転送装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリとデバイスとの間で行れるデータの転
送を制御するデータ転送装置に関し、特に大規模システ
ムにおけるデータ転送距離の延長，データ転送速度の向
上を可能にしたデータ転送装置に関する。

〔従来の技術〕

従来この種のデータ転送装置は、第９図に示すように
特殊なプロトコルを制御する複数のチャネル21〜2Nと、
それらを共通バスや光ファイバ等により構成した複数の
回線で結んだチャネル制御装置50とから成っている。こ
のチャネル51〜5Nは、対応するデバイスコントローラ61
〜6Nとのデータ転送に当ってプロトコルを制御し、デー
タ転送の起動，実行，終了および報告動作を管理してい
る。チャネル制御装置１は、チャネル51〜5Nの管理，メ
モリ上のアドレス計算，データのアライメント，メモリ
アクセスの制御などを行っている。

〔発明が解決しようとする課題〕

近年、情報処理ニーズの拡大に伴って情報処理システ
ムの大規模化、また複数のシステムの結合や、異った方
式のホスト／デバイスの接続要求が大きくなってきてい
る。しかし、従来のデータ転送装置では以下の要求に応
えることができないという欠点があった。

（１）ホスト／デバイス間を離して設置する場合その距
離は、光ファイバを利用しても高々数キロメートルであ
る。したがって、局舎の隣接を望めない大部分のユーザ
は、利用できない。

（２）長距離回線を使用する場合、回線の両端に処理シ
ステム／ソフトウエアが必要であって、そのシステムで
のデータ転送速度は、チャネルプロトコル／回線プロト
コルの変換に時間を必要とするので遅い。さらに、その
開発・保守コストが大きい。

（３）チャネルプロトコルに汎用性がないために雑多な
デバイスを接続できない。また、チャネルプロトコル
は、OSアーキテクチャに依存するので将来的に見てOSI
指向でなく拡張性がない。

（４）さらに、チャネルの優先度，タイムスロット処理
などにより、デバイスに対応してメモリアクセス性能を
上げる機構はあるが、デバイスの真の転送速度を計る機
構がなく、チャネルの番号やタイプによって大雑把な優
先機構しかなく、システム構築の際に無駄を生じたり、
性能問題を生じたりする欠点があった。

（５）さらに、エラー処理はすべてコマンドのリトライ
方式により再転送を行うため、エラーが発生した時の転
送速度は1/2以下となる。これは大規模データの場合も
う一度リトライする間に再びエラーが起きる確立が高
く、障害処理に移行するにしても長時間障害がわから
ず、結果的に信頼度を低下させている。

〔課題を解決するための手段〕

本発明のデータ転送装置は、デバイスコントローラを
介して前記デバイスとそれぞれ対応して配置されたデバ
イス制御部と、前記デバイス制御部に対応し、かつ前記
デバイス制御部と前記回線との間にあって前記回線とデ
バイス制御部との間での前記データの入出力を行うデバ
イスバッファと、前記メモリと前記回線との間にあって
前記メモリと前記回線との間での前記データの入出力を
行うメモリアクセスバッファと、前記メモリアクセスバ
ッファを制御するメモリアクセス制御部と、前記回線の
制御を行う回線制御部とを有し、前記デバイス制御部は
前記デバイスバッファへの入出力制御を前記デバイスバ
ッファが有する基本ブロック単位で行い、前記メモリア
クセス制御部は前記メモリアクセスバッファの入出力制
御を前記メモリアクセスバッファが有する基本ブロック
単位で行うことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図であ
る。メモリアクセス制御部11はメモリアクセスバッファ
12を介してメモリ10および回線１に接続される。同様に
デバイス制御部210〜21Nは、デバイスバッファ220〜22N
を介し回線１とデバイスコントローラ31〜3Nに接続され
ている。回線制御部13は、単独に回線１に接続されてい
る。

第２図（Ａ）は回線１内を通過するパケットの概念図
であり、全体のデータ長をｋバイト、制御情報，転送デ
ータ，訂正データがそれぞれl,m,nバイトであることを
示している。同図（Ｂ）は制御情報フィールドの内容を
示した概念図であり、データの送出先／転送元，有効バ
イト数，デバイス回線情報などより構成されていること
を示す。

第３図はデバイス制御部210−21Nがデータの論理レコ
ードと物理レコードの間で形式を置換する様子を示す概
念図である。

デバイス固有レコードすなわち物理レコードがＪバイ
ト長（但し、Ｊ＞１転送データ長ｍ）の時、パケット長
ｋバイトの内有効データｍバイトで割った数のパケット
がメモリアクセス制御部11とデバイス制御部210−21Nと
の間の通信に使われることを示す。

このデータ置換はメモリアクセスバッファ12およびデ
バイスバッファ220−22N上で行われる。従って、回線１
は全て共通である必要はなく210−21Nの接続各部分によ
って伝送媒体／速度などは一定でなくてもよいし、回線
上の通信プロトコルも一定である必要はない。

データ転送が起動されると、メモリ10上に図示されな
い入出力バッファが設定され、通常はこの大きさの単位
が論理レコードとなる。入出力転送制御に使われる基本
ブロックの大きさは全く任意である。第３図は、論理レ
コード２つ（2Iバイト）の長さのメモリ上データと物理
レコードＪバイト長のデバイス上のデータの間の転送を
示している。通常アプリケーションが使う有効なデータ
はこの論理レコードであり、Ｊ＞Ｉであるケースが多
い。

出力転送時（11から21nへ）メモリアクセス制御部11
は一度、メモリアクセスバッファ12上にバッファ容量で
決定する基本ブロック、例えば、この場合ならＩ×２を
一度に転送し、それをパケットに分割して回線１に載せ
ていく。この場合なら有効データバイト長ｍのパケット
が４個、2I−4mの実有効バイト長のパケットが１つ送ら
れることになる。

ここで、バッファ容量で決まる基本ブロックとは、メ
モリアクセスバッファとメモリとの間のデータ転送の単
位を示すものであり、上記例においてはＩ×２として説
明したが、メモリの論理レコードを基本とする大きさで
あってバッファの容量より小さければよく、大きさを特
定する必要はない。このことはデバイスバッファについ
ても同様である。

パケットサイズは基本的に自由であるが、固定長であ
るとすれば実有効バイト長情報は制御情報１バイトの中
に入ってくる。

自デバイス制御部向けの通信であることを知った、例
えばデバイス制御部210はデバイスバッファ220上に転送
データを各パケットから構築していき、デバイス固有の
物理レコードに変換を行い、例えばこのサイズ、すなわ
ちＪを基本ブロックとしてデバイスコントローラ31へデ
ータを送出する。先述のとおり、基本ブロックはバッフ
ァの容量に依存するため、デバイスバッファ220に容量
があれば、Ｊ×２を基本ブロックとしてデータ送出を行
ってもよい。

これらの基になる情報は全てパケット内の制御情報１
バイトの中に納められている。入力転送の時にはこの動
きと逆になる。また、デバイスを使わない場合、例えば
CPU間の通信などでは、物理レコード＝論理レコード＝
基本ブロックサイズになる。

従って、物理レコードサイズと論理レコードサイズの
一致がハードウェア上でなされるのでソフトウェアはど
のようなデバイスでもある一定の論理レコードを採用す
れば種々雑多なデバイスを簡単に接続できる。また、ソ
フトウェアがFBA（Fixed Block Architecture）を採用
し、例えば、物理レコードＪをｍの倍数、論理レコード
Ｉもｍの倍数とすることにより各データ転送における端
数パケットがなくなり、転送効率が上がる。

また、回線系接続においては内回線１と外回線とのパ
ケット形式を合わせることによりプロトコル変換のみの
コントローラでよく、転送速度は外回線の転送速度にほ
ぼ収束する。このとき、接続距離に関してはタイムアウ
ト時間などのソフトウェア上の制約に寄るがほぼ無限大
の延長が可能である。

第４図は本発明の第２の実施例を示すブロック図であ
る。この例は、第１の実施例の回線制御部13に回線トレ
ーサ14が接続されている。回線トレーサ14は、回線制御
部13を介して、回線１上に伝送されるパケットの制御情
報フィールドの最新の値を一定期間サンプルして自身が
持つ図示していない記憶域に第５図に示すように格納す
る。この格納処理は、例えば、アドレス0000にデータ送
出側を示すメモリアクセス制御部11および、データ受取
側を示すデバイス制御部210を格納する。以下同様にし
て各パケットの情報を格納する。このようにして一定期
間回線トレースを行った時に回線トレーサ14上に一定値
以上の同一先のパケットが登録されると、回線制御部13
は、メモリアクセス制御部11に該当するデバイス制御部
のメモリアクセスを優先する制御情報を含むパケットを
送出する。このパケットを受けたメモリアクセス制御部
11は、自身が持つ図示していない優先処理部で例えば、
メモリアクセスバッファ12の割付を変化させ該当するデ
バイス制御部210〜21Nのメモリアクセスを優先させる。

このようにしてシステム内における転送密度を変化さ
せることにより、よりダイナミックに転送の優先度を変
化させ、結果的に平準化を進めることができる。

第６図は本発明の第３の実施例を示すブロック図であ
る。この例は、第１の実施例のメモリアクセス制御部11
にバッファブロックエリア切替テーブル15が接続され、
デバイス制御部210〜21Nにバッファブロックエリア切替
テーブル230〜23Nが接続されている。メモリアクセスバ
ッファ12内を第７図（Ａ）に示すように転送ブロック長
（ｍバイト）で分割ブロック化し、各ブロックにID番号
を付与しておく。バッファブロックエリア切替テーブル
15には、第７図（Ｂ）に示すように付与されたID番号と
使用すべきデバイス番号がブロックID番号と対応して格
納されており、メモリアクセス制御部11より書込みが行
われる。同様に、バッファブロックエリア切替テーブル
230〜23Nには、デバイスバッファ220〜22N内を転送ブロ
ック長（ｍバイト）で分割した各ブロックに付与された
ID番号と使用すべきデバイス番号がブロックID番号と対
応してが格納されており、それぞれ対応するデバイス制
御部210〜21Nより書込みが行われる。メモリアクセス制
御部11およびデバイス制御部210〜21Nは、回線使用ある
いはメモリ使用の際、このブロックID番号の例えば若い
順にデータを送出する。

データ転送の起動前にメモリアクセス制御部11は、予
じめ与えられたアルゴリズムに従いバッファブロック切
替えテーブル14にデバイス制御部番号をロードする。各
デバイス制御部210〜21Nも同様にメモリアクセス制御部
11および回線制御部13の制御下でデバイス制御部番号を
対応するバッファブロック切替えテーブル230〜23Nにロ
ードする。ブロックID番号対デバイス制御部／デバイス
番号の書換えは、データ転送中においても制御情報のみ
のパケットを送出することで行える。

以下メモリアクセス制御部11での動作を例に説明す
る。出力データ転送の時メモリアクセス制御部11は、メ
モリ10より第１ブロックのパケット分ｍバイトのデータ
をメモリアクセスバッファ12に格納する。この時転送先
がデバイス制御部210であればメモリアクセスバッファ1
2上のID＝２のエリアにデータを格納する。転送の起動
が続き次にデバイス制御部211の入力転送であった場
合、ID＝０のエリアにデバイス制御部211よりのデータ
を格納する。転送が次々におこなわれるとメモリアクセ
スタイミングによってID＝０とID＝２のアクセスが競合
する。この時ID番号の若い方が優先され、ここではデバ
イス制御部211の方がID＝０で若いのでアクセスが優先
される。回線への送出方向でも同じ動作を行い、結果的
にID番号の若い方のデバイス制御部、ここでは211のス
ループットが上る。デバイス制御部での動作も同様であ
る。

このようにしてID番号対デバイス番号は可変であるの
で、ソフトウェアの制御下で動的にID番号を上ることに
より、システム内の性能自由度が広がる。

第８図は本発明の第４の実施例を示すブロック図であ
る。この例は、第１の実施例のメモリアクセスバッファ
12およびデバイスバッファ220〜22Nにそれぞれバッファ
基本ブロック訂正回路16,240〜24Nが接続されている。
このバッファ基本ブロック訂正回路15,240〜24Nは転送
ブロック長で分割した各バッファの基本ブロックへの格
納（ｍバイト）時に回線より訂正データ（ｎバイト）を
格納し、データ誤りがあった時はそれを訂正して、デー
タを保障するためのものである。

例えば、自宛であるとしてパケットを受けたデバイス
制御部210はデバイスバッファ220上にデータを格納す
る。この時バッファ基本ブロック訂正回路240はデータ
を検証し、誤りがあればデータ訂正を行い、訂正された
データをデバイスバッファ220に格納する。同時に回線
制御部13に対して制御情報のみの通信を行うことによ
り、回線上の異常を通知する。この通知を受けた回線制
御部13は、例えば、二重回線の切替え等を行う。入力転
送も方向を逆にして同じ動作を行う。

従って、ハードウェアにより瞬時に、訂正および訂正
データ作成を行ってデータ送出するため、なんら遅延す
ることなくデータ転送を行うことができ、再送すること
がないので、データ転送速度に影響することがない。ま
た、前述のように二重化することにより信頼度も向上す
る。

〔発明の効果〕

本発明データ転送装置は、デバイスを使う場合には、
デバイスの物理レコードとメモリ上の論理レコードとを
中継するパケット単位で分割し置換する手段を設け、デ
バイスを使わない場合には、内回線と外回線のパケット
構成を上記手段を用いて合致せしめることによって、デ
ータの長距離伝送を可能とするとともに、データの転送
の高効率化を図り、物理および論理レコードサイズによ
るプロトコルに依存することなく雑多なデバイスを接続
することができ、拡張性を高くすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図（Ａ）は回線内を通過するパケットの概念図、第２図
（Ｂ）は制御フィールドの内容を標した概念図、第３図
はデバイス制御部210〜21Nがデータの論理レコードと物
理レコードとの形式変換の様子を示す概念図、第４図は
本発明の第２の実施例を示すブロック図、第５図は回線
トレーサ14に格納される様子を示した概念図、第６図は
本発明の第３の実施例を示すブロック図、第７図（Ａ）
（Ｂ）はバッファブロックテーブル切替テーブルの格納
の様子を示す概念図、第８図は本発明の第４の実施例を
示すブロック図、第９図は従来の技術を説明するブロッ
ク図である。 １……回線、10……メモリ、11……メモリアクセス制御
部、12……メモリアクセスバッファ、13……回線制御
部、14……回線トレーサ、15……バッファブロックエリ
ア切替テーブル、16……バッファブロック訂正回路、31
〜31N……デバイスコントローラ、210〜21N……デバイ
ス制御部、220〜22N……デバイスバッファ、230〜24N…
…バッファブロックエリア切替テーブル、240〜24N……
バッファブロック訂正回路。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】回線を介してメモリとデバイスとの間でパ
   ケットによるデータの転送を行うデータ転送装置におい
   て、 前記回線に前記回線の制御を行う回線制御部を有し、 前記デバイスと前記回線との間に、デバイスコントロー
   ラと、デバイスバッファと、このデバイスバッファを介
   して前記回線と前記デバイスとの間のデータの入出力を
   制御するデバイス制御部とを有し、 前記メモリと前記回線との間に、メモリアクセスバッフ
   ァと、このメモリバッファを介して前記回線と前記メモ
   リとの間のデータの入出力を制御するメモリアクセス制
   御部とを有し、 前記デバイスと前記デバイスバッファとの間のデータの
   入出力は、各デバイスの持つ物理レコードからなる前記
   デバイスバッファの容量以内の第１の基本ブロック単位
   で行い、 前記メモリと前記メモリアクセスバッファとの間のデー
   タの入出力は、前記メモリ上の論理レコードからなる前
   記メモリアクセスバッファの容量以内の第２の基本ブロ
   ック単位で行い、 前記回線を介する前記デバイスバッファと前記メモリア
   クセスバッファとの間のデータの入出力は、前記デバイ
   スバッファないし前記メモリアクセスバッファ内のデー
   タを転送ブロック長に分割して行うことを特徴とするデ
   ータ転送装置。
2. 【請求項２】前記回線制御部を介して前記回線上に伝送
   される前記パケットの制御情報に含まれるデバイスを示
   す値を一定期間サンプルし格納する回線トレーサと、 前記メモリアクセス制御部に接続され優先制御情報を受
   け指定されたデバイスの優先処理を行う優先処理部とを
   有し、 前記回線制御部は前記回線トレーサに格納される同一デ
   バイスの値が予じめ定めた閾値以上になると前記閾値以
   上のデバイスを示す前記優先制御情報を送出することを
   特徴とする請求項１記載のデータ転送装置。
3. 【請求項３】前記メモリアクセス制御部に接続され前記
   メモリアクセスバッファを予じめ定めた転送ブロック長
   で分割し各ブロックに付与したブロックID番号に対応し
   て使用すべきデバイス番号を予じめ格納した第一のバッ
   ファブロックエリア切替テーブルと、 前期各デバイス制御部に対応し接続され前記デバイスバ
   ッファを前記転送ブロック長で分割し各ブロックに付与
   したブロックID番号に対応して使用すべきデバイス番号
   に予じめ格納した第二のバッファブロックエリア切替テ
   ーブルとを有し、 前記メモリアクセス制御部および前記デバイス制御部
   は、前記回線使用あるいはメモリ使用の際アクセス競合
   があれば前期各テーブルのブロックID番号の順にデータ
   を送出することを特徴とする請求項１記載のデータ転送
   装置。
4. 【請求項４】前記メモリアクセスバッファに接続され前
   記メモリアクセスバッファの転送ブロック長で分割した
   前記基本ブロックへ格納されるデータの誤りを訂正する
   第一のバッファ基本ブロック訂正部と、 前期各デバイスバッファに接続され、前記デバイスバッ
   ファの前記転送ブロック長で分割した基本ブロックへ格
   納されるデータの誤りを訂正する第二のバッファ基本ブ
   ロック訂正部とを有することを特徴とする請求項１記載
   のデータ転送装置。