KR100298427B1 - 반도체장치의제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 단순화된 공정에 의해 층간접속을 위한 콘택홀의 스텝커버리지를 향상시키기 위한 것이다.
본 발명은 반도체기판 제1도전층을 형성하는 공정과, 상기 기판 전면에 층간절연막을 형성하는 공정, 상기 층간절연막상에 감광막을 얇게 도포하는 공정, 상기 감광막을 콘택홀패턴으로 패터닝하는 공정, 상기 감광막패턴을 마스크로 하여 상기 층간절연막을 일정두께 건식식각하는 공정, 상기 감광막과 층간절연막의 식각선택비가 1:1정도인 식각조건으로 상기 감광막 및 층간절연막을 동시에 식각하여 상기 제1도전층을 노출시키는 콘택홀을 형성하는 공정, 상기 층간절연막상부에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 상기 제1도전층과 접속되는 제2도전층을 형성하는 공정을 포함하여 이루어지는 반도체장치의 제조방법을 제공한다.
Description
제1도는 종래의 반도체장치의 도전층간 접속을 위한 콘택홀 형성방법을 도시한 공정순서도.
제2도는 본 발명의 반도체장치의 도전층간 접속을 위한 콘택홀 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 게이트전극 4 : 산화막
5 : 측벽 6 : 층간절연막
7 : 감광막 8 : 금속
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 감광막과 산화막의 식각선택성을 이용하여 산화막 건식식각시의 스텝 커버리지(step coverage)를 향상시키는 방법에 관한 것이다.
종래 반도체장치에 있어서 도전층간의 접속을 위한 콘택홀 형성방법을 제1도를 참조하여 설명하면 다음과 같다.
제1(a)도와 같이 반도체기판(1)위에 게이트산화막(2), 게이트전극(3) 및 산화막(4)을 차례로 형성한 후, 사진식각공정을 통해 게이트패턴으로 패터닝한다.
이어서 제1(b)도와 같이 상기 기판 전면에 이온을 주입하여 소오스영역(S) 및 드레인영역(D)을 형성한 후, 전면에 다시 산화막을 형성하고 이를 에치백하여 측벽(5)을 형성한 다음 이온주입을 행하여 LDD(Lightly Doped Drain)구조를 형성한다.
다음에 제1(c)도와 같이 기판 전면에 층간절연막(6)으로서 BPSG(Borophospho silicate glass)를 증착하고 리플로우 공정을 행한다.
이어서 제1(d)도와 같이 상기 층간절연막(6)상에 감광막(7)을 도포한 후, 이를 패터닝한 다음 상기 층간절연막(6)을 습식식각하고 이어서 다시 건식식각을 행한다. 이때, 건식식각의 조건은 가스 ; CF4(60sccm)+CHF3(40sccm), 파워 ; 약 650와트, 압력 ; 1.5-2.0Torr, 간극 : 약 1cm로 한다.
다음에 제1(e)도와 같이 상기 감광막을 제거한 다음 상기 게이트전극(3) 상부의 산화막(4)을 건식식각하여 콘택홀을 형성한다. 이때의 공정조건은 가스 ; O2(10-100sccm), 파워 ; 600-800와트, 압력 ; 1Torr이하로 한다.
이어서 제1(f)도와 같이 어닐링공정을 행하여 층간절연막(6)의 평탄화 및 콘택홀 스텝커버리지를 향상시킨다. 이때, 상기 제1(d)도의 공정에서 리플로우 공정을 진행하고 다시 제1(e)도 공정에서 어닐링공정을 진행하여 평탄화 및 콘택홀 스텝 커버리지를 향상시킬 수도 있다.
다음에 제1(g)도와 같이 금속(8)으로서 알루미늄을 증착하고 패터닝한다.
상기 종래 기술에 있어서는 콘택홀 형성후 금속증착시 스텝커버리지를 향상시키기 위해 층간절연막인 BPSG형성후 리플로우 공정 어닐링공정과 습식식각공정등의 복잡한 공정을 진행해야 하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 단순한 공정에 의해 층간절연막에 형성되는 콘택홀의 스텝커버리지를 향상시킬 수 있는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판 제1도전층을 형성하는 공정과, 상기 기판 전면에 층간절연막을 형성하는 공정, 상기 층간절연막상에 감광막을 얇게 도포하는 공정, 상기 감광막을 콘택홀패턴으로 패터닝하는 공정, 상기 감광막패턴을 마스크로 하여 상기 층간절연막을 일정두께 건식식각하는 공정, 상기 감광막과 층간절연막의 식각선택비가 1:1정도인 식각조건으로 상기 감광막 및 층간절연막을 동시에 식각하여 상기 제1도전층을 노출시키는 콘택홀을 형성하는 공정, 상기 층간절연막상부에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 상기 제1도전층과 접속되는 제2도전층을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 제2(a)도와 같이 반도체기판(1)위에 게이트산화막(2)과 게이트전극(3) 형성을 위한 도전층으로서 폴리실리콘층 및 게이트전극 상부절연막으로서 산화막(4)을 차례로 형성한 후, 사진식각공정을 통해 게이트패턴으로 패터닝한다.
이어서 제2(b)도와 같이 상기 기판 전면에 이온을 주입하여 소오스영역(5) 및 드레인영역(D)을 형성한 후, 전면에 다시 절연막으로서 예컨대 산화막을 형성하고 이를 에치백하여 측벽(5)을 형성한 다음 이온주입을 행하여 LDD(Lightly Doped Drain)구조를 형성한다.
다음에 제2(c)도와 같이 기판 전면에 층간절연막(6)으로서, 예컨대 BPSG(Borophospho silicate glass)를 증착하고 리플로우 공정을 행한다. 이때, BPSG막의 두께는 종래보다 약간 두껍게, 즉, 종래보다 3000-5000Å 정도 두껍게 형성한다.
이어서 제2(d)도와 같이 상기 층간절연막(6)상에 감광막(7)을 종래보다 얇게, 즉, 종래의 1/2두께로 도포한 후, 이를 콘택홀패턴으로 패터닝한 다음 상기 층간절연막(6)을 일정두께 건식식각한다. 이때, 건식식각의 조건은 가스;CF4(60sccm)+CHF3(40sccm), 파워;650와트, 압력;1.5-2.0Torr, 간극;약 1cm로 한다.
다음에 제2(e)도와 같이 감광막과 산화막의 식각선택도가 1:1정도인 식각공정조건으로 상기 감광막 및 층간절연막인 BPSG를 식각하는 바, O2가스만을 이용하여 파워;600-650와트, 압력;1.5-2.0Torr, 간극;약 1cm의 공정조건으로 상기 감광막을 A부분까지 제거한 다음, 다시 CF4(60sccm)+CHF3(40seem)+O2(10-20seem)가스를 이용하고 다른 공정조건은 상기와 동일하게 진행하여 B부분까지 식각해낸 후, 계속해서 식각공정을 진행하여 제2(f)도와 같이 C부분까지 식각한다. 이때, 층간절연막(6)와 퍼짐정도는 습식식각의 1:1보다 적으나 공정특성상 하향 식각시간이 길므로 습식식각 효과이상으로 스텝커버리지가 개선되게 된다. 이어서 가스;O2(10-100sccm), 파워;600-800와트, 압력;1Torr이하의 공정조건으로 식각공정을 행하여 D부분까지 식각함으로써 콘택홀을 형성한다.
이어서 제2(g)도와 같이 기판 전면에 금속(8)으로서, 에컨대 알루미늄을 증착한 후 사진식각공정을 통해 소정패턴으로 패터닝하여 금속배선을 형성함으로서 공정을 완료한다.
이와 같이 본 발명에 의하면, 감광막 및 층간절연막을 식각선택비가 1:1인 식각조건으로 동시에 식각해냄으로써 별도의 감광막 제거공정 및 습식식각공정등이 필요없게 되며 공정시간이 단축되는 효과를 얻는다. 또한, 감광막을 종래보다 얇게 도포하므로 비용절감 및 패터닝능력이 향상되는 효과가 있으며, 층간절연막의 리플로우 및 어닐링공정이 생략되게 되어 공정이 단순해진다.
Claims (3)
- 반도체기판 제1도전층을 형성하는 공정과, 상기 기판 전면에 층간절연막을 형성하는 공정, 상기 층간절연막상에 감광막을 얇게 도포하는 공정, 상기 감광막을 콘택홀패턴으로 패터닝하는 공정, 상기 감광막패턴을 마스크로 하여 상기 층간절연막을 일정두께 건식식각하는 공정, 상기 감광막과 층간절연막의 식각선택비가 1:1정도인 식각조건으로 상기 감광막 및 층간절연막을 동시에 식각하여 상기 제1도전층을 노출시키는 콘택홀을 형성하는 공정, 상기 층간절연막상부에 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 상기 제1도전층과 접속되는 제2도전층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 층간절연막은 BPSG로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 감광막과 층간절연막의 식각선택비가 1:1정도인 식각조건은 가스;CF4(60sccm)+CHF3(40sccm)+O2(10-20sccm), 파워;600-650와트, 압력;1.5-2.0Torr인 것을 특징으로 하는 반도체장치의 제조방법.
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| KR1019940008863A KR100298427B1 (ko) | 1994-04-26 | 1994-04-26 | 반도체장치의제조방법 |
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ID=37528373
Family Applications (1)
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| KR1019940008863A KR100298427B1 (ko) | 1994-04-26 | 1994-04-26 | 반도체장치의제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100298427B1 (ko) |
-
1994
- 1994-04-26 KR KR1019940008863A patent/KR100298427B1/ko not_active IP Right Cessation
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