KR100224778B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 제1절연막을 형성하고 상기 제1절연막 상부에 식각장벽층을 형성하며 상기 식각장벽층 및 제1절연막을 식각하여 제1콘택홀을 형성한 다음, 상기 식각장벽층 상부에 제1금속배선을 형성하는 동시에 제1콘택홀을 매립하는 콘택플러그를 형성하고 상기 반도체 기판의 전체표면 상부에 제2절연막을 형성하여 상기 제2절연막을 식각하여 상기 콘택플러그를 노출시키는 제2콘택홀을 형성한 후, 상기 콘택플러그에 접속하여 상기 제 2콘택홀을 매립하는 제2금속배선을 형성하여 후속 공정을 용이하게 실시함으로써 반도체 소자의 수율 및 생산성을 향상시키며, 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 디바이스의 제조공정에 있어서 금속콘택 형성시 반도체 기판 상부에 제1금속배선클 형성함과 동시에 콘택플러그를 형성하고, 그 상부에 자기정렬방식으로 제2콘택홀을 형성하고 그에 접속되는 제2금속배선을 형성함으로써 후속 공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 반도체소자 제조 공정에서 원하는 패턴을 형성하기 위해 예정된 층을 증착하고, 그 상부에 감광막패턴을 형성하여 식각공정으로 원하는 층을 형성한다.
그리고, 반도체 기판의 셀 지역에 트랜지스터 등의 액티브 소자를 형성한 다음, 그 상부에서 도전층의 저항을 최소화 하기 위하여 메탈 배선을 사용한다.
상기 메탈 배선은 메탈 콘택을 형성한 다음, 메탈층을 증착하고 그 상부에 감광막을 도포하고, 마스크를 이용한 노광 및 현상 공정으로 감광막패턴을 형성하고 이 감광막패턴을 마스크로 이용하여 하부에 노출되는 메탈층을 식각하여 메탈 배선을 형성한다.
한편, 반도체 소자의 고집적화에 따라 반도체 소자의 내부에서 상하의 금속 배선을 연결하는 콘택홀은 자체의 크기와 주변배선과의 간격이 감소되고, 콘택 홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가함으로써 후속 공정을 실시하는데 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판 상부에 금속배선을 형성함과 동시에 콘택플러그를 형성한 상태에서 자기정렬방식으로 제2콘택홀을 형성한 다음 제2금속배선을 형성함으로써 후속공정을 용이하게 실시하여 반도체 소자의 수율 및 생산성을 향상시키며, 반도체 소자의 고집적화를 가능하게 하는 반도체 소자의 제조방법을 제공하는 데 그목적이 있다.
제1a도 내지 제1f도는 본 발명의 일실시에에 따른 반도체 소자의 제조공정도 .
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 제1절연막
14 : 식각장벽층 16 : 제1콘택홀
18 : 제1금속배선 20 : 콘택플러그
22 : 제2절연막 24 : 감광막패턴
26 : 제2콘택홀 28 : 제2금속배선
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1절연막을 형성하는 공정과, 상기 제1절연막 상부에 식각장벽층을 형성하는 공정과, 상기 식각장벽층 및 제1절연막을 식각하여 제1콘택홀을 형성하는 공정과, 상기 식각장벽층 상부에 제1금속배선을 형성하는 동시에 제1콘택홀을 매립 하는 콘택플러그를 형성하는 공정과, 상기 반도체 기판의 전체표면 상부에 제2절연막을 형성하는 공정과, 상기 제2절연막을 식각하여 상기 콘택플러그를 노출시키는 제2콘택홀을 형성 하는 공정과, 상기 콘택플러그에 접속하여 상기 제2콘택홀을 매립하는 제2금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
먼저, 반도체 기판(10) 상부에 일정 두께의 제1절연막(12)과 식각장벽층(14) 를 순차적으로 형성한다.
여기서, 상기 제1절연막(12)은 다결정 실리콘으로 구성되고, 식각장벽층(14) 은 질화막으로 이루어져 있다. (제1a도 참조)
다음, 콘택마스크를 이용하여 콘택부분으로 예정되어 노출되는 콘택홀(16)이 형성되도록 식각하여 상기 식각장벽층(14)과 제1절연막(12)을 제거한 다음, 식각장벽층패턴 및 제1절연막패턴을 형성한다. (제1b도 참조)
그 다음, 상기 구조의 전표면에 금속배선으로 이루어진 도전층(도시 않됨)을 일정 두께로 형성한 다음 마스크로 식각하여 제1금속배선(18)을 형성함과 동시에 상기 제 1콘택홀(16)을 매립하는 콘택플러그(20)을 형성한다. (제1c도 참조)
다음, 상기 구조의 전표면에 일정 두께의 제2절연막(22)과 감광막을 도포한 후, 노광마스크를 이용하여 노광 및 현상공정을 거쳐 감광막패턴(24)을 형성한다. (제1d도참조)
그 다음, 상기 감광막패턴(24)를 마스크로 식각하여 상기 콘택플러그(20)가 노출되는 제2콘택홀(26)을 형성한 다음, 상기 구조의 전표면에 도전층으로 상기 제2콘택홀(26)과 접속되는 제2금속배선(28)를 형성하여 본 발명의 제조공정을 완료한다.
여기서, 상기 제 2콘택홀(26)은 상기 제1절연막(12) 상부에 상기 식각장벽층 (14)이 형성되어 있기 때문에 약간의 정렬이 어긋나도 상기 콘택플러그(20) 부분외에는 콘택이 형성되지 않아 자기정렬 콘택이 형성되게 된다. (제1e도 및 제1f도 참조)
상기한 바와같이 본 발명에 따른 반도체 소자의 제조방법은 후속공정을 용이 하게 실시하게 함으로써 반도체 소자의 수율 및 생산성을 향상시키며, 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (5)
- 반도체 기판 상부에 제1절연막을 형성하는 공정과, 상기 식각장벽층 및 제1절연막을 식각하여 제1콘택홀을 형성하는 공정과, 상기 식각장벽층 상부에 제1금속배선을 형성하는 동시에 제1콘택홀을 매립하는 콘택플러그를 형성하는 공정과, 상기 반도체 기판의 전체표면 상부에 제2절연막을 형성하는 공정과, 상기 제2절연막을 식각하여 상기 콘택플러그를 노출시키는 제2콘택홀을 형성하는 공정과, 상기 콘택플러그에 접속하여 상기 제2콘택홀을 매립하는 제2금속배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항1에 있어서, 상기 식각장벽층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법 .
- 청구항1에 있어서, 상기 제1콘택홀은 금속배선 마스크를 이용한 습식 또는 건식식각으로 형성 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항1에 있어서, 상기 제1도전층은 금속 이나 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항1에 있어서, 상기 제2콘택홀은 자기정렬방식으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960070411A KR100224778B1 (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960070411A KR100224778B1 (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980051509A KR19980051509A (ko) | 1998-09-15 |
KR100224778B1 true KR100224778B1 (ko) | 1999-10-15 |
Family
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Application Number | Title | Priority Date | Filing Date |
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KR1019960070411A KR100224778B1 (ko) | 1996-12-23 | 1996-12-23 | 반도체 소자의 제조방법 |
Country Status (1)
Country | Link |
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