KR20110021008A - 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법 - Google Patents

포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법 Download PDF

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Abstract

포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법이 개시된다. 기판의 노광 방법에 있어서, 복수개의 칩 영역들을 포함하는 기판에, 제1 패턴을 정의하는 제1 마스크 영역 및 포개지지 않는 부분을 포함하는 제2 패턴을 정의하는 제2 마스크 영역을 구비하는 포토 마스크를 사용한 제1 노광 공정을 수행하여 제1 칩 영역에 제1 패턴을 전사하고, 제2 칩 영역에 제2 패턴을 전사한다. 포토 마스크를 사용한 제2 노광 공정을 수행하여 제2 칩 영역에 제1 패턴을 전사하고 제1 칩 영역에 제2 패턴을 전사한다. 둘 이상의 마스크 영역에 분할된 패턴들이 순차적인 노광에 의해 하나의 칩에 전사됨에 따라, 패턴의 해상도와 정밀성을 개선할 수 있다.

Description

포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법{Photomask, method of exposing a substrate to light, method of forming a pattern, and method of manufacturing a semiconductor device}
본 발명은 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는 패턴의 정밀도와 노광 공정의 신뢰성을 개선할 수 있는 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법에 관한 것이다.
단일 패터닝 기술은 1회의 노광 공정으로 집적회로의 패턴을 형성하는 기술을 말한다. 단일 패터닝 기술에서는 노광 마스크와 노광 조건이 동일하게 적용되기 때문에, 동일한 선폭을 가지는 균일한 형태의 패턴을 용이하게 형성할 수 있다. 그러나 노광 장비의 해상도 때문에, 단일 패터닝 기술을 사용하여 미세 패턴을 형성하는 것은 선폭 감소에 한계가 있다.
단일 패터닝 기술의 한계를 극복하기 위한 방법으로 이중 패터닝 기술이 제안되어 왔다. 이중 패터닝 기술은 2회의 노광 공정으로 집적 회로의 패턴을 보다 미세하게 형성하는 기술을 말한다. 단일 노광 기술을 사용하는 경우에 비하여, 이 중 노광 기술을 사용하는 경우 패턴의 최소 피치를 반으로 줄일 수 있다. 이에 따라, 50nm 이하의 임계 크기(CD)를 가지는 소자를 제조하는데 있어, 이중 노광 기술은 크게 주목을 받고 있다.
이중 패터닝 기술에서는, 일반적으로 두 장의 마스크를 사용하여 2회의 노광을 실시하게 된다. 두 장의 마스크를 사용하는 경우, 마스크의 교체 및 오정렬에 따른 문제가 발생할 수 있다. 2피치 간격으로 형성된 반복적인 패턴을 포함하는 한 장의 마스크를 사용하여, 1피치 간격으로 마스크를 이동시켜 가면서 2회 노광을 실시하는 방법도 있다. 그러나 피치 간격으로 이동시키는 것에 따른 마스크 정렬의 문제가 발생할 수 있고, 동일하게 반복되는 패턴에만 적용될 수 있다는 점도 제약으로 작용한다.
따라서 본 발명의 일 실시예는 패턴의 정밀도와 노광 공정의 신뢰성을 개선할 수 있는 포토 마스크를 제공한다.
본 발명의 다른 실시예는 패턴의 정밀도와 노광 공정의 신뢰성을 개선할 수 있는 기판의 노광 방법을 제공한다.
본 발명의 또 다른 실시예는 상술한 노광 방법을 이용한 패턴의 형성방법을 제공한다.
본 발명의 또 다른 실시예는 상술한 패턴 형성방법을 이용한 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 포토 마스크는 동일한 개수의 적어도 하나의 칩 영역에 대응하는 제1 마스크 영역 및 제2 마스크 영역을 포함하는 투명 기판, 상기 투명 기판의 상기 제1 마스크 영역에 형성된 제1 마스크 패턴, 및 상기 투명 기판의 상기 제2 마스크 영역에 형성되고 칩 단위로 정렬되어 상기 제1 마스크 패턴과 포개지지 않는 부분을 포함하는 제2 마스크 패턴을 포함한다.
본 발명의 다른 실시예에 따른 기판의 노광 방법에서는, 복수개의 칩 영역들을 포함하는 기판에, 제1 패턴을 정의하는 제1 마스크 영역 및 상기 제1 패턴과 포개지지 않는 부분을 포함하는 제2 패턴을 정의하는 제2 마스크 영역을 구비하는 포토 마스크를 사용한 제1 노광 공정을 수행하여 제1 칩 영역에 상기 제1 패턴을 전사하고, 제2 칩 영역에 상기 제2 패턴을 전사한다. 상기 포토 마스크를 사용한 제2 노광 공정을 수행하여 상기 제2 칩 영역에 상기 제1 패턴을 전사하고 상기 제1 칩 영역에 상기 제2 패턴을 전사한다.
일 실시예에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 서로 동일한 개수의 칩 영역에 대응할 수 있다. 상기 제1 노광 공정 및 상기 제2 노광 공정 사이에, 상기 제1 마스크 영역이 대응하는 칩 영역의 폭 또는 길이에 해당하는 거리만큼 상기 기판을 이동시켜 상기 기판 및 상기 포토 마스크를 정렬하는 단계를 더 수행할 수 있다.
일 실시예에 있어서, 상기 제1 노광 공정은 상기 기판 상에 형성된 제1 감광막에 대해 수행되고, 상기 제2 노광 공정은 상기 기판 상에 형성된 상기 제1 감광 막과 다른 제2 감광막에 대해 수행될 수 있다. 다른 실시예에 있어서, 상기 제1 노광 공정과 상기 제2 노광 공정은 상기 기판 상에 형성된 동일한 감광막에 대해 수행될 수 있다. 일 실시예에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 서로 다른 크기의 패턴을 정의할 수 있다.
본 발명의 또 다른 실시예에 따른 패턴의 형성 방법에서는, 제1 영역과 제2 영역을 포함하는 기판 상에 식각 대상막 및 제1 감광막을 순차적으로 형성한다. 제1 마스크 영역 및 제2 마스크 영역을 구비하는 포토 마스크를 사용한 제1 사진 현상 공정을 수행하여, 상기 제1 영역에 위치하고 상기 제1 마스크 영역으로부터 전사된 제1 패턴과, 상기 제2 영역에 위치하고 상기 제2 마스크 영역으로부터 전사된 제2 패턴을 구비하는 제1 감광막 패턴을 형성한다. 상기 식각 대상막에 상기 제1 감광막 패턴을 식각 마스크로 사용한 제1 식각 공정을 수행하여 제1 식각 대상막 패턴을 형성하고, 상기 제1 식각 대상막 패턴이 형성된 기판 상에 제2 감광막을 형성한다. 상기 포토 마스크를 사용한 제2 사진 현상 공정을 수행하여, 상기 제2 영역에 위치하고 상기 제1 마스크 영역으로부터 전사된 제3 패턴과, 상기 제1 영역에 위치하고 상기 제2 마스크 영역으로부터 전사된 제4 패턴을 포함하는 제2 감광막 패턴을 형성한다. 상기 제1 식각 대상막 패턴에 상기 제2 감광막 패턴을 식각 마스크로 사용한 제2 식각 공정을 수행하여 상기 기판 상에 제2 식각 대상막 패턴을 형성한다.
일 실시예에 있어서, 상기 제1 영역과 상기 제2 영역은 적어도 하나의 칩을 포함하고, 상하 또는 좌우로 교대로 배열될 수 있다.
일 실시예에 있어서, 상기 제1 감광막 패턴의 상기 제2 패턴은 상기 제2 감광막 패턴의 상기 제3 패턴에 대해 포개지지 않는 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 감광막을 형성한 후에, 상기 제2 영역에 상기 제1 마스크 영역이 대응하고, 상기 제1 영역에 상기 제2 마스크 영역이 대응하도록 상기 포토 마스크와 상기 기판을 정렬하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 반도체 소자의 셀 영역의 패턴을 정의하고, 상기 제1 마스크 영역과 상기 제2 마스크 영역 가운데 적어도 하나는 상기 반도체 소자의 주변 회로 영역의 패턴을 정의할 수 있다. 상기 셀 영역의 패턴은 워드 라인 또는 비트 라인을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 하나의 조명계로 동시에 노광될 수 있는, 동일한 방향으로 연장되는 패턴들을 정의할 수 있다.
본 발명의 또 다른 실시예에 따른 패턴의 형성 방법에서는, (a) 복수 개의 칩 영역들을 포함하는 기판 상에 식각 대상막을 형성하고, (b) 상기 식각 대상막 상에 감광막을 형성한다. (c) 적어도 하나의 칩 영역에 각기 대응하고 하나의 칩 영역에 형성될 전체 패턴을 n개의 이미지로 분할한 패턴들을 각기 정의하는 n개(단, n은 2의 배수이다)의 마스크 영역들을 포함하는 포토 마스크를 사용하여, 상기 감광막에 사진 현상 공정을 수행하여 감광막 패턴을 형성하고, (d) 상기 감광막 패턴을 식각 마스크로 사용한 식각 공정을 수행하여 식각 대상막 패턴을 형성한다. (e) 상기 (b) 단계부터 상기 (d) 단계까지 n회 반복적으로 수행하되, n회 반복되는 동안, 상기 (c) 단계는 상기 n개의 마스크 영역들에 각기 정의된 상기 n개 이미지의 패턴들이 하나의 칩 영역에 1회씩 모두 전사되도록 상기 포토 마스크와 상기 기판을 정렬하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 감광막 패턴의 형성(c)은, 상기 n개 마스크 영역들을 포함하는 상기 포토 마스크의 샷(shot) 단위에 대응하는 칩 영역들의 폭 또는 길이만큼 상기 기판을 이동시키면서 상기 칩 영역들에 형성된 감광막 전체를 노광하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 식각 대상막 패턴을 형성한 후에, 상기 감광막 패턴을 상기 기판으로부터 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 (b) 단계부터 상기 (f) 단계까지 n회 반복적으로 수행할 수 있다.
일 실시예에 있어서, 상기 포토 마스크는, 하나 이상의 칩 영역에 각기 대응하고 하나의 칩 영역에 형성될 전체 패턴을 2개의 이미지로 분할한 패턴들을 각기 정의하는 2개의 마스크 영역들을 포함할 수 있다. 상기 포토 마스크는, 각기 1개 내지 4개의 칩 영역에 대응하되, 동일한 개수의 칩 영역에 대응하는 2개의 마스크 영역들을 포함할 수 있다.
일 실시예에 있어서, 상기 포토 마스크는, 하나 이상의 칩 영역에 각기 대응하고 하나의 칩 영역에 형성될 전체 패턴을 4개의 이미지로 분할한 패턴들을 각기 정의하는 4개의 마스크 영역들을 포함할 수 있다. 상기 포토 마스크는, 각기 1개 또는 2개의 칩 영역에 대응하되, 동일한 개수의 칩 영역에 대응하는 4개의 마스크 영역들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에서는, 셀 영역과 주변 회로 영역을 구비하는 복수개의 칩을 포함하는 기판 상에, 게이트 절연막 및 게이트 전극을 포함하는 막 구조물을 형성하고, 상기 막 구조물 상에 제1 감광막을 형성한다. 제1 패턴을 정의하는 제1 마스크 영역, 및 상기 제1 패턴과 포개지지 않는 부분을 포함하는 제2 패턴을 정의하는 제2 마스크 영역을 구비하는 포토 마스크를 사용한 제1 사진 공정을 수행하여, 제1 칩 영역에 전사된 상기 제1 패턴과 상기 제2 칩 영역에 전사된 상기 제2 패턴을 포함하는 제1 감광막 패턴을 형성한다. 상기 제1 감광막 패턴을 식각 마스크로 사용한 제1 식각 공정을 수행하여 기판 상에 제1 게이트 패턴을 형성한다. 상기 제1 감광막 패턴을 제거한 다음, 상기 제1 게이트 패턴이 형성된 기판 상에 제2 감광막을 형성한다. 상기 포토 마스크를 사용한 제2 사진 공정을 수행하여, 상기 제2 칩 영역에 전사된 상기 제1 패턴과 상기 제1 칩 영역에 전사된 상기 제2 패턴을 포함하는 제2 감광막 패턴을 형성한다. 상기 제2 감광막 패턴을 식각 마스크로 사용한 제2 식각 공정을 수행하여 상기 기판 상에 제2 게이트 패턴을 형성할 수 있다.
일 실시예에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 셀 영역의 패턴을 정의하고, 상기 제1 마스크 영역과 상기 제2 마스크 영역 가운데 적어도 하나는 주변 회로 영역의 패턴을 정의할 수 있다. 상기 셀 영역의 패턴은 워드 라인 또는 비트 라인을 포함할 수 있다.
상술한 본 발명의 실시예들에 따른 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법에서는, 하나의 칩에 형성될 패턴을 둘 이상의 마스크 영역에 분할하여 한 장의 포토 마스크를 제조함으로써, 두 장의 포토 마스크를 사용함에 따른 마스크 교체 및 오정렬의 문제를 해소할 수 있다. 또한, 노광 단위가 복수개의 칩 영역을 포함함으로써, 칩 단위로 형성된 정렬 마크를 활용할 수 있어 마스크 정렬이 보다 용이할 수 있다. 아울러, 둘 이상의 마스크 영역에 분할된 패턴들이 순차적인 노광에 의해 하나의 칩에 전사됨에 따라, 패턴의 해상도와 정밀성을 크게 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법에 대하여 상세하게 설명한다. 그러나 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명의 실시예들에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 제한하는 의도로 사용되는 것은 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하고, "포함하다" 또는 "이루어지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다 르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 및 도 2는 실시예들에 따른 포토 마스크를 설명하기 위한 단면도 및 평 면도들이다.
도 1 및 도 2를 참조하면, 포토 마스크(10, 20)는 제1 마스크 영역(11, 21) 및 제2 마스크 영역(12, 22)을 포함하는 투명 기판(13, 23)과, 투명 기판(13, 23)의 제1 마스크 영역(11, 21)에 형성된 제1 마스크 패턴(14, 24), 및 제2 마스크 영역(12, 22)에 형성된 제2 마스크 패턴(15, 25)을 포함할 수 있다.
제1 마스크 영역(11, 21)과 제2 마스크 영역(12, 22)을 나란히 포갤 경우, 제1 마스크 패턴(14, 24) 및 제2 마스크 패턴(15, 25)은 서로 겹치지 않거나 포개지지 않는 패턴들을 포함할 수 있다. 즉, 제1 마스크 패턴(14, 24)은 포토 마스크(10, 20)는 의도된 패턴의 일부를 포함하고, 제2 마스크 패턴(15, 25)은 의도된 패턴의 다른 일부를 포함할 수 있다. 이에 따라, 포토 마스크(10, 20)는 하나의 대상물에 제1 마스크 패턴(14, 24)과 제2 마스크 패턴(15, 25)을 차례로 전사시켜 의도된 하나의 패턴 이미지를 형성할 수 있다. 이 때, 전사는 광의 조사로 포토 마스크에 정의된 패턴 이미지를 기판 상에 형성된 감광층으로 옮기는 것을 의미할 수 있다.
제1 마스크 영역(11, 21)과 제2 마스크 영역(21, 22)은 서로 나란히 배치될 수 있다. 일부 실시예에 있어서, 제1 마스크 영역(11, 21)과 제2 마스크 영역(21, 22)은 각기 반도체 기판의 하나 이상의 칩 영역에 대응될 수 있다. 예를 들어, 1회 샷(shot)으로 2개의 칩을 노광하는 경우, 제1 마스크 패턴(14, 24)은 하나의 칩 영역의 패턴을 정의하고, 제2 마스크 패턴(15, 25)은 이웃한 다른 하나의 칩 영역의 패턴을 정의할 수 있다.
제1 마스크 패턴(14, 24) 및 제2 마스크 패턴(15, 25)은 크롬 등의 차광 물질로 이루어질 수 있다. 투명 기판(13, 23)은 비정형 실리카, 융해 석영(fused quartz) 등의 투명 물질로 이루어질 수 있다.
패턴 사이의 간격이 조밀한 포토 마스크(10′, 20′)를 사용하는 경우, 노광 공정의 한계 해상도에 가까워져서 사진 식각 공정으로 패턴 형성이 어려울 수 있다. 이 경우, 조밀한 패턴들을 분할하여, 일부 패턴은 포토 마스크의 제1 마스크 영역(11, 21)에 배치하고, 다른 일부 패턴은 제2 마스크 영역(12, 22)에 배치함으로써, 패턴의 밀도를 낮추고 패턴 사이의 간격을 증가시킬 수 있다.
일 실시예에 있어서, 도 1에 도시된 것과 같이, 제1 마스크 패턴(14)과 제2 마스크 패턴(15)은 동일한 크기의 폭(d1, d2)을 가질 수 있다. 하나의 칩 영역에 1차 노광으로 제1 마스크 패턴(14)(또는 제2 마스크 패턴)을 전사하고, 2차 노광으로 제2 마스크 패턴(15)(또는 제1 마스크 패턴)을 전사함으로써, 동일한 크기의 폭을 가진 패턴들이 조밀하게 형성되어 이중 패터닝 효과를 얻을 수 있다.
다른 실시예에 있어서, 도 2에 도시된 것과 같이, 제1 마스크 패턴(24)과 제2 마스크 패턴(25)은 서로 다른 크기의 폭을 가질 수 있다. 예를 들어, 제2 마스크 패턴의 일부(25a)는 제1 마스크 패턴(24)과 동일한 크기의 폭을 가지고, 다른 일부(25b)는 제2 마스크 패턴과(25) 다른 크기의 폭(d3)을 가질 수 있다. 이와 같이, 포토 마스크의 분할된 영역들에 서로 포개지지 않는 패턴들을 배치함으로써, 하나의 마스크를 사용하여 서로 다른 크기나 형상을 가지는 패턴들에 대한 이중 패터닝 이 가능할 수 있다.
도 1 및 도 2에 도시된 것과 같이, 제1 마스크 영역(14, 24)과 제2 마스크 영역(15, 25)은 동일한 방향으로 연장되는 패턴들을 정의할 수 있다. 이 경우, 하나의 조명계로 동시에 노광될 수 있으므로, 상기 포토 마스크를 사용하여 다수의 칩을 노광하는 공정을 보다 효율적으로 수행할 수 있다.
또 다른 실시예에 있어서, 포토 마스크는 2 이상의 분할된 영역, 예를 들어, 4개로 분할된 마스크 영역을 포함할 수 있다. 이 경우, 포토 마스크는 서로 다른 크기 또는 형상의 패턴을 포함하고 균등한 크기로 분할된 4개의 마스크 영역을 포함할 수 있다.
예를 들어, 조밀한 크기의 섬 또는 홀 형태의 이미지를 의도하는 경우, 제1 내지 제4 마스크 영역에 직교하는 라인 형상의 마스크 패턴들을 배치할 수 있다. 제1 마스크 패턴과 제2 마스크 패턴은 서로 겹치지 않는 제1 방향의 길이를 가지고, 제3 마스크 패턴과 제4 마스크 패턴은 서로 겹치지 않으면서 제1 및 제2 마스크 패턴과 직교하는 제2 방향의 길이를 가질 수 있다. 2회 노광된 부위가 패터닝될 수 있도록 노광량을 조절함으로써, 4개의 마스크 패턴들이 교차된 부위에서 섬 또는 홀 형상의 이미지가 정의될 수 있다.
도 3a 내지 도 3c는 일 실시예에 따른 기판의 노광 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3c에서는, 예시적으로 도 1에 도시된 포토 마스크(10)를 사용한 노광 방법을 제공한다.
도 3a를 참조하면, 균등한 크기의 제1 영역(101)과 제2 영역(102)이 교대로 배열된 기판(100)에 포토 마스크(10)를 정렬시킨다. 포토 마스크(10)의 제1 마스크 영역(11)이 기판의 제1 영역(101)에 대응하고 제2 마스크 영역(12)이 기판의 제2 영역(102)에 대응하도록 정렬시킬 수 있다. 기판(100)과 포토 마스크(10)를 정렬시킨 후, 제1 노광 공정을 수행하여 제1 마스크 패턴(14)을 제1 영역(101)에 전사하고 제2 마스크 패턴(15)을 제2 영역(102)에 전사할 수 있다. 제1 노광 공정을 수행함으로써, 기판(100)의 제1 영역(101)에는 제1 패턴(103)이 전사되고, 제2 영역(102)에는 제2 패턴(104)이 전사될 수 있다.
도 3b를 참조하면, 제1 노광 공정 후, 1회 샷 단위의 절반(1/2) 즉, 제1 영역(101)의 폭 또는 길이에 해당하는 거리만큼 기판(100)을 지지하는 스테이지 혹은 포토 마스크(10)를 이동시켜 기판(100) 및 포토 마스크(10)를 정렬시킨다. 이에 따라, 포토 마스크(10)의 제1 마스크 영역(11)이 제2 패턴(104)이 전사된 제2 영역(102)에 대응하고 제2 마스크 영역(12)이 노광되지 않은 제1 영역(101)에 대응하도록 기판(100) 및 포토 마스크(10)가 정렬될 수 있다.
일부 실시예에 있어서, 기판(100)은 칩 단위로 분할된 영역을 포함할 수 있다. 이 경우, 기판의 제1 영역(101)과 제2 영역(102)은 각기 적어도 하나 이상의 칩 영역을 포함하되, 동일한 개수의 칩 영역을 포함할 수 있다. 예를 들어, 제1 영역(101)과 제1 영역(102)은 각기 1개, 2개, 3개 혹은 4개의 칩 영역들을 포함할 수 있다. 포토 마스크(10)의 제1 마스크 영역(11)과 제2 마스크 영역(12)이 각기 기판(100)의 칩 영역에 대응하는 경우, 칩 단위로 형성된 정렬 마크를 활용할 수 있어 마스크 정렬이 보다 용이할 수 있다.
기판(100) 및 포토 마스크(10)를 정렬시킨 후, 제2 노광 공정을 수행하여, 제1 마스크 패턴(14)을 제2 영역(102)에 전사하고 제2 마스크 패턴(15)을 이웃한 제1 영역(101)에 전사할 수 있다. 이에 따라, 기판(100)의 제2 영역(102)에는, 제1 노광에 의한 제2 패턴(104)에 더하여 제2 노광에 의한 제1 패턴(103′)이 전사되고, 함께 노광된 제1 영역(101)에는 제2 패턴(104′)이 전사될 수 있다.
도 3c를 참조하면, 다시 1회 샷 단위의 절반에 해당하는 거리만큼 기판(100)을 지지하는 스테이지 혹은 포토 마스크(10)를 이동시켜 기판(100) 및 포토 마스크(10)를 정렬시킨다. 이에 따라, 포토 마스크(10)의 제1 마스크 영역(11)이 제2 패턴(104′)이 전사된 제1 영역(102)에 대응하고, 제2 마스크 영역(12)이 노광되지 않은 제2 영역(102)에 대응하도록 기판(100) 및 포토 마스크(10)가 정렬될 수 있다.
기판(100)과 포토 마스크(10)를 정렬시킨 후, 제3 노광 공정을 수행하여 제1 마스크 패턴(14)을 제1 영역(101)에 전사하고 제2 마스크 패턴(15)을 제2 영역(102)에 전사할 수 있다. 제3 노광 공정을 수행함으로써, 기판(100)의 제1 영역(101)에는 제2 노광에 의한 제2 패턴(104′)에 더하여 제1 패턴(103″)이 전사되고, 제2 영역(102)에는 제2 패턴(104″)이 전사될 수 있다.
도 4a 및 4b는 다른 실시예에 따른 기판의 노광 방법을 설명하기 위한 단면도들이다. 도 4a 및 도 4b에서는, 예시적으로 도 1에 도시된 포토 마스크(10)를 사용하여 노광하는 방법을 제공한다.
도 4a를 참조하면, 도 3a에서와 마찬가지로 제1 영역(101)과 제2 영역(102) 이 교대로 배열된 기판(100)에 포토 마스크(10)를 정렬시킨 다음, 제1 노광 공정을 수행하여 제1 마스크 패턴(14)을 제1 영역(101)에 전사하고 제2 마스크 패턴(15)을 제2 영역(102)에 전사할 수 있다. 제1 노광 공정을 수행함으로써, 기판(100)의 제1 영역(101)에는 제1 패턴(103)이 전사되고, 제2 영역(102)에는 제2 패턴(104)이 전사될 수 있다.
상기 제1 노광 공정은, 기판(100)의 노광되지 않은 제1 영역(101)과 제2 영역(102)에도 반복적으로 수행될 수 있다. 1회 샷(shot) 단위에 해당하는 거리만큼 기판(100)을 지지하는 스테이지를 이동시키거나 포토 마스크(10)의 위치를 이동시켜서, 기판(100)의 노광되지 않은 제1 영역(101)과 제2 영역(102)에도 제1 패턴(103)과 제2 패턴(104)을 각기 전사할 수 있다.
도 4b를 참조하면, 포토 마스크(10)의 제1 마스크 영역(11)이 기판(100)의 제2 영역(102)에 대응하고 제2 마스크 영역(12)이 제1 영역(101)에 대응하도록 기판(100) 및 포토 마스크(10)를 정렬시킨다. 포토 마스크(10)의 정렬은 제1 노광 공정이 수행된 위치에서 1회 샷 단위의 절반에 해당하는 거리만큼 기판(100)을 지지하는 스테이지 혹은 포토 마스크(10)를 이동시켜 수행될 수 있다.
이후, 제2 노광 공정을 수행하여, 제1 마스크 패턴(14)을 제1 영역(102)에 전사하고 제2 마스크 패턴(15)을 이웃한 제1 영역(101)에 전사할 수 있다. 제2 노광 공정을 수행함으로써, 기판(100)의 제2 영역(102)에는 제1 패턴(103′)이 전사되고, 제1 영역(101)에는 제2 패턴(104′)이 전사될 수 있다. 1회 샷(shot) 단위에 해당하는 거리만큼 기판(100)을 지지하는 스테이지를 이동시키거나 포토 마스 크(10)의 위치를 이동시켜서, 기판(100)의 노광되지 않은 제2 영역(102)과 제1 영역(101)에도 제1 패턴(103′)과 제2 패턴(104′)을 각기 전사할 수 있다. 이에 따라, 기판(100)의 제1 영역(101)에는 제1 노광에 의한 제1 패턴(103)과 제2 노광에 의한 제2 패턴(104′)이 형성되고, 제2 영역(102)에는 제1 노광에 의한 제2 패턴(104)과 제2 노광에 의한 제1 패턴(103′)이 형성될 수 있다.
제2 노광 공정은, 기판(100)의 제1 노광 공정만이 수행된 나머지 부분들에 대해서도 반복하여 수행될 수 있다. 1회 샷(shot) 단위에 해당하는 거리만큼 기판(100)을 지지하는 스테이지를 이동시키거나 포토 마스크(10)의 위치를 이동시켜서, 제2 노광 공정이 수행되지 않은 제1 영역(101)과 제2 영역(102)들에도 제1 패턴(103′)과 제2 패턴(104′)을 각기 전사할 수 있다. 제1 노광 공정과 제2 노광 공정을 모두 수행함으로써, 기판(100)의 제1 영역(101)과 제2 영역(102) 모두에 제1 패턴(103, 103′)과 제2 패턴(104, 104′)이 전사될 수 있다.
도 5a 및 도 5b는 실시예들에 따른 분할된 패턴 영역을 포함하는 포토 마스크를 설명하기 위한 모식도들이다. 도 6a 및 도 6b는 각기 도 5a와 도 5b의 포토 마스크를 사용하여 반도체 기판의 칩 영역들을 노광하는 방법을 설명하기 위한 웨이퍼 맵들이다.
도 5a를 참조하면, 하나의 칩 영역에 형성되는 패턴들(AB)을 둘로 분할하여 제1 패턴(A)을 정의하는 마스크 영역과 제2 패턴(B)을 정의하는 마스크 영역을 포함하는 포토 마스크(40)를 준비할 수 있다. 예를 들어, 1회 샷으로 4개의 칩 영역을 노광하는 경우, 포토 마스크의 2개 마스크 영역은 제1 패턴(A)을 정의하고, 다 른 2개 마스크 영역은 제2 패턴(B)을 정의하도록 배치할 수 있다. 제1 패턴(A)과 제2 패턴(B)은 상하 및/또는 좌우로 교대로 배열될 수 있다. 도 1 또는 도 2에 도시된 2개의 분할된 패턴을 포함하는 포토 마스크(10, 20)를 그 예로 들 수 있다.
도 5b를 참조하면, 하나의 칩 영역에 형성되는 패턴들(ABCD)을 넷으로 분할하여 제1 패턴(A), 제2 패턴(B), 제3 패턴(C) 및 제4 패턴(D)을 각기 정의하는 4개의 마스크 영역을 포함하는 포토 마스크(50)를 준비할 수 있다. 1회 샷으로 4개의 칩 영역을 노광하는 경우, 상기 4개의 마스크 영역들은 각기 하나의 칩 영역에 대응하는 제1 내지 제4 패턴들(A, B, C, D) 가운데 하나를 정의할 수 있다.
도 5a에서는 하나의 칩 영역에 형성되는 패턴을 2개의 이미지로 분할하여 2개의 마스크 영역에 배치한 포토 마스크를 예시하고, 도 5b에서는 하나의 칩 영역에 형성되는 패턴을 4개의 이미지로 분할하여 4개의 마스크 영역에 분할하여 배치한 포토 마스크를 예시한다. 1회 샷으로 노광이 가능한 칩 개수 범위 내에서, 하나의 칩 영역에 형성되는 패턴은 2개, 4개, 6개, 8개 등과 같이 2의 배수에 해당하는 마스크 영역에 분할되어 배치될 수도 있다.
도 6a를 참조하면, 반도체 기판(60)은 복수개의 칩 영역(65)들을 포함한다. 제1 패턴(A)을 정의하는 마스크 영역과 제2 패턴(B)을 정의하는 마스크 영역을 포함하는 도 5a의 포토 마스크(40)를 사용하여 4개의 칩 영역을 1회 샷(one shot)으로 노광할 수 있다. 1회 샷으로 노광함으로써, 2개의 칩 영역에는 제1 패턴(A)이 전사되고 나머지 2개의 칩 영역에는 제2 패턴(B)이 전사될 수 있다. 샷 단위에 해당하는 거리(예를 들어, 칩 영역 2개의 폭 또는 길이)만큼, 기판(60)을 지지하는 스테이지를 이동시켜 노광을 반복함으로써, 기판(60)의 칩 영역들(65) 각각에 의도된 패턴의 일부인 제1 패턴(A) 또는 제2 패턴(B)을 전사하는 제1 노광 공정을 수행할 수 있다.
제1 노광 공정을 수행한 다음, 제2 패턴(B)이 전사된 칩 영역에 마스크의 제1 패턴(A)이 대응하도록 기판(60)과 포토 마스크(40)를 정렬시킨다. 포토 마스크(40)의 정렬은 제1 노광 공정이 수행된 위치에서 1회 샷 단위의 절반(예를 들어, 칩 영역 1개의 폭 또는 길이)에 해당하는 거리만큼 기판(60)을 지지하는 스테이지 혹은 포토 마스크(10)를 이동시켜 수행될 수 있다.
기판(60)과 포토 마스크(40)를 정렬시킨 다음, 제2 노광 공정을 수행하여 제2 패턴(B)이 형성된 칩 영역에 제1 패턴(A′)을 전사하고, 제1 패턴(A)이 형성된 칩 영역에 제2 패턴(B′)을 전사한다. 샷 단위에 해당하는 거리(예를 들어, 칩 영역 2개의 폭 또는 길이)만큼, 기판(60)을 지지하는 스테이지 혹은 포토 마스크(40)를 이동시켜 제2 노광 공정을 반복함으로써, 기판(60)의 칩 영역들(65) 각각에 의도된 패턴들을 전사할 수 있다.
다른 실시예에 있어서, 1회 샷으로 노광함으로써, 2개의 칩 영역에 제1 패턴(A)을 전사하고 나머지 2개의 칩 영역에는 제2 패턴(B)을 전사한 후에, 2회 및 그 이후의 노광에서는 샷 단위의 절반에 해당하는 거리만큼 이동시켜서 기판(60)의 칩 영역들에 제1 패턴(A)과 제2 패턴(B)을 전사할 수 있다.
도 6b를 참조하면, 제1 패턴(A), 제2 패턴(B), 제3 패턴(C) 및 제4 패턴(D)을 각기 정의하는 4개의 마스크 영역을 포함하는 포토 마스크(50)를 사용하여 4개 의 칩 영역을 1회 샷으로 노광할 수 있다. 1회 샷으로 노광함으로써, 4개의 칩 영역 각각에 제1 패턴(A), 제2 패턴(B), 제3 패턴(C) 및 제4 패턴(D)이 전사될 수 있다.
샷 단위에 해당하는 거리(예를 들어, 칩 영역 2개의 폭 또는 길이)만큼, 기판(60)을 지지하는 스테이지를 이동시켜 노광을 반복함으로써, 기판(60)의 칩 영역들(65) 각각에 의도된 패턴의 일부인 제1 패턴(A), 제2 패턴(B), 제3 패턴(C) 또는 제4 패턴(D)을 전사하는 제1 노광 공정을 수행할 수 있다.
제1 노광 공정이 수행된 위치에서 1회 샷 단위의 절반(예를 들어, 칩 영역 1개의 폭 또는 길이)에 해당하는 거리만큼 기판(60)을 지지하는 스테이지 혹은 포토 마스크(10)를 상하 또는 좌우로 이동시켜 포토 마스크(50)를 정렬시킨 다음, 제2 노광 공정을 수행하여 기판(60)의 칩 영역들(65) 각각에 제1 노광의 패턴과 중복되지 않도록 제1 패턴(A′), 제2 패턴(B′), 제3 패턴(C′) 또는 제4 패턴(D′)을 전사한다.
샷 단위에 해당하는 거리(예를 들어, 칩 영역 2개의 폭 또는 길이)만큼, 기판(60)을 지지하는 스테이지 혹은 포토 마스크(50)를 이동시켜 제2 노광 공정을 반복함으로써, 기판(60)의 칩 영역들(65) 각각에 제1 패턴(A′), 제2 패턴(B′), 제3 패턴(C′) 또는 제4 패턴(D′)을 전사할 수 있다.
제2 노광 공정을 수행한 후에, 1회 샷 단위의 절반(예를 들어, 칩 영역 1개의 폭 또는 길이)에 해당하는 거리만큼 기판(60) 혹은 포토 마스크(10)를 상하 또는 좌우로 이동시킨 다음, 제3 노광 공정을 수행하여 제1 패턴(A″), 제2 패턴(B ″), 제3 패턴(C″) 또는 제4 패턴(D″)을 전사한다. 기판의 전면에 제3 노광 공정을 수행한 후에, 마스크 정렬 및 제4 노광 공정을 수행하여 각각의 칩 영역들에 제1 패턴(A″′), 제2 패턴(B″′), 제3 패턴(C″′) 또는 제4 패턴(D″′)을 전사할 수 있다.
상술한 실시예들에 따른 기판의 노광 방법에서는, 기존의 이중 패터닝 공정에서 두 장의 포토 마스크를 사용하던 것을 한 장의 포토 마스크로 대체할 수 있다. 따라서 포토 마스크의 교체에 따른 효율 및 신뢰성 저하 문제를 개선할 수 있다. 아울러, 한 장의 포토 마스크에 분할된 패턴을 담아 2회 노광하여 사용함으로써, 패턴 밀도 향상이나 선폭 감소와 같은 이중 패터닝의 효과를 누릴 수 있다.
도 7a 내지 도 7e는 일 실시예에 따른 패턴의 형성방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 교대로 배열된 제1 영역(121)과 제2 영역(122)을 포함하는 기판(120) 상에 식각 대상막(124) 및 제1 감광막(126)을 순차적으로 형성한다. 기판(120)의 제1 영역(121)과 제2 영역(122)은 동일한 크기를 지니면서, 적어도 하나의 칩 영역을 포함할 수 있다. 예를 들어, 제1 영역(121)과 제2 영역(122)은 1개, 2개, 3개 혹은 4개 이상의 칩 영역을 포함할 수 있다.
도 7b를 참조하면, 제1 마스크 패턴(74)이 형성된 제1 마스크 영역(71)과 제2 마스크 패턴(75)이 형성된 제2 마스크 영역(75)을 구비하는 포토 마스크(70)를 사용하여 제1 노광 공정을 수행한다. 제1 노광 공정에서는, 제1 영역(121)에 위치하는 제1 감광막(126)에 제1 마스크 패턴(74)이 전사되고, 제2 영역(122)에 위치하 는 제1 감광막(126)에 제2 마스크 패턴(75)이 전사될 수 있다. 제1 영역과 제2 영역을 포함하는 샷 단위로 이동하면서, 제1 노광 공정을 반복적으로 수행할 수 있다. 기판(120)의 전 영역에 제1 노광 공정을 수행한 이후에, 제1 현상 공정을 수행하여 식각 대상막(124) 상에 제1 감광막 패턴(128)을 형성할 수 있다.
도 7c를 참조하면, 제1 감광막 패턴(128)이 형성된 기판(120) 상에 제2 감광막(130)을 형성한다.
도 7d를 참조하면, 기판(120)의 제2 영역(122)에 포토 마스크(20)의 제1 마스크 영역(71)이 대응하고, 제1 영역(121)에 제2 마스크 영역(72)이 대응하도록 기판(120)과 포토 마스크(70)를 정렬할 수 있다. 기판(120)과 포토 마스크(70)의 정렬은, 제1 노광 공정에서의 샷 단위의 절반에 해당하는 거리만큼 기판(120)을 이동시켜 정렬할 수 있다. 정렬 후에, 제2 감광막(130)에 대한 제2 노광 공정을 수행한다.
제2 노광 공정에서는, 기판의 제2 영역(122)에 위치하는 제2 감광막(130)에 제1 마스크 패턴(74)이 전사되고, 제1 영역(121)에 위치하는 제2 감광막(130)에 제2 마스크 패턴(75)이 전사될 수 있다. 1회 샷 단위에 해당하는 거리만큼 기판(120)을 이동시키면서, 제2 노광 공정을 반복적으로 수행할 수 있다. 기판(120)의 전 영역에 제2 노광 공정을 수행한 이후에, 제2 현상 공정을 수행하여 식각 대상막(124) 상에 제2 감광막 패턴(132)을 형성할 수 있다.
도 7e를 참조하면, 제1 감광막 패턴(128)과 제2 감광막 패턴(132)을 식각 마스크로 사용하여 식각 대상막(124)을 식각할 수 있다. 이에 따라 기판(120) 상에 식각 대상막 패턴(134)이 형성될 수 있다. 기판의 제1 영역(121)과 제2 영역(122) 각각에는, 제1 마스크 패턴(71)과 제2 마스크 패턴(72)을 모두 합친 형태의 패턴이 형성될 수 있다.
도 8a 내지 도 8d는 다른 실시예에 따른 패턴의 형성방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 기판(140) 상에 식각 대상막(144)과 제1 감광막을 순차적으로 형성하고, 제1 노광 공정 및 제1 현상 공정을 거쳐서 식각 대상막(144) 상에 제1 감광막 패턴(148)을 형성한다.
제1 노광 공정에서는, 제1 마스크 영역(81)이 기판의 제1 영역(141)에 대응하고, 제2 마스크 영역(82)은 기판의 제2 영역(142)에 대응하도록 정렬될 수 있다. 제1 노광 공정을 수행함으로써, 제1 마스크 패턴(84)이 기판의 제1 영역(141)에 전사되고, 제2 마스크 패턴(85)이 기판의 제2 영역(142)에 전사될 수 있다. 1회 샷 단위에 해당하는 거리 즉, 제1 영역(141)과 제2 영역(142)을 포함하는 영역의 폭 또는 길이만큼 기판(140)의 스테이지를 이동시키면서, 기판(140) 전체의 제1 감광막을 노광할 수 있다. 상기 제1 노광 공정을 수행한 후에, 제1 현상 공정을 수행하여 제1 식각 대상막(144) 상에 제1 감광막 패턴(148)을 형성할 수 있다.
도 8b를 참조하면, 제1 감광막 패턴(148)을 식각 마스크로 사용하여 식각 대상막(144)을 1차 패터닝할 수 있다. 이에 따라, 기판(140) 상에는 제1 식각 대상막 패턴(150)이 형성될 수 있다. 제1 식각 대상막 패턴(150)을 형성한 이후에, 제1 감광막 패턴(148)은 기판(140)에서 제거될 수 있다.
도 8c를 참조하면, 제1 식각 대상막 패턴(150)이 형성된 기판(140) 상에 제2 감광막을 형성하고, 제2 노광 공정 및 제2 현상 공정을 거쳐서 제1 식각 대상막 패턴(150)이 형성된 기판(140) 상에 제2 감광막 패턴(152)을 형성한다.
제2 노광 공정에서는, 포토 마스크(80)의 제1 마스크 영역(81)이 기판의 제2 영역(142)에 대응하고, 제2 마스크 영역(82)은 기판의 제1 영역(141)에 대응하도록 정렬될 수 있다. 제2 노광 공정을 수행함으로써, 제1 마스크 패턴(84)이 기판의 제2 영역(141)에 전사되고, 제2 마스크 패턴(85)이 기판의 제1 영역(141)에 전사될 수 있다. 1회 샷 단위에 해당하는 거리 즉, 제1 영역(141)과 제2 영역(142)을 포함하는 영역의 폭 또는 길이만큼 기판(140)의 스테이지를 이동시키면서, 기판(140) 전체의 제2 감광막을 노광할 수 있다. 상기 제2 노광 공정을 수행한 후에, 제2 현상 공정을 수행하여 제2 감광막 패턴(152)을 형성할 수 있다.
도 8d를 참조하면, 제2 감광막 패턴(152)을 식각 마스크로 사용하여 제1 식각 대상막 패턴(150)을 2차 패터닝할 수 있다. 이에 따라, 기판(140) 상에는 제2 식각 대상막 패턴(154)이 형성될 수 있다. 제2 식각 대상막 패턴(154)을 형성한 후에, 제2 감광막 패턴(152)은 기판(140)에서 제거될 수 있다.
도 8a 내지 도 8d에서는, 하나의 칩에 형성되는 패턴을 두 개의 마스크 영역에 분할하여 정의한 포토 마스크를 사용하는 실시예에 대하여 예시하고 있다. 그러나 하나의 칩에 형성되는 패턴을 4개, 6개 또는 8개와 같이 2의 배수에 해당하는 n개의 이미지로 분할하고, n개의 이미지 패턴을 n개의 마스크 영역에서 정의하도록 설계된 포토 마스크를 사용하여 패턴을 형성할 수도 있다.
이 경우, 식각 대상막 상에 감광막을 형성하고, 상기 포토 마스크를 사용하여 상기 감광막에 사진 현상 공정을 수행하여 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 식각 마스크로 사용한 식각 공정으로 식각 대상막 패턴을 형성하는 과정을 n회 반복적으로 수행할 수 있다. n회 반복되는 동안, 사진 현상 공정은 상기 n개의 마스크 영역들에 각기 정의된 상기 n개 이미지의 패턴들이 하나의 칩 영역에 1회씩 모두 전사되도록 상기 포토 마스크와 상기 기판을 정렬시켜 수행할 수 있다. 이에 따라, n개의 마스크 영역에 분할된 n개의 이미지 패턴들이 하나의 칩에 모두 전사될 수 있다. 일 실시예에 있어서, 상기 사진 현상 공정은 상기 포토 마스크의 샷(shot) 단위에 대응하는 칩 영역들의 폭 또는 길이만큼 기판을 이동시키면서 상기 칩 영역들에 형성된 감광막 전체를 노광하여 수행할 수 있다.
이하에서는, 상술한 실시예들에 따른 기판의 노광 방법 및 패턴 형성방법을 이용하여 반도체 메모리 소자를 제조하는 방법에 대하여 설명하기로 한다.
도 9 내지 도 13은 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 9 내지 도 13은 예시적으로, 디램 소자의 제조방법을 제공한다.
도 9를 참조하면, 셀 영역(201)과 주변 회로 영역(202)을 포함하는 기판(200)을 준비한다. 기판(200)에 소자 분리막(202)을 형성하여 액티브 영역을 정의한다. 셀 영역(201)과 주변 회로 영역(202)에서는, 기판(200)에 게이트 절연막(204, 214), 게이트 도전막(206, 216) 및 게이트 마스크막(208, 218)을 순차적으로 형성하여, 게이트 패턴을 형성하기 위한 막 구조물(210, 220)을 형성한다.
셀 영역(201)의 게이트 패턴은 워드라인으로 제공되며, 집적도를 고려하여 상대적으로 선폭이 작고 밀집된 라인 패턴이 형성된다. 주변 회로 영역(202)의 게이트 패턴은 낮은 저항과 빠른 동작을 고려하여 셀 영역(201)의 패턴에 비하여 상대적으로 선폭이 큰 패턴이 형성된다. 셀 영역(201)과 주변 회로 영역(202)의 게이트 패턴을 형성하기 위한 막 구조물(210, 220)은, 본 발명의 실시예들에 따른 기판의 노광 방법 및 패턴 형성방법을 사용하여 패터닝될 수 있다.
예를 들어, 한 장의 포토 마스크를 균등하게 제1 마스크 영역과 제2 마스크 영역으로 나누고, 상기 제1 및 제2 마스크 영역에 셀 영역(201)과 주변 회로 영역(202)에 형성될 게이트 패턴의 이미지를 분할하여 배치한다. 상기 제1 마스크 영역과 제2 마스크 영역은 적어도 하나 이상의 칩 영역에 대응할 수 있다. 상기 포토 마스크를 사용하여 기판의 칩 영역들을 노광하는 경우, 제1 칩 영역에 제1 마스크 영역의 패턴들이 전사되고 제2 칩 영역에 제2 마스크 영역의 패턴들이 전사될 수 있다.
일 실시예에 있어서, 게이트 형성을 위한 막 구조물(210, 220) 상에 제1 감광막(도시되지 않음)을 형성한 다음, 제1 감광막이 형성된 기판(200)에 제1 노광 공정을 수행한다. 제1 노광 공정에서는, 제1 칩 영역의 제1 감광막에 상기 제1 마스크 영역의 패턴들이 전사되고, 제2 칩 영역의 제1 감광막에 상기 제2 마스크 영역의 패턴들이 전사될 수 있다. 상기 노광된 제1 감광막에 현상 공정을 수행하여 제1 감광막 패턴을 형성한다. 이후, 상기 제1 감광막 패턴을 식각 마스크로 사용하여 막 구조물(210, 220)을 식각한다. 이에 따라, 제1 칩 영역과 제2 칩 영역에 각 기 서로 다른 형상의 게이트 패턴들이 형성될 수 있다.
도 10a와 도 10b는 서로 다른 칩 영역들에 형성되는 게이트 패턴들을 예시하는 단면도들이다. 제1 칩 영역에는 도 10a의 제1 게이트 패턴(210a, 220a)이 형성되고, 제2 칩 영역에는 도 10b의 제2 게이트 패턴(210b, 220b)이 형성될 수 있다. 제1 게이트 패턴(210a, 220a)과 제2 게이트 패턴(210b, 220b)은 서로 겹치지 않으면서 의도하는 게이트 패턴의 일부를 포함할 수 있다. 예를 들어, 셀 영역(201)에서, 제1 게이트 패턴(210a)과 제2 게이트 패턴(210b)은 선폭이 좁은 워드 라인을 형성하기 위한 패턴을 서로 분할하여 포함할 수 있다.
제1 게이트 패턴(210a, 220a)과 제2 게이트 패턴(210b, 220b)이 형성된 기판(200) 상에 제2 감광막(도시되지 않음)을 형성한 다음, 상술한 제1 및 제2 마스크 영역을 포함하는 포토 마스크를 사용하여 제2 노광 공정을 수행할 수 있다. 제2 노광 공정에서는, 제2 칩 영역의 상기 제2 감광막에 상기 제1 마스크 영역의 패턴들이 전사되고, 제1 칩 영역의 제2 감광막에 상기 제2 마스크 영역의 패턴들이 전사되도록 기판(200)의 스테이지를 이동시켜 기판(200)과 포토 마스크를 정렬할 수 있다. 제2 노광 공정을 수행한후, 상기 제2 감광막에 현상 공정을 수행하여 제2 감광막 패턴을 형성한다. 상기 제2 감광막 패턴을 식각 마스크로 사용하여 제1 칩 영역의 제1 게이트 패턴(210a, 220a) 및 제2 칩 영역의 제2 게이트 패턴(210b, 220b)을 식각한다.
도 11을 참조하면, 제1 칩 영역과 제2 칩 영역에는 순차적인 2회의 사진 식각 공정으로, 각기 제1 마스크 영역의 패턴들과 제2 마스크 영역의 패턴이 모두 전 사될 수 있다. 이에 따라 기판(200) 상에 제3 게이트 패턴(210c, 220c)이 형성될 수 있다.
도 12를 참조하면, 제3 게이트 패턴(210c, 220c)이 형성된 기판 상에 절연막을 형성한 다음, 상기 절연막을 이방성 식각하여 게이트 스페이서(209, 219)를 형성한다. 제3 게이트 패턴(210c, 220c)에 인접한 기판에는 불순물을 이온 주입하여 소스/드레인(211, 212, 221)을 형성할 수 있다. 이에 따라, 셀 영역(201)에는 디램 소자의 워드라인이 형성되고, 주변 회로 영역(202)에는 회로를 구성하는 트랜지스터가 형성될 수 있다.
도 13을 참조하면, 셀 영역(201)에서는, 워드라인이 형성된 기판(200) 상에 제1 층간 절연막(224)을 형성한다. 제1 층간 절연막(224)을 부분적으로 제거하고 도전 물질을 채워서 소스/드레인(211, 212)과 전기적으로 연결되는 제1 패드(228, 230)를 형성한다. 제1 패드(228, 230) 및 제1 층간 절연막(224) 상에 제2 층간 절연막(226)을 형성한 다음, 제2 층간 절연막(226)을 부분적으로 제거하여 제1 패드(230)를 노출시키는 홀을 형성한다. 상기 홀을 채우는 도전막을 형성한 후, 상기 도전막을 패터닝하여, 비트라인 콘택(232)과 비트 라인(234)을 형성할 수 있다. 비트 라인(234)을 형성하기 위한 패터닝 공정에서도, 본 발명의 실시예들에 따른 노광 방법 및 패턴 형성방법에 적용될 수 있다.
비트 라인(234)이 형성된 제2 층간 절연막(226) 상에 제3 층간 절연막(236)을 형성한다. 제3 층간 절연막(236)을 부분적으로 제거하여 제1 패드(228)를 노출시키는 홀을 형성하고, 상기 홀에 도전 물질을 채워서 커패시터에 연결되는 콘 택(238)을 형성한다. 콘택(238) 상에 커패시터의 하부 전극(240), 유전막(242) 및 상부 전극(244)을 순차적으로 형성한 다음, 상부 전극(244)을 덮는 절연막(246)을 형성할 수 있다.
주변 회로 영역(202)에서는, 트랜지스터의 주변에 전기적 신호를 인가하기 위한 배선을 형성한다. 예를 들어, 트랜지스터가 형성된 기판(200) 상에 제4 층간 절연막(250)을 형성한 다음, 제4 층간 절연막(250)을 부분적으로 제거하여 소스/드레인(221)을 노출시키는 홀을 형성한다. 상기 홀에 도전물질을 채워 제2 패드(252)를 형성하고, 제2 패드(252) 상에 제3 패드(254)를 형성한다. 제3 패드(254) 및 제4 층간 절연막(250) 상에 제5 층간 절연막(256)을 형성한 다음, 제5 층간 절연막(256)을 관통하여 제3 패드(254)와 전기적으로 연결되는 제4 패드(258)를 형성할 수 있다. 제4 패드(258) 상에는 도전 라인(260)을 형성할 수 있다.
도 14 내지 도 17은 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 14 내지 도 17은 예시적으로, 플래시 메모리 소자의 제조방법을 제공한다.
도 14를 참조하면, 셀 영역(301, 302)과 주변 회로 영역(303)을 포함하는 기판(300) 상에 소자 분리막(304, 305)을 형성한다. 셀 영역(301, 302)의 기판(300) 상에 터널 산화막(310), 플로팅 게이트 도전막(312), 유전막(314), 컨트롤 게이트 도전막(316, 317) 및 마스크막(318)을 순차적으로 형성하여 워드 라인용 막 구조물(319)을 형성한다. I-I′라인을 따라 절단된 단면의 셀 영역(302)에서는, 소스 선택 라인이 형성되는 위치의 유전막(314)과 콘트롤 게이트 도전막(316)이 전기적 인 연결을 위해 부분적으로 제거될 수 있다.
주변 회로 영역(303)에는, 소자 분리막(305)이 형성된 기판(300) 상에 게이트 절연막(320), 제1 게이트 도전막(322), 유전막(324), 제2 게이트 도전막(326), 제3 게이트 도전막(327) 및 마스크막(328)을 순차적으로 형성하여 게이트 패턴을 형성하기 위한 막 구조물(329)을 형성한다. 게이트 패턴이 형성될 위치의 유전막(314)과 제2 게이트 도전막(326)은 전기적인 연결을 위해 부분적으로 제거될 수 있다.
셀 영역(301, 302)에는 고집적도를 구현하기 위해 상대적으로 선폭이 작고 밀집된 워드 라인 패턴이 형성된다. 주변 회로 영역(303)의 게이트 패턴은 낮은 저항과 빠른 동작을 고려하여 셀 영역(301, 302)의 패턴에 비하여 상대적으로 선폭이 큰 패턴이 형성된다. 셀 영역(301, 302)의 워드 라인 패턴과, 주변 회로 영역(303)의 게이트 패턴은 본 발명의 실시예들에 따른 노광 방법 및 패턴 형성방법을 사용하여 패터닝될 수 있다.
한 장의 포토 마스크를 균등하게 제1 마스크 영역과 제2 마스크 영역으로 나누고, 상기 제1 및 제2 마스크 영역에 셀 영역(301, 302)과 주변 회로 영역(303)에 형성될 게이트 패턴의 이미지를 분할하여 배치한다. 상기 제1 마스크 영역과 제2 마스크 영역은 적어도 하나 이상의 칩 영역에 대응할 수 있다.
일 실시예에 있어서, 워드 라인용 막 구조물(319)과 게이트 패턴을 형성하기 위한 막 구조물(329) 상에 제1 감광막(도시되지 않음)을 형성한 다음, 제1 감광막이 형성된 기판(300)에 제1 노광 공정을 수행한다. 제1 노광 공정에서는, 제1 칩 영역의 제1 감광막에 상기 포토 마스크의 제1 마스크 영역의 패턴들이 전사되고, 제2 칩 영역의 제1 감광막에 제2 마스크 영역의 패턴들이 전사될 수 있다. 상기 노광된 제1 감광막에 현상 공정을 수행하여 제1 감광막 패턴을 형성한다. 이후, 상기 제1 감광막 패턴을 식각 마스크로 사용하여 막 구조물(319, 329)을 식각한다. 이에 따라, 제1 칩 영역과 제2 칩 영역에 각기 서로 다른 형상의 패턴들이 형성될 수 있다.
도 15a와 도 15b는 서로 다른 칩 영역들에 형성되는 게이트 패턴들을 예시하는 단면도들이다. 제1 칩 영역에는 도 15a에 도시된 제1 패턴 구조물(319a, 319b, 329a)이 형성되고, 제2 칩 영역에는 도 15b에 도시된 제2 패턴 구조물(319c, 319d, 329b)이 형성될 수 있다.
제1 패턴 구조물(319a, 319b, 329a)과 제2 패턴 구조물(319c, 319d, 329b)이 형성된 기판(300) 상에 제2 감광막(도시되지 않음)을 형성한 다음, 상술한 제1 및 제2 마스크 영역을 포함하는 포토 마스크를 사용하여 제2 노광 공정을 수행할 수 있다. 제2 노광 공정에서는, 제2 칩 영역의 상기 제2 감광막에 상기 제1 마스크 영역의 패턴들이 전사되고, 제1 칩 영역의 제2 감광막에 상기 제2 마스크 영역의 패턴들이 전사되도록 기판(300)의 스테이지를 이동시켜 기판(300)과 포토 마스크를 정렬할 수 있다. 제2 노광 공정을 수행한 후, 상기 제2 감광막에 현상 공정을 수행하여 제2 감광막 패턴을 형성한다. 상기 제2 감광막 패턴을 식각 마스크로 사용하여 제1 칩 영역의 제1 패턴 구조물(319a, 319b, 329a) 및 제2 칩 영역의 과 제2 패턴 구조물(319c, 319d, 329b)을 식각한다.
도 16을 참조하면, 제1 칩 영역과 제2 칩 영역에는 순차적인 2회의 사진 식각 공정으로, 각기 제1 마스크 영역의 패턴들과 제2 마스크 영역의 패턴이 모두 전사될 수 있다. 이에 따라 기판(300) 상에 제3 패턴 구조물(319a, 319e, 329b)이 형성될 수 있다. 셀 영역(301, 302)에 형성된 제3 패턴 구조물 가운데 일부(319a)는 소스 선택 라인에 해당하고, 다른 일부(319e)는 플래시 메모리의 워드라인에 해당할 수 있다.
도 17을 참조하면, 제3 패턴 구조물(319a, 319e, 329b)이 형성된 기판(300) 상에 절연막을 형성한 다음, 상기 절연막을 이방성 식각하여 게이트 스페이서(332, 333)를 형성한다. 제3 패턴 구조물(319a, 319e, 329b)에 인접한 기판에는 불순물을 이온 주입하여 도전 영역(334, 335)을 형성할 수 있다.
셀 영역(302)에서는, 제3 패턴 구조물(319a, 319e)을 덮는 제1 층간 절연막(336)을 형성한 다음, 제1 층간 절연막(336)을 관통하는 제1 패드(338)와 제1 도전 라인(340)을 형성할 수 있다. 도전 라인(340) 상에는 절연막(342)이 형성될 수 있다. 주변 회로 영역(303)에서는, 제3 패턴 구조물(329a)을 덮는 제1 층간 절연막(336)을 형성한 다음, 제1 층간 절연막(336)을 관통하는 제2 패드(339)를 형성할 수 있다. 제2 패드(339) 상에 제3 패드(341)를 형성하고, 제2 층간 절연막(342) 및 이를 관통하는 제4 패드(343)를 형성할 수 있다. 제4 패드(343) 상에 제2 도전 라인(344)을 형성할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 노광 방법 및 패턴 형성방법을 사용하여 디램 소자 및 플래시 메모리 소자를 제조할 수 있다. 상기 메모리 소자 이외 에도, FRAM, PRAM, MRAM 등과 같은 다른 메모리 소자, 집적회로 장치, 박막 트랜지스터 등의 미세 패턴을 형성하는데도 유용하게 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 본 발명이 이에 한정되는 것으로 해석되지는 않는다. 오히려, 해당 기술분야의 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명의 실시예들을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 2는 실시예들에 따른 포토 마스크를 설명하기 위한 단면도 및 평면도들이다.
도 3a 내지 도 3c는 일 실시예에 따른 기판의 노광 방법을 설명하기 위한 단면도들이다.
도 4a 및 4b는 다른 실시예에 따른 기판의 노광 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 실시예들에 따른 분할된 패턴 영역을 포함하는 포토 마스크를 설명하기 위한 모식도들이다.
도 6a 및 도 6b는 도 5a와 도 5b의 포토 마스크를 사용하여 반도체 기판의 칩 영역들을 노광하는 방법을 설명하기 위한 웨이퍼 맵들이다.
도 7a 내지 도 7e는 일 실시예에 따른 패턴의 형성방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8d는 다른 실시예에 따른 패턴의 형성방법을 설명하기 위한 단면도들이다.
도 9 내지 도 13은 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14 내지 도 17은 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판 상에 식각 대상막 및 제1 감광막을 순차적으로 형성하는 단계;
    제1 마스크 영역 및 제2 마스크 영역을 구비하는 포토 마스크를 사용한 제1 사진 현상 공정을 수행하여, 상기 제1 영역에 위치하고 상기 제1 마스크 영역으로부터 전사된 제1 패턴과, 상기 제2 영역에 위치하고 상기 제2 마스크 영역으로부터 전사된 제2 패턴을 구비하는 제1 감광막 패턴을 형성하는 단계;
    상기 식각 대상막에 상기 제1 감광막 패턴을 식각 마스크로 사용한 제1 식각 공정을 수행하여 제1 식각 대상막 패턴을 형성하는 단계;
    상기 제1 식각 대상막 패턴이 형성된 기판 상에 제2 감광막을 형성하는 단계;
    상기 포토 마스크를 사용한 제2 사진 현상 공정을 수행하여, 상기 제2 영역에 위치하고 상기 제1 마스크 영역으로부터 전사된 제3 패턴과, 상기 제1 영역에 위치하고 상기 제2 마스크 영역으로부터 전사된 제4 패턴을 포함하는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제1 식각 대상막 패턴에 상기 제2 감광막 패턴을 식각 마스크로 사용한 제2 식각 공정을 수행하여 상기 기판 상에 제2 식각 대상막 패턴을 형성하는 단계를 포함하는 패턴의 형성 방법.
  2. 제1항에 있어서, 상기 제1 영역과 상기 제2 영역은 적어도 하나의 칩을 포함하고, 상하 또는 좌우로 교대로 배열된 것을 특징으로 하는 패턴의 형성 방법.
  3. 제1항에 있어서, 상기 제1 감광막 패턴의 상기 제2 패턴은 상기 제2 감광막 패턴의 상기 제3 패턴에 대해 포개지지 않는 부분을 포함하는 것을 특징으로 하는 패턴의 형성 방법.
  4. 제1항에 있어서, 상기 제2 감광막을 형성한 후에, 상기 제2 영역에 상기 제1 마스크 영역이 대응하고, 상기 제1 영역에 상기 제2 마스크 영역이 대응하도록 상기 포토 마스크와 상기 기판을 정렬하는 단계를 더 포함하는 것을 특징으로 하는 패턴의 형성 방법.
  5. 제1항에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 반도체 소자의 셀 영역의 패턴을 정의하고, 상기 제1 마스크 영역과 상기 제2 마스크 영역 가운데 적어도 하나는 상기 반도체 소자의 주변 회로 영역의 패턴을 정의하는 것을 특징으로 하는 패턴의 형성 방법.
  6. 제5항에 있어서, 상기 셀 영역의 패턴은 워드 라인 또는 비트 라인을 포함하는 것을 특징으로 하는 패턴의 형성 방법.
  7. 제1항에 있어서, 상기 제1 마스크 영역과 상기 제2 마스크 영역은 하나의 조명계로 동시에 노광될 수 있는, 동일한 방향으로 연장되는 패턴들을 정의하는 것을 특징으로 하는 패턴의 형성 방법.
  8. (a) 복수 개의 칩 영역들을 포함하는 기판 상에 식각 대상막을 형성하는 단계;
    (b) 상기 식각 대상막 상에 감광막을 형성하는 단계;
    (c) 적어도 하나의 칩 영역에 각기 대응하고 하나의 칩 영역에 형성될 전체 패턴을 n개의 이미지로 분할한 패턴들을 각기 정의하는 n개(단, n은 2의 배수이다)의 마스크 영역들을 포함하는 포토 마스크를 사용하여, 상기 감광막에 사진 현상 공정을 수행하여 감광막 패턴을 형성하는 단계;
    (d) 상기 감광막 패턴을 식각 마스크로 사용한 식각 공정을 수행하여 식각 대상막 패턴을 형성하는 단계; 및
    (e) 상기 (b) 단계부터 상기 (d) 단계까지 n회 반복적으로 수행하는 단계를 포함하고,
    상기 n회 반복되는 동안, 상기 (c) 단계는 상기 n개의 마스크 영역들에 각기 정의된 상기 n개 이미지의 패턴들이 하나의 칩 영역에 1회씩 모두 전사되도록 상기 포토 마스크와 상기 기판을 정렬하는 단계를 포함하는 것을 특징으로 하는 패턴의 형성 방법.
  9. 제8항에 있어서, 상기 감광막 패턴을 형성하는 단계(c)는, 상기 n개 마스크 영역들을 포함하는 상기 포토 마스크의 샷(shot) 단위에 대응하는 칩 영역들의 폭 또는 길이만큼 상기 기판을 이동시키면서 상기 칩 영역들에 형성된 감광막 전체를 노광하는 단계를 포함하는 것을 특징으로 하는 패턴의 형성 방법.
  10. 제8항에 있어서, 상기 식각 대상막 패턴을 형성한 후에, (f) 상기 감광막 패턴을 상기 기판으로부터 제거하는 단계를 더 포함하고,
    상기 (b) 단계부터 상기 (f) 단계까지 n회 반복적으로 수행하는 것을 특징으로 하는 패턴의 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101970685B1 (ko) 2012-08-09 2019-04-19 삼성전자 주식회사 패터닝 방법, 그 패터닝 방법을 이용한 반도체 소자 제조방법, 및 반도체 소자 제조장치
US9773076B2 (en) * 2014-05-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive lines in circuits
US10978404B2 (en) * 2019-08-22 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for fabricating semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002682A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 제조방법
KR20050066169A (ko) * 2003-12-26 2005-06-30 주식회사 하이닉스반도체 이중 노광 방법
KR20060135156A (ko) * 2005-06-24 2006-12-29 삼성전자주식회사 포토 마스크 및 이를 이용한 노광 방법
KR20080029719A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005808A (ko) 1994-07-18 1996-02-23 김주용 반도체 소자의 미세 축적용량 패턴 형성방법
US5837426A (en) * 1996-07-29 1998-11-17 United Microelectronics Corp. Photolithographic process for mask programming of read-only memory devices
US6924083B2 (en) * 2002-10-18 2005-08-02 Tai-Saw Technology Co., Ltd. Mask layout and exposing method for reducing diffraction effects by using a single mask in the process of semiconductor production
US7384874B2 (en) * 2006-09-29 2008-06-10 Hynix Semiconductor Method of forming hardmask pattern of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002682A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 제조방법
KR20050066169A (ko) * 2003-12-26 2005-06-30 주식회사 하이닉스반도체 이중 노광 방법
KR20060135156A (ko) * 2005-06-24 2006-12-29 삼성전자주식회사 포토 마스크 및 이를 이용한 노광 방법
KR20080029719A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성방법

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