KR20010107607A - 불휘발성 반도체 메모리 - Google Patents
불휘발성 반도체 메모리 Download PDFInfo
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Abstract
Description
소거 | |
웰 | Vera |
선택 블럭의 워드 라인 | 0V |
비선택 블럭의 워드 라인 | 플로팅 |
SGD | 플로팅 |
SGS | 플로팅 |
기록 | 판독 | |
선택 비트 라인 | 0V | 클램프 레벨 |
비선택 비트 라인 | VDD | ------ |
선택 워드 라인 | Vpgm | 0V |
비선택 워드 라인 | Vpass | Vread |
SGD | VDD/0V | Vread |
SGS | 0V | Vread |
Claims (63)
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터를 구비하고,기록 동작은 연속하는 제1, 제2 및 제3 기간에 행해지고, 상기 제1, 제2 및 제3 기간에 있어서의 상기 선택 게이트 트랜지스터의 게이트 전위를 각각 제1, 제2 및 제3 전위로 한 경우, 제1 전위>제3 전위>제2 전위의 관계가 성립하는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터를 구비하고,기록 동작은 연속하는 제1, 제2 및 제3 기간에 행해지고, 상기 제1, 제2 및 제3 기간에 있어서의 상기 두 개의 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 각각 제1, 제2 및 제3 전위로 한 경우, 제1 전위>제3 전위>제2 전위의 관계가 성립되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제1 기간은 프로그램 데이터에 따른 전위 또는 프로그램 데이터에 의존하지 않는 일정 전위를 초기 전위로서, 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제2 기간은 상기 선택 게이트 트랜지스터를 차단 상태로 하고, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제3 기간은 상기 비트 라인이 제4 전위인 경우에는 상기 제4 전위를 상기 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위인 경우에는 상기 선택 게이트 트랜지스터를 차단 상태로 하여 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제2 기간은 상기 선택 게이트 트랜지스터를 차단 상태로 하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제3 기간은 상기 비트 라인이 제4 전위인 경우에는 상기 제4 전위를 상기 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위인 경우에는 상기 선택 게이트 트랜지스터를 차단 상태로 하여 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간 및, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제2항에 있어서,상기 제2 기간은 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하고, 프로그램 전위에 의존하지 않는 일정 전위를 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 제1 선택 게이트 트랜지스터와,상기 적어도 하나의 메모리 셀과 소스선 사이에 접속되는 제2 선택 게이트트랜지스터를 구비하고,기록 동작은 연속하는 제1, 제2, 제3 및 제4 기간에 행해지고, 상기 제1, 제2, 제3 및 제4 기간에 있어서의 상기 제1 선택 게이트 트랜지스터의 게이트 전위를 각각 제1, 제2, 제3 및 제4 전위로 한 경우, 제2 전위>제4 전위>제3 전위>제1 전위의 관계가 성립하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제1 기간은 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하고, 프로그램 전위에 의존하지 않는 일정 전위를 상기 소스선으로부터 상기 제2 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제2 기간은 상기 제2 선택 게이트 트랜지스터를 차단 상태로 하고, 프로그램 데이터에 따른 전위 또는 프로그램 데이터에 의존하지 않는 일정 전위를 초기 전위로서, 상기 비트 라인으로부터 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제3 기간은 상기 제1 및 제2 선택 게이트 트랜지스터를 차단 상태로 하고, 선택 워드 라인에 프로그램 전위를 공급하여, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제4 기간은 상기 비트 라인이 제5 전위인 경우에는 상기 제5 전위를 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제6 전위인 경우에는 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하여, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제3 기간은 상기 제1 및 제2 선택 게이트 트랜지스터를 차단 상태로 하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제4 기간은 상기 비트 라인이 제5 전위인 경우에는 상기 제5 전위를 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제6 전위인 경우에는 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하여, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간및, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 제3 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터를 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하고,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정한 후, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하는 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 포함하고,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정한 후, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 포함하고,상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제20항에 있어서,상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제21항에 있어서,상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로하는 불휘발성 반도체 메모리.
- 제20항에 있어서,상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제21항에 있어서,상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제3항에 있어서,상기 프로그램 데이터에 따른 전위는 내부 전원 전위 및 접지 전위를 포함하고, 상기 프로그램 데이터에 의존하지 않는 일정 전위는 상기 내부 전원 전위 이상의 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제11항에 있어서,상기 프로그램 데이터에 따른 전위는 내부 전원 전위 및 접지 전위를 포함하고, 상기 프로그램 데이터에 의존하지 않는 일정 전위는 상기 내부 전원 전위 이상의 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제2항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제16항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제17항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제18항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제19항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제20항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제21항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제22항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제23항에 있어서,상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제2 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제2항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제16항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제17항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제18항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제19항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제20항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제21항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제22항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제23항에 있어서,상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제9항에 있어서,상기 제4 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제1항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제2항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제16항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제17항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제18항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제19항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제20항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀의 모두를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제21항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제22항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제23항에 있어서,상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리에 있어서,적어도 하나의 메모리 셀과,상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터를 포함하며,기록 동작의 개시 시, 프로그램 데이터에 관계없이 상기 적어도 하나의 메모리 셀 채널에 기록 방지 전위를 공급하고, 이 후, 상기 프로그램 데이터에 따른 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제60항에 있어서,상기 프로그램 데이터가 기록 방지를 나타내고 있는 경우에 상기 프로그램데이터에 따른 전위는 상기 기록 동작의 개시 시, 상기 적어도 하나의 메모리 셀 채널에 공급되는 상기 기록 방지 전위보다도 작은 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 제60항에 있어서,선택 워드 라인에 대한 프로그램 전위의 인가는 상기 적어도 하나의 메모리 셀 채널에 상기 기록 방지 전위를 공급한 후에 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리.
- 불휘발성 메모리에 있어서,메모리 셀과,상기 메모리 셀과 소스선 사이에 접속되는 선택 게이트 트랜지스터를 구비하며,기록 동작은 연속하는 제1 및 제2 기간에 행해지고, 상기 제1 및 제2 기간 에 있어서의 상기 선택 게이트 트랜지스터의 게이트 전위를 각각 제1 및 제2 전위로 한 경우, 제1 전위>제2 전위의 관계가 성립하고, 상기 제2 기간에 있어서, 선택 워드 라인에 프로그램 전위가 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
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